KR100663101B1 - 고체 촬상 소자 및 그 제조 방법 - Google Patents

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Abstract

단위 화소부를 포함하는 고체 촬상 소자가 제공된다. 각 단위 화소부는 제 1 도전형 기판, 제 2 도전형 반도체 층, 제 1 도전형 웰 영역, 광 조사시 전하를 발생시키기 위한 수광 영역, 수광 영역으로부터 전하를 축적시키기 위한 전하 축적층, 및 전하 축적층에서 축적된 전하량에 대응하는 신호를 판독할 수 있는 트랜지스터를 포함한다. 수광 영역의 표면은 트랜지스터의 게이트 절연막과 같은 재질로 이루어진 절연막으로 피복된다.
고체 촬상 소자, 고체 촬상 소자의 제조방법

Description

고체 촬상 소자 및 그 제조 방법{SOLID-STATE IMAGING DEVICE AND PRODUCTION METHOD OF THE SAME}
도 1은 본 발명의 제 1 실시예에 의한 MOS 이미지 센서의 단위 화소부의 일예의 배치를 나타내는 평면도,
도 2는 도 1의 A-A'선을 따라 취한 단면도,
도 3a 내지 도 3l은 도 1과 도 2의 MOS 이미지 센서를 제조하는 일예의 단계를 순차적으로 나타내는 단면도,
도 4a 내지 도 4c는 본 발명의 다른 실시예에 의한 MOS 이미지 센서를 제조하는 일예의 단계를 순차적으로 나타내는 단면도,
도 5는 종래 MOS 이미지 센서의 구조를 나타내는 단면도,
도 6a 내지 도 6d는 종래 MOS 이미지 센서의 단면도.
본 발명은 예를 들면 캠코더, 디지털 카메라, 카메라 탑재 휴대전화 등에 사용되는 임계 전압 변조 방식의 MOS 이미지 센서 등의 고체 촬상 소자 및 그 제조방법에 관한 것이다.
종래, CCD 이미지 센서, MOS 이미지 센서 등은 화상광을 전기신호(화상신호)로 변환하는 고체 촬상 소자로 알려져 있다. 상기 MOS 이미지 센서는 광을 조사할 때 전하를 발생하는 수광영역(광다이오드), 및 수광영역에 발생된 전하를 신호로서 판독하는 트랜지스터(MOS 트랜지스터)를 갖는다. 상기 광다이오드와 상기 트랜지스터는 동일 기판 상에 제공된다. 상기 MOS 이미지 센서는 낮은 전력소비, 시스템 LSI 등을 위한 표준 CMOS처리 기술의 이용(즉, 저비용), 범용성의 장점을 갖는다.
일예의 MOS 이미지 센서로, 예를 들면 일본특허공개 2001-160620호 공보에 임계 전압 변조 방식의 MOS 이미지 센서가 개시되어 있다. 이 임계 전압 변조 방식의 MOS 이미지 센서에서, MOS 트랜지스터와 광다이오드는 동일 기판 상에 제공되고, 홀 포켓(hole pocket)이라고 하는 전하 축적 영역은 MOS 트랜지스터의 게이트 전극 아래에 형성된다. 광을 조사할 때 광다이오드부에 발생된 전하(홀)는 전하 축적 영역에 축적된다. MOS 트랜지스터의 임계 전압은 축적된 전하량에 비례하여 변조된다. 그러므로, 축적된 전하량에 대응하는 신호가 판독될 수 있다.
최근, 표준 CMOS 처리 기술이 발전됨에 따라서, MOS 트랜지스터의 성능을 향상시키기 위해서 소스 영역이나 드레인 영역이 되는 고농도 확산 영역(확산층)의 표면 또는 게이트 전극의 표면 상에 실리사이드 층을 형성하는 기술이 제안되고 있다.
상기 실리사이드 층은 Ti, Co, Ni 등의 고융점 금속과 Si의 화합물로 형성된다. 실리사이드 층으로, MOS 트랜지스터의 확산층이나 게이트 전극의 저항을 감소시킬 수 있고, 동작 속도의 증가와 동작 전압의 감소를 이끌 수 있다.
예를 들면, 일본특허공개 2002-83949호 공보에 상술한 기술을 사용한 방법이 개시되어 있다. 특히, MOS 이미지 센서에서, 실리사이드 층은 광다이오드의 감도 특성과 MOS 트랜지스터의 동작 특성을 향상시키기 위해서 광다이오드부를 제외한 고농도 확산 영역에 형성된다. 종래 기술은 도 5를 참고하여 상세하게 설명하기로 한다.
도 5는 MOS 트랜지스터의 게이트 전극이나 확산층의 각 표면 상에 실리사이드 층이 형성되는 종래 MOS 이미지 센서의 단위 화소의 구조를 나타내는 단면도이다. MOS 이미지 센서는 도 5에 도시되지 않았으나 행과 열(즉, 매트릭스)로 배열된 복수의 단위 화소를 갖는다.
도 5에 도시된 바와 같이, MOS 이미지 센서(100)는 실리콘으로 형성된 p형 기판(50), 상기 p형 기판(50) 상에 제공되는 p형 웰(well)영역(51)(p형 확산영역), 및 상기 p형 웰 영역(51)에 매립된 광다이오드(52)와 MOS 트랜지스터(53)를 포함한다.
상기 광다이오드(52)는 p형 웰 영역(51)에 제공된 n형 확산층(54b), 및 상기 n형 확산층(54b)의 표면 상에 제공된 p형 확산층(54a)으로 형성된다. 따라서, 상기 광다이오드(52)는 매립 광다이오드 구조를 갖는다. 광다이오드(52)의 수광 표면과 그 주위는 다른 굴절율을 갖는 2 개의 절연막(55a,55b)이 교대로 적층된 다층 반사 방지막(55)으로 피복된다.
MOS 트랜지스터(53)의 p형 웰 영역(51)에는, 소스 영역과 드레인 영역이 되는 확산층(56a,56b)이 제공되고, 상기 확산층(56a,56b) 사이에 개재된 p형 웰 영역 (51)의 가장 바깥 표면 상에 산화 게이트막(57)(산화 실리콘막)이 제공된다. 산화 게이트막(57) 상에는 게이트 전극(58)(폴리실리콘 층)이 제공된다. 산화 실리콘막으로 이루어진 사이드 월(59)(side wall)은 게이트 전극(58)의 측면에 제공된다.
MOS 이미지 센서(100)에서, MOS 트랜지스터(53)의 게이트 전극(58) 및 확산층(56a,56b)의 각 표면 상에 Ti 실리사이드 층(60)이 제공됨으로써, MOS 트랜지스터(53)의 동작 특성이 향상된다.
광마스크의 감도 특성의 열화를 방지하기 위해서 광다이오드(52)의 p형 확산층(54a)이나 n형 확산층(54b)의 표면 상에는 실리사이드 층이 제공되지 않는다.
다음에, 도 5의 MOS 이미지 센서(100)를 제조하는 방법은 도 6a 내지 도 6d를 참고하여 간단히 설명하기로 한다.
도 6a에 도시된 바와 같이, 광다이오드(52)와 MOS 트랜지스터(53)는 p형 기판(50) 상의 p형 웰 영역(51)에 형성된다. 광다이오드(52)와 MOS 트랜지스터(53)를 포함하는 영역 상에, 각각 산화막과 질화막이 되는 절연막(55a,55b)이 교대로 적층되어, 다층 반사 방지막(55)을 제공한다.
다음에, 도 6b에 도시된 바와 같이, 마스크 패턴(61)은 포토리소그래피를 사용한 다층 반사 방지막(55) 상에 형성된다.
그후, 도 6c에 도시된 바와 같이, 광다이오드(52)의 수광 표면이 되는 p형 확산층(54a)의 표면과 그 주위를 제외한 다층 반사 방지막(55)은 에칭에 의해 제거된다.
또한, 실리사이드 층의 형성에 사용되는 Ti나 Co로 이루어진 고융점 금속층 은 다층 반사 방지막(55), 각각 소스 영역과 드레인 영역이 되는 확산층(56a,56b) 및 게이트 전극(58)의 각 표면을 포함하는 영역에 형성된다. 전체 구조에 소정의 열처리를 함으로써, 고융점 금속층의 표면은 확산층(56a,56b) 및 게이트 전극(58)의 각 표면과 반응하게 되어, 도 6d에 도시된 바와 같은 실리사이드 층(60)을 형성한다. 또한, 반응하지 않는 고융점 금속층은 제거된다. 따라서, MOS 이미지 센서(100)가 완성된다.
종래 임계 전압 변조 방식의 MOS 이미지 센서(100)의 동작 특성의 향상을 필요로 한다. 이것을 달성하기 위해, 상술한 종래 기술에서, 실리사이드 층(60)은 MOS 트랜지스터(53)의 게이트 전극(58) 및 확산층(56a,56b)(소스 영역과 드레인 영역)의 각 표면 상에 제공될 필요가 있다.
그러나, 실리사이드 층(60)이 광다이오드(52)의 확산층(54a)의 표면 상에 제공될 때, 광다이오드(52)의 감도 특성은 열화된다. 이것을 피하기 위해서, 광다이오드부에 실리사이드의 형성을 방지하기 위한 막을 형성하는 단계가 필요하며, 이는 제조비용의 증가를 가져온다.
또한, 상술한 종래 임계 전압 변조 방식의 MOS 이미지 센서(100)에서는 입사광이 그 표면에서 반사되기 때문에 광다이오드(52)의 감도가 감소된다. 이것을 피하기 위해서, 광다이오드부에 다층 반사 방지막(55)을 형성하는 단계가 필요하며, 이는 제조비용의 증가를 가져온다.
또한, 실리사이드 층(60)을 가진 종래 MOS 이미지 센서(100)에서는, 광다이오드(52)의 표면을 피복하는 다층 반사 방지막(55)을 형성하는 단계에 덧붙여, MOS 트랜지스터(53)의 산화 게이트막(57)(게이트 절연막)을 형성하는 단계와 실리사이드 방지막을 형성하는 단계가 필요하며, 이는 제조비용의 증가를 가져온다.
본 발명의 목적은 누전 발생 요인을 감소시킬 수 있고, 트랜지스터의 동작 특성을 향상시킬 수 있으며, 수광 영역의 감도 특성을 향상시킬 수 있는 고체 촬상 소자 및 그 제조방법을 제공하는 데에 있다.
본 발명의 실시형태에 따르면, 2차원 방식의 복수의 단위 화소부를 포함하는 고체 촬상 소자가 제공된다. 각 단위 화소부는 제 1 도전형 기판, 상기 제 1 도전형 기판 상에 제공된 제 2 도전형 반도체층, 상기 제 2 도전형 반도체층 상에 제공된 제 1 도전형 웰 영역, 상기 제 1 도전형 웰 영역내에 제공되고 광 조사시 전하를 발생하는 수광 영역, 상기 제 1 도전형 웰 영역에 제공되고 상기 수광 영역으로부터 전하를 축적하는 전하 축적 영역, 및 상기 전하 축적 영역에 축적된 전하량에 대응하는 신호를 판독할 수 있는 트랜지스터를 포함한다. 수광 영역의 표면은 상기 트랜지스터의 게이트 절연막과 같은 재료로 이루어진 절연막으로 피복된다.
본 발명의 제 1 실시형태에서, 사이드 월은 트랜지스터의 게이트 전극의 측면에 제공된다.
본 발명의 제 1 실시형태에서, 실리사이드 층은 상기 트랜지스터의 소스 영역, 드레인 영역 및 게이트 전극의 각 표면 상에 제공된다.
본 발명의 제 1 실시형태에서, 상기 트랜지스터의 게이트 절연막 및 수광 영 역을 피복하는 절연막은 다른 굴절율을 갖는 둘 이상의 절연막을 포함하는 각각의 다층막이다.
본 발명의 또 다른 실시형태에 따르면, 고체 촬상 소자를 제조하는 방법이 제공된다. 상기 고체 촬상 소자는 광 조사시 전하를 발생하기 위한 수광 영역, 상기 발생된 전하를 축적하기 위한 전하 축적 영역, 및 상기 축적된 전하량에 대응하는 신호를 판독하는 트랜지스터를 각각 포함한 복수의 화소부를 포함한다. 상기 방법은 상기 수광 영역의 표면을 피복하는 절연막 및 상기 트랜지스터의 게이트 절연막을 동시에 형성시키는 단계를 포함한다.
본 발명의 제 1 실시예에서, 상기 방법은 상기 게이트 절연막 상의 그 측면 에 사이드 월을 구비한 게이트 전극을 형성시키는 단계를 포함한다.
본 발명의 제 1 실시예에서, 상기 방법은 상기 게이트 전극을 형성시킨 후, 상기 절연막을 패터닝해서 상기 트랜지스터의 소스 영역 및 드레인 영역이 되는 확산층을 노출시켜서, 상기 게이트 전극 아래의 게이트 절연막과 상기 수광 영역 피복막을 남기는 단계, 상기 확산층, 상기 트랜지스터의 게이트 전극 및 상기 수광 영역 피복막을 포함하는 영역에 걸쳐, 실리사이드 층을 형성시키기 위한 고융점 금속층을 형성하는 단계, 열 처리를 사용해서 상기 확산층 및 상기 게이트 전극의 각 표면 상에 실리사이드 층을 형성하는 단계, 및 미반응 고융점 금속층을 제거하는 단계를 포함한다.
본 발명의 제 1 실시예에서, 절연막을 형성하는 단계는 다른 굴절율을 갖는 둘 이상의 절연막을 적층하는 단계를 포함한다.
이하에서는, 본 발명의 작용과 효과를 설명하기로 한다.
본 발명에 따르면, 복수의 단위 화소부를 포함하는 MOS 이미지 센서 등과 같은 고체 촬상 소자가 제공된다. 각 단위 화소부는 수광 영역(광다이오드), 전하 축적 영역, 및 트랜지스터(MOS 트랜지스터)를 포함한다. 상기 단위 화소부는 2차원 방식으로 배열된다. 상기 수광 영역을 피복하는 절연막(수광 영역 피복막)은 상기 트랜지스터의 게이트 절연막과 같은 재료로 형성된다. 상기 수광 영역 피복막은 상기 트랜지스터의 게이트 절연막이 형성될 때 동시에, 즉, 추가 제조공정이 필요없게 동시에 형성된다.
상기 게이트 절연막과 상기 수광 영역 피복막은 사이드 월이 형성될 때 손상을 경감하는 막으로 작용함으로써, 누전 발생 요인을 감소시킬 수 있다. 또한, 상기 게이트 전극의 표면과, 상기 트랜지스터의 소스 영역 및 드레인 영역 위에 실리사이드 층을 형성함으로써, 상기 트랜지스터의 동작 특성을 향상시킬 수 있다. 실리사이드 층이 형성될 때, 수광 영역 상의 절연막은 실리사이드 층의 형성을 방지하는 막으로 작용함으로써, 수광 영역의 감도 특성의 열화를 방지할 수 있다.
또한, 상기 게이트 절연막과 상기 수광 영역 피복막은 다른 굴절율을 갖는 둘 이상의 절연막을 포함하는 각 다층막일 수 있음으로써, 반사 방지막으로 작용할 수 있다. 그러므로, 수광 영역의 표면 반사율은 저하될 수 있음으로써, 감도 특성을 향상시킬 수 있다.
본 발명의 이러한 또는 다른 장점들은 첨부 도면을 참고하여 아래의 상세한 설명을 이해함으로써 당업자에게 명백해질 것이다.
이하에서는, 첨부 도면을 참고하여 실시예로서 본 발명을 설명하기로 한다. 특히, 임계 전압 변조 방식의 MOS 이미지 센서는 본 발명의 고체 촬상 소자로서 설명된다.
도 1은 본 발명의 제 1 실시예에 의한 임계 전압 변조 방식의 MOS 이미지 센서의 일예의 단위 화소부를 나타내는 평면도이다. 도 2는 도 1의 A-A'선을 따라 취한 상기 단위 화소부의 단면도이다. 도 1 및 도 2에 도시하지 않았으나 상기 MOS 이미지 센서(고체 촬상 소자)가 행과 열로(즉, 매트릭스로(2차원 방식으로)) 배치된 복수의 단위 화소부를 갖는 것을 주목하자.
도 1 및 도 2에서, 본 발명의 실시예의 MOS 이미지 센서(10)의 단위 화소부(10A)는 광전 변환용 수광 다이오드(1)(광다이오드), 상기 수광 다이오드(1)에 인접하여 제공되어 광신호를 검출하는 MOS 트랜지스터(2), 및 상기 MOS 트랜지스터(2) 아래에 제공되어 전하를 축적하는 캐리어 포켓(carrier pocket) 영역(3)(홀 포켓 영역)을 갖는다. 행방향에서 서로 인접한 상기 단위 화소부(10A)는 게이트 전극(23)이 형성될 때 동시에 제조되는 화소 분리 전극(29a,29b)을 통해 분리된다.
실리콘 기판이나 상기 실리콘 기판 상에 제공된 에피택셜 반도체층(11)(이하에서는 p형 기판(11)이라고 함) 상에는, 광전 변환 수광 다이오드(1)를 형성하는 영역과 광신호 검출 MOS 트랜지스터(2)를 형성하는 영역에 걸쳐 n형 층(14)이 제공된다. n형 층(12)은 n형 층부(14) 아래의 수광 다이오드(1) 형성 영역에 제공되고, p형 매설층(13)은 n형 층부(14) 아래의 MOS 트랜지스터(2) 형셩 영역에 제공된다. 또한, p형 웰 영역(15)은 수광 다이오드(1) 형성 영역과 MOS 트랜지스터(2) 형성 영역에 걸쳐 n형 층(14)에 제공된다.
상기 p형 웰 영역(15)은 p형 웰 영역(15)의 형성 범위를 정하는 웰 분리 영역(17)으로 둘러싸여 있다. 수광 다이오드(1)의 p형 웰 영역(15), 즉, 광을 조사할 때 전하를 발생하는 영역부(수광 영역)는 광전 변화부로서 제공된다. 상기 광신호 검출용 MOS 트랜지스터(2)의 p형 웰 영역(15)은, 상기 p형 웰 영역(15)에 제공된 캐리어 포켓 영역(3)(전하 축적 영역)에 축적된 신호 전하에 비례하는 전위에 근거해서 채널의 임계 전압을 변화시킬 수 있는 MOS 트랜지스터(2)의 트랜지스터 영역으로서의 역할을 한다.
수광 다이오드(1)에서, n형 불순물 영역(16)은 광에 의해 발생된 전하에 대해 매립 구조를 형성하면서, p형 웰 영역(15)의 상면에 제공된다.
MOS 트랜지스터(2)에서, 링(ring)형 게이트 전극(23)은 게이트 절연막(21)을 통해 p형 웰 영역(15)에 제공된다. 소스 영역(19)(n형 고농도 확산 영역(확산층))은 상기 링형 게이트 전극(23) 내부와 상기 웰 영역(15)의 상면에 제공된다. 또한, 드레인 영역(n형 고농도 확산 영역(확산층))이 제공되어, p형 웰 영역(15)의 외주부를 둘러싼다.
드레인 영역(18) 아래에 웰 분리 영역(17)이 제공된다. 드레인 영역(18)은 웰 분리 영역(17)을 개재해서 ｎ형 층(14)과 접속되어 있다. 또한, 게이트 전극(23) 아래에 게이트 절연막(21)을 개재해서 ｎ형 채널 도핑층(20)이 제공된다. 채널 도핑층(20)에 의해 채널 영역(트랜지스터 영역)이 형성되어있다. 그 채널 영역 아래와 소스 영역(19) 근처의 ｐ형 웰 영역(15)내에는, 소스 영역(19)을 둘러싸는 고리 모양의 캐리어 포켓 영역(3)(홀 포켓 영역)이 제공되어 있다.
상기 홀 포켓 영역(3)내에, 수광 다이오드(1)에서 광 조사에 의해 발생한 홀(광 신호 캐리어)이 축적된다. 상기 홀 포켓 영역(3)내의 광 신호 캐리어의 축적량에 비례해서 MOS 트랜지스터(2)의 임계치가 변화하게 된다.
게이트 전극(23)의 측벽에는 사이드 월 막(24)이 형성된다. 게이트 전극(23), 소스 영역(19) 및 드레인 영역(18)의 표면 근처에는 실리사이드 층(25)이 형성된다. 상기 실리사이드 층(25)은 Ti, Co, Ni 등의 고융점 금속과 Si의 화합물로 이루어진다.
소스 영역(19)은 실리사이드 층(25) 및 콘택트 홀(26a)을 개재해서 소스 전극(26)과 접속되고, 드레인 영역(18)은 실리사이드 층(25) 및 콘택트 홀(27a)을 개재해서 드레인 전극(27)과 접속된다. 게이트 전극(23)은 실리사이드 층(25) 및 콘택트 홀(28a)를 개재해서 게이트 배선(도시 생략)과 접속되어 있다.
이하에, 상술한 구성의 동작을 설명한다.
본 발명의 실시형태의 MOS 이미지 센서(10)(고체 촬상 소자)에서는, 초기화(리셋) 동작-전하 축적 동작-신호 판독 동작인 일련의 동작이 되풀이해서 행하여진다.
상기 초기화 동작 기간에서는, 게이트 전극(23)을 개재해서 소스 전극(26) 및 드레인 전극(27)에 양의 고전압이 인가 되어, 홀 포켓 영역(3)에 잔존하는 광 신호 캐리어가 기판(11)으로 배출된다.
다음에, 상기 전하 축적 동작 기간에서는, 광 조사시 수광 다이오드(1)에서 발생된 광 신호 캐리어(홀)는 ｐ형 웰 영역(15)을 개재해서 게이트 전극(23) 아래의 홀 포켓 영역(3) 안으로 축적된다.
상기 신호 판독 동작 기간에서는, 홀 포켓 영역(3)에서 축적된 광 신호 캐리어 양에 비례한 신호가 소스 영역(18)로부터 출력되어, 검출된다.
이하, 도 1 및 도 2의 실시형태의 MOS 이미지 센서(10)의 제조 방법에 대해서, 도 3a 내지 도3l을 참조해서 설명된다.
도 3a 내지 도 3l은 도 1 및 도 2의 상기 MOS 이미지 센서(10)의 제조 공정을 순차적으로 나타내는 단면도이다. 이 단면도는 도 1의 A-A′을 따라 취한 단면도에 대응한다.
도 3A에 도시된 바와 같이, 수광 다이오드(1)를 형성하는 영역에 대응하는 개구부를 구비한 마스크 패턴막(41)은 기판(11)으로 불순물을 주입는데 이용되어, ｎ형 층(12)은 피크 위치가 대략 1.5㎛이고, 피크 불순물농도가 대략 1×1017㎝-3인 수광 다이오드(1) 형성 영역에 형성된다.
다음에, 도 3B에 도시된 바와 같이, 마스크 패턴막(41)은 제거된다. ｎ형 불순물은 단위 화소부(10A)의 영역 전체로 주입되어, ｎ형 층(14)은 피크 위치가 0.7㎛이고, 피크 불순물농도가 대략 3×1016㎝-3인 상기 수광 다이오드(1)의 ｎ형 층(12)상에 형성되고 접속한다. 또한, ｐ형 불순물은 화소 분리 전극(29a, 29b)상에 제공된 마스크 패턴으로 주입되어, ｐ형 웰 영역(15)은 ｎ형 층(14)상에 형성되고 접속된다. ｎ형 불순물은 ｐ형 웰 영역(15)의 상부면 층으로 주입되어 ｎ형 채널 도핑층(20)을 형성한다.
도 3(c)에 도시된 바와 같이, 광 신호 검출 MOS 트랜지스터(2)을 형성하는 영역에 대응하는 개구부를 구비한 마스크 패턴막(42)은 기판의 전위를 고정시킬 목적으로 ｎ형 불순물층(14) 아래에 ｐ형 불순물을 주입하는데 이용되어, ｎ형 불순물층(14)의 불순물 농도보다 큰 불순물 농도의 ｐ형 매설층(13)은 ｎ형 층(12)에 인접하여 형성된다.
도 3(d)에 도시된 바와 같이, ｐ형 웰 영역(15)의 주변에 대응하는 개구부를 구비한 마스크 패턴막(43)은 ｐ형 웰 영역(15)을 둘러싸는 영역으로 ｎ형 불순물을 주입하는데 이용되고, 그것에 의해 웰 분리 영역(17)을 형성한다. 그 결과, ｐ형 웰 영역(15)은 각 단위 화소부(10A)의 웰 영역으로 분리되고, 동시에 광 신호의 감도를 결정하는 수광 다이오드(1)의 크기가 소정의 면적으로 규정된다.
도 3(e)에 도시된 바와 같이, 광 신호 검출 MOS 트랜지스터(2)의 홀 포켓 영역(3)에 대응하는 고리 모양의 개구부(소스 영역(19)을 둘러싸는 링형)를 구비한 마스크 패턴막(44)은 MOS 트랜지스터(2)의 ｐ형 웰 영역(15)으로 ｐ형 불순물을 주입하는데 이용되어, 링 모양의 홀 포켓 영역(3)은 피크 위치가 대략 0.15㎛이고, 피크 불순물농도가 대략 1.4×1017㎝-3인 ｐ형 웰 영역(15)의 불순물 농도보다 높은 불순물 농도를 갖는다.
마스크 패턴막(44)이 제거된 후, 반도체 기판의 표면은 열산화되어서 게이트 절연막(21)을 형성한다(도시되지 않음). 상기 게이트 절연막(21)은 투명막이며, 후 술되듯이 실리사이드 층이 형성되는 것을 방지하는 막(22)으로서의 기능도 갖는다. 예를 들면, 게이트 절연막(21)은 대략 500 옹스트롬의 두께의 실리콘 산화막이다. 본 발명의 임계전압 변조 방식의 MOS 이미지 센서(10)에서는, 게이트 절연막(21)의 두께에 비례해서 감도가 증가한다. 따라서, 이 상기 게이트 절연막(21)의 상술된 두께는 이점이 있다.
도 3(f)에 도시된 바와 같이, 링 모양의 게이트 전극(23)은 게이트 절연막(21) 상에 형성되어, 홀 포켓 영역(3)이 이와 함께 피복되고, 홀 포켓 영역(3)은 소스 영역(19)에 근접하게 배치된다.
도 3(g)에 도시된 바와 같이, 사이드 월을 형성하는 실리콘 산화막층(SiO2 등)은 전체 구조상에 형성된다. 이 후에, 드라이 에칭에 의해, 사이드 월 막(24)은 게이트 전극(23) 측벽상에 형성된다. 상기 사이드 월 막(24)은 MOS 트랜지스터(2)에 있어서 핫 캐리어 현상 등의 특성에서의 열화를 방지하고, 게이트 전극, 소스 영역 및 드레인 영역 상에 형성된 실리사이드 층(25)을 공간적으로 분리하는 기능도 갖는다. 수광 다이오드(1)의 표면은 실리콘 산화막 등으로 이루어진 게이트 절연막(21)(표면 피복막)으로 피복된다. 게이트 절연막(21)은, 사이드 월 형성시에 드라이 에칭으로 인한 플라즈마 손상이 회피되기 때문에, 결함에 의한 PN 접합 누전에 의한 화상 노이즈의 영향을 감소시키는 기능도 갖는다.
도 3(h)에 도시된 바와 같이, 수광 다이오드(1)의 표면 이외의 영역에 대응하는 개구부를 구비한 마스크 패턴막(45)은 상기 영역에 웨트 에칭(wet etching)을 하는데에 이용되고, 그것에 의해 실리콘을 노출시키고, 수광 다이오드(1)의 표면상에 실리사이드 층 형성 방지막(22)이 남게된다. 동일 마스크 패턴막(45)은 링형 게이트 전극(23)에서 MOS 트랜지스터(2)를 형성하는 영역에서의 웰 영역(15)의 표면층으로서 ｎ형 소스 영역(19)을 형성하는데 이용되고, 그것에 의해 게이트 전극(23)의 외주부를 둘러싸는 드레인 영역(18)을 형성한다. 이 경우에서, 수광 다이오드(1)는 마스크 패턴막(45)으로 피복되기 때문에, ｎ형 불순물 영역(16)은 수광 다이오드(1)의 표면층 상에 형성된다. 마스크 패턴막(45)이 제거된 후, ｎ형 불순물은 주입되어 ｎ형 불순물 영역(16)을 형성한다.
도 3(i)에 도시된 바와 같이, Ti나 Co 등으로 이루어진 고융점 금속층(25a)은 실리사이드 형성 방지막(22), 소스 영역(19), 드레인 영역(18) 및 게이트 전극(23) 각각의 표면을 포함하는 영역에 걸쳐 형성되어, 실리사이드 층(25)을 형성한다.
도 3(j)에 도시된 바와 같이, 소스 영역(19), 드레인 영역(18) 및 게이트 전극(23) 각각의 표면의 실리콘은 소정의 열처리를 사용한 고융점 금속층(25a)과 반응시켜서 실리사이드 층(25)을 얻는다.
도 3(k)에 도시된 바와 같이, 미반응 고융점 금속층(25a)은 황산과 과산화수소 용액의 혼합액을 사용해서 제거되고, 또한 실리사이드 층(25)은 암모니아 물과 과산화수소 용액의 혼합액을 사용해서 바람직한 두께로 제거된다.
도 3(l)에 도시된 바와 같이, 층간 절연막(30)은, 형성되고 소스 영역(19), 드레인 영역(18) 및 게이트 전극(23)에 각각 대응하는 콘택트 홀(26a, 27a, 및 28a)을 제공하도록 관통되며, 그것에 의해 소스 전극(26), 드레인 전극(27) 및 게이트 전극을 형성한다(도시 생략).
본 발명의 고체 촬상 소자(MOS 이미지 센서(10))는 도 4a 내지 도 4c를 참조해서 이하에 설명하게 될 방법으로 제조할 수 있다.
도 3(a) 내지 도3(e)와 비슷하게, 도 4(a)에 도시된 바와 같이 ｐ형 기판(11) 상에 각각의 확산층을 형성한다.
다음에, 도4(b)에 도시된 바와 같이, 게이트 절연막(21a)(실리콘 산화막)은 열산화에 의해 얻어진다. 다층 게이트 절연막(21) 상에, 게이트 절연막(2lb)(실리콘 질화막), 게이트 절연막(21c)(실리콘 산화막)은 감압 CVD 기술을 사용해서 잇달아 적층되어 다층 게이트 절연막(21a)을 제공한다. 이 경우에서. 전체 두께는 대략 500옹스트롬 이상이 바람직하다. 다층 게이트 절연막(21a)은 실리콘과의 계면 제어성이 좋기 때문에, 실리콘 산화막-실리콘 질화막-실리콘 산화막의 적층구조를 갖는 것이 바람직하다. 그러나, 본 발명은 그런 조합에 한정되는 것은 아니다.
도 3(f) 내지 도 3(l)와 비슷하게, 도 4(c)에 도시된 바와 같이 MOS형 이미지 센서가 제조될 수 있다.
상기 방법으로 제작되는 고체 촬상 소자(MOS 이미지 센서(10))에 있어서, 실리사이드 형성 방지막(22)은 다층 게이트 절연막(21a)이 형성됨과 동시에 형성된 절연막(투명막)이며, 그것에 의해 다층 구조를 제공한다. 상기 다층 구조가 다른 굴절율을 갖는 둘 이상의 막을 가지며 광학적 막 두께를 고려해서 적층 형성될 경우, 수광영역의 표면의 반사율은 단층막에 비해 더 넓은 파장범위에서 낮은 레벨로 억제될 수 있다.
따라서, 본 발명의 실시형태에 따르면, MOS 트랜지스터(2)의 게이트 절연막(21 또는 21a)은 실리사이드 형성 방지막(22 또는 22a)이 수광 다이오드(1) 상에 형성되는 동시에 형성된다. 따라서, 실리사이드 층(25)의 형성을 방지하기 위한 영역에 새롭게 형성 방지 막을 형성할 필요가 없다. 또한, 상기 게이트 절연막(21 또는 21a)과 실리사이드 형성 방지막(22또는 22a)은 사이드 월(24)의 형성시에 손상을 경감시키기 위한 막으로서의 기능도 가질 수 있으므로, 누설 발생 요인을 회피하는 것이 가능해진다. 또한, 게이트 절연막(21a)과 실리사이드 형성 방지막(22a) 같은 다층을 형성시킴으로써, 수광 다이오드(1)의 표면 반사는 감소되며, 그것에 의해 감도 특성을 증가시킬 수 있다.
본 발명은 상기 실시형태에 한정되지 않는다. ｎ형 기판이 이용될 경우 같은 효과를 얻기 위해서, 각 층 및 각 영역의 도전형은 상기 실시형태에서 설명한 것에 대해 역전시킨 것이여도 좋다. 또한, 상기 실시형태에서는 설명하지 않았지만, 고속 동작이 주변회로(예를 들면, A/D컨버터, 시프트 레지스트 등의 로직 회로)에서만 요구되고 단위 화소(10A)에서 실리사이드 층(60)을 사용함으로써 얻어지게 될 고속 동작이 요구되지 않는 경우에는, 수광 다이오드(1)의 표면상에 형성된 실리사이드 형성 방지막(22)이 더 이상 필요 없으며, 그것에 의해 마스크 삭감이 가능해 진다.
본 발명은, 예를 들면 캠코더, 디지탈 카메라 및 카메라가 부착된 휴대전화 등에 사용되는 임계전압 변조 방식의 MOS 이미지 센서 등과 같은 고체 촬상 소자 및 그 제조 방법의 분야에서 응용 가능하다. 본 발명에 따르면, 트랜지스터 동작 특성을 향상시키기 위해 실리사이드 층이 형성될 경우, 수광 영역의 표면은 게이트 절연 막이 형성되는 동시에 형성된 절연막으로 피복되며, 그것에 의해 광다이오드의 감도 특성이 감소되는 것을 막을 수 있다. 또한, 게이트 절연 막 및 수광 영역 피복막은 게이트 전극의 사이드 월 형성시에 손상을 경감시키는 기능도 가지며, 그것에 의해 누설 발생 요인을 회피해서 신뢰성을 한층 향상시킬 수 있다. 또한, 다른 굴절율을 갖는 둘 이상의 절연막은 수광 영역의 표면 반사가 감소되도록 적층되며, 그것에 의해 광다이오드의 감도특성을 향상시킬 수 있다. 따라서, 본 발명의 고체 촬상 소자는 트랜지스터 특성 및 광다이오드 특성이 뛰어나고, 저가격의 제조가 가능하다. 따라서, 본 발명의 고체 촬상 소자는 캠코더, 디지탈 카메라, 카메라 가 부착된 휴대전화 등의 전자 정보기기에 폭넓게 적용될 수 있다.
여기서, 바람직한 실시형태를 사용해서 예시해 왔지만, 본 발명은 이 실시형태에 한정해서 해석해서는 안된다. 당업자에게 본 발명의 범위 및 사상으로부터 벗어남이 없이 여기서의 설명을 읽은 후에 다양한 다른 수정 및 등가 구성이 명백하다.
상기한 바와 같이, 본 발명에 따르면, 누전 발생 요인을 감소시킬 수 있고, 트랜지스터의 동작 특성을 향상시킬 수 있으며, 수광 영역의 감도 특성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 이차원 방식으로 복수개의 단위 화소부를 포함하는 고체 촬상 소자에 있어서:
    각각의 단위 화소부는,
    제 1 도전형 기판;
    상기 제 1 도전형 기판 상에 제공된 제 2 도전형 반도체층;
    상기 제 2 도전형 반도체층 상에 제공된 제 1 도전형 웰 영역;
    상기 제 1 도전형 웰 영역내에 제공되고, 광 조사시 전하를 발생하는 수광 영역;
    상기 제 1 도전형 웰 영역내에 제공되고, 상기 수광 영역으로부터 전하를 축적하는 전하 축적 영역; 및
    상기 전하 축적 영역에 축적된 전하량에 대응하는 신호를 판독할 수 있는 트랜지스터를 포함하며;
    여기서, 상기 수광 영역의 표면은 상기 트랜지스터의 게이트 절연막과 같은 재료로 이루어지는 절연막으로 피복되고,
    상기 트랜지스터의 소스 영역, 드레인 영역 및 게이트 전극의 각 표면상에 실리사이드 층이 제공되는 것을 특징으로 하는 고체 촬상 소자.
  2. 제 1 항에 있어서,
    상기 트랜지스터의 게이트 전극의 측면상에 사이드 월이 제공되는 것을 특징으로 하는 고체 촬상 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 트랜지스터의 게이트 절연막 및 상기 수광 영역을 피복하는 절연막은 다른 굴절율를 갖는 둘 이상의 절연막을 포함하는 다층막인 것을 특징으로 하는 고체 촬상 소자.
  5. 광 조사시 수광 영역에서 전하를 발생하기 위한 수광 영역;
    상기 발생된 전하를 축적하기 위한 전하 축적 영역; 및
    상기 축적된 전하량에 대응하는 신호를 판독하는 트랜지스터를 각각 포함하는 복수개의 화소부를 포함하는 고체 촬상 소자를 제조하는 방법에 있어서:
    상기 수광 영역의 표면을 피복하는 절연막 및 상기 트랜지스터의 게이트 절연막을 동시에 형성시키는 단계;
    상기 게이트 전극을 형성시킨 후, 상기 절연막을 패터닝해서 상기 트랜지스터의 소스 영역 및 드레인 영역이 되는 확산층을 노출시켜서, 상기 게이트 전극 아래의 게이트 절연막과 수광 영역 피복막을 남기는 단계;
    상기 확산층, 상기 트랜지스터의 게이트 전극 및 상기 수광 영역 피복막을 포함하는 영역에 걸쳐, 실리사이드 층을 형성시키기 위한 고융점 금속층을 형성하는 단계;
    열처리를 사용해서 상기 확산층 및 게이트 전극의 각 표면 상에 실리사이드 층을 형성하는 단계; 및
    미반응 고융점 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 게이트 절연막 상의 측면에 사이드 월을 구비한 게이트 전극을 형성하 는 단계를 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 절연막을 형성하는 단계는 다른 굴절율을 갖는 둘 이상의 절연막을 적층하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004016992B4 (de) * 2004-04-02 2009-02-05 Prema Semiconductor Gmbh Verfahren zur Herstellung eines Bipolar-Transistors
US7208783B2 (en) * 2004-11-09 2007-04-24 Micron Technology, Inc. Optical enhancement of integrated circuit photodetectors
JP4631661B2 (ja) * 2005-11-14 2011-02-16 日本ビクター株式会社 固体撮像素子
JP4345794B2 (ja) 2006-09-28 2009-10-14 ソニー株式会社 固体撮像素子の製造方法
JP5023768B2 (ja) 2007-03-30 2012-09-12 ソニー株式会社 固体撮像素子及びその製造方法
JP2009272453A (ja) * 2008-05-08 2009-11-19 Sanyo Electric Co Ltd トランジスタ、半導体装置及びその製造方法
US7833819B2 (en) * 2008-07-23 2010-11-16 Aptina Imaging Corporation Method and apparatus for decreasing storage node parasitic charge in active pixel image sensors
JP5418044B2 (ja) * 2009-07-30 2014-02-19 ソニー株式会社 固体撮像装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100255135B1 (ko) * 1997-12-31 2000-05-01 윤종용 반도체 장치의 제조 방법
KR100291179B1 (ko) * 1998-06-29 2001-07-12 박종섭 자기정렬된실리사이드층을갖는씨모스이미지센서및그제조방법
TW494574B (en) * 1999-12-01 2002-07-11 Innotech Corp Solid state imaging device, method of manufacturing the same, and solid state imaging system
JP3782297B2 (ja) * 2000-03-28 2006-06-07 株式会社東芝 固体撮像装置及びその製造方法
ATE507585T1 (de) * 2000-10-19 2011-05-15 Quantum Semiconductor Llc Verfahren zur herstellung von mit cmos integrierten heteroübergang-photodioden
JP2002353434A (ja) * 2001-05-22 2002-12-06 Sony Corp 固体撮像装置の製造方法

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KR20050054860A (ko) 2005-06-10

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