KR20010030364A - 박막 트랜지스터 및 그 제조 방법 - Google Patents
박막 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20010030364A KR20010030364A KR1020000053772A KR20000053772A KR20010030364A KR 20010030364 A KR20010030364 A KR 20010030364A KR 1020000053772 A KR1020000053772 A KR 1020000053772A KR 20000053772 A KR20000053772 A KR 20000053772A KR 20010030364 A KR20010030364 A KR 20010030364A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- region
- tft
- cooling
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 60
- 239000013078 crystal Substances 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims description 57
- 238000001816 cooling Methods 0.000 claims description 48
- 239000004065 semiconductor Substances 0.000 claims description 26
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 83
- 229910052710 silicon Inorganic materials 0.000 abstract description 83
- 239000010703 silicon Substances 0.000 abstract description 83
- 229910052751 metal Inorganic materials 0.000 abstract description 8
- 239000002184 metal Substances 0.000 abstract description 8
- 238000002425 crystallisation Methods 0.000 abstract description 6
- 230000008025 crystallization Effects 0.000 abstract description 6
- 230000003287 optical effect Effects 0.000 abstract description 5
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 4
- 238000010899 nucleation Methods 0.000 abstract description 3
- 230000006911 nucleation Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 216
- 238000004519 manufacturing process Methods 0.000 description 42
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 24
- 229910021342 tungsten silicide Inorganic materials 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 230000008569 process Effects 0.000 description 23
- 229910004298 SiO 2 Inorganic materials 0.000 description 20
- 239000011521 glass Substances 0.000 description 18
- 238000001953 recrystallisation Methods 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000002245 particle Substances 0.000 description 6
- 238000011534 incubation Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000005499 laser crystallization Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 229910001413 alkali metal ion Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003760 hair shine Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002470 thermal conductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Liquid Crystal (AREA)
Abstract
차광성을 가지는 금속층 및 절연층상에 형성된 실리콘층을 구비하고 있는 박막 트랜지스터에 있어서, 절연층을 국소적으로 박막화하는 오목부는 드레인 영역에 대응하는 부분에 형성된다. 실리콘층이 레이저 광 조사에 의해 재결정화될 때, 오목부는 소정의 부분을 다른 부분보다 일찍 재결정화하기 위해 결정핵 형성 영역으로 작용한다. 용융된 실리콘의 재결정화는 오목부의 저면의 주위부로부터 시작함으로써, TFT 의 활성 영역으로서의 단결정 또는 균일한 결정 입자로 형성된 실리콘층을 얻을 수 있다.
Description
본 발명은 디스플레이, 센서 또는 프린터 장치 등의 전자 장치, 또는 메모리 또는 CPU 등의 반도체 장치에 사용되는 박막 트랜지스터, 및 그 제조 방법에 관한 것이다.
종래에 있어서, 유리 기판과 같은 절연 기판상에 박막 트랜지스터 (이하, TFT 라 함) 를 제조하는 대표적인 기술로서 수소화 비정질 실리콘 (a-Si:H) 또는 다결정 실리콘으로 형성된 TFT 를 제조하는 기술이 개발되어 실용화되었다.
수소화 비정질 실리콘 TFT 를 제조하는 기술에 있어서, 제조 공정의 최고 온도는 300 ℃ 정도이고, 1 ㎠/Vsec 정도의 캐리어 이동도가 실현된다.
따라서, 상술한 기술을 사용함으로써 제조되는 TFT 는 능동 매트릭스 액정 디스플레이 (이하, AM-LCD 라 함) 의 각 픽셀에 대한 스위칭 트랜지스터로서 사용되고, 이 경우, 픽셀 TFT 는 구동 회로 (단결정으로 형성된 실리콘 기판상에 제조된 IC 또는 LSI) 에 의해 구동된다.
또한, AM-LCD 의 각 픽셀이 스위칭 TFT 를 갖추고 있기 때문에, 누화가 감소된다. 수동 매트릭스 LCD 와 비교하여 탁월한 품질의 이미지를 얻을 수 있다.
한편, 다결정 실리콘으로 형성된 TFT 의 기술에 있어서, 30 내지 100 ㎠/Vsec 의 높은 캐리어 이동도는 Si02기판에 기초하여 최고 온도 1000 ℃ 에서 전도되는 LSI 와 유사한 고온 제조 공정을 사용함으로써 실현할 수 있다.
따라서, 상술한 기술이 LCD 에 채용된다면, 픽셀 TFT 및 픽셀 TFT 에 대한 주변의 구동 회로를 그 유리 기판상에 형성할 수 있다.
또한, 종래기술에 따르면, LCD 가 소형화되고 해상도가 향상되는 최근의 경향에 의해, 주변의 드라이버로서의 IC 를 AM-LCD 기판에 TAB 접속 또는 와이어 바운딩에 의해 접속하는 것은 좁은 접속 피치 때문에 극히 어렵다. 그런데, 이 난점은 다결정 실리콘으로 형성된 TFT 에 의해 극복될 수 있고, 제조 비용을 절감할 수 있으며, 제품 크기를 소형화할 수 있다.
그런데, 다결정 실리콘으로 형성된 TFT 의 기술에 따르면, 제조 공정이 고온에서 실행되기 때문에, 수소화 비정질 실리콘으로 형성된 TFT 의 제조 공정에서 사용되었던 저온 및 저가의 유리는 사용할 수 없다.
따라서, 다결정 실리콘으로 형성된 TFT 의 제조 공정에서 최고 온도를 감소시키기 위해서, 레이저 결정화 기술에 의해 저온 영역에서 다결정 실리콘층을 형성하는 방법이 연구, 개발되었다.
통상, 도 1 에 도시되어 있는 구조를 가지는 레이저 펄스 조사(照射) 장치는 레이저 조사에 의해 결정화 기술을 실현한다.
에너지 빔으로서 작용하고 펄스 레이저 광원으로부터 방출되는 레이저 광은 거울 및 광 강도를 공간적으로 균질화하는 빔 호모지나이저와 같은 광학 소자들에 의해 조절되는 광로를 통과하여 유리 기판 (5) 상에 형성된 실리콘층에 도달한다.
레이저 광에 의해 조사되는 영역은 대부분의 경우 유리 기판보다 훨씬 작고, 레이저 광은 xy 스테이지에 의해 유리 기판을 이동함으로써 원하는 위치를 조사한다. 상술한 광학 소자들은 xy 스테이지를 사용하지 않고 이동되거나 또는 광학 소자 및 스테이지 모두가 이동되는 방법이 또한 채택된다.
레이저 조사에 의해 형성된 다결정 실리콘층은 도 2 에 도시된 바와 같은 TFT 에 사용된다.
도 2 에 도시되어 있는 TFT 에 있어서, 채널 영역 (7), 소오스 영역 (8), 드레인 영역 (9) 및 약간 도핑된 드레인 (이하, LDD 라 함) 영역 (14) 을 기판 코우트층 (19) 으로 덮혀진 유리 기판 (5) 상에 형성하고, 게이트 절연층 (12) 및 게이트 전극 (10) 을 그 위에 형성한다. 또한, Si02층 (4) 을 증착하고, 금속층 (11) 을 콘택트홀에 형성한다.
TFT 에 제공되어 오프셋 게이트 영역으로 작용하는 LDD 영역 (14) 은 다결정 실리콘 반도체에서 입계 주위에서 발생되는 고밀도의 트랩 레벨에 기인한 오프리크 (off-leak) 전류를 감소시킨다.
그런데, 레이저 조사에 의해 다결정 실리콘층을 형성하는 상술한 방법에 따르면, 입자 크기는 레이저의 강도, 펄스의 폭 및 펄스의 수에 따라 수 ㎚ 내지 수 ㎛ 의 범위에서 넓게 변화하고, 결정 입자를 원하는 입자 크기로 원하는 위치에 균일하게 성장시키는 것이 어렵게 된다. 특히, 엑시머 레이저에 의한 결정화에 있어서, 레이저 광 흡수 및 실리콘층의 재결정화 공정에서 핵형성은 10-9초의 극히 짧은 시간에 발생하고, 결정 입자를 원하는 위치에 균일하게 성장시키는 것이 어렵게 된다.
반도체 장치의 기술자는 레이저 결정화 기술에 의해 다결정 실리콘층을 형성시키는 경우뿐만 아니라 다결정 실리콘층을 고체 상태로 성장시키거나 유리 기판상에 직접 다결정 실리콘층을 증착시키는 경우 상술한 난점에 직면하게 된다.
상술한 바와 같이, 종래의 TFT 에 있어서 입계의 상태는 균일하지 못하고, 오프리크 전류는 요동하고, LDD 영역이 채널 영역의 양 측단에 형성된다 하더라도 이 난점을 극복하지 못함으로써, 그 결과 오프리크 전류를 정확히 감소시킬 수 없다.
채널 영역에서 형성된 저농도 오프셋 게이트 영역 (LDD 영역) 에 의해 오프리크 전류를 감소시키는 TFT 를 포함하는 반도체 IC 가 상술한 난점을 극복하는 기술로서 일본 특허 제 2525707호에 개시되어 있다.
그런데, 상술한 바와 같이 TFT 의 입계의 상태는 균일하지 못하기 때문에, 오프리크 전류를 정확히 감소시킬 수 없다. 특히, 엑시머 레이저 조사에 의한 실리콘층을 결정화하는 단계에서, 결정핵의 생성을 제어할 수 없고, 상술한 난점을 완전히 극복할 수 없다.
또한, 일본 특개평9-293870호에 개시되어 있는 상술한 난점을 극복하기 위한 반도체 장치에 있어서, 높은 열전도를 가지는 도전층이 유리 기판과 알칼리 금속 이온 차단층 사이에 개재된다.
상술한 기술에 있어서, 용융된 실리콘은 거의 균일하게 냉각되어 고체화되고, 소정의 방향을 가지는 결정 입자로 이루어진 다결정 실리콘층을 얻을 수 있다. 높은 캐리어 이동도를 가지는 TFT 를 상술한 기술로써 얻을 수 있지만, 오프리크 전류를 정확히 감소시킬 수 없고, 핵생성의 위치를 정확히 제어할 수 없음으로써, 상술한 문제점을 완전히 해결할 수 없다.
일본 특개평9-293870호에 개시되어 있는 상술한 TFT 에 있어서, TFT 의 적층 구조는 높은 열전도를 가지는 도전층, 게이트 전극, 절연층 및 실리콘층으로 설명되어 있는데, 이는 본 발명의 실시예의 구조 (높은 열전도를 가지는 도전층, 절연층, 실리콘층, 절연층 및 게이트 전극) 와는 근본적으로 다르다. 따라서, 본 발명에 따른 TFT 는 일본 특개평9-293870호에 따른 TFT 와는 목적 및 효과에서 서로 다르다고 결론지을 수 있다.
따라서, 본 발명의 목적은, 실리콘층의 단결정화에 따라 입계를 제거함으로써 입계 주위에 형성된 트랩 레벨에 기인한 오프리크 전류를 근본적으로 감소시키는 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은, 균일한 결정 입자를 원하는 위치에 형성함으로써 오프리크 전류 및 오프리크 전류의 요동을 정확히 감소시키는 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.
도 1 은 레이저 펄스 조사 장치의 개략을 나타내는 도;
도 2 는 종래기술의 TFT 의 구조를 나타내는 단면도;
도 3a 내지 도 3c 는 본 발명의 바람직한 제 1 실시예에 따른 TFT 의 개략을 나타내는 도로서, 도 3a 는 제조 공정의 초기 단계에서의 TFT 의 구조를 나타내는 도이고, 도 3b 는 도 3a 의 라인 (A-A) 을 따라 나타낸 구조의 단면도이고, 도 3c 는 제조 공정의 최종 단계에서의 TFT 의 구조를 나타내는 단면도;
도 4a 및 도 4b 는 제 1 응용례에 따른 TFT 의 개략을 나타내는 도로서, 도 4a 는 제조 공정의 초기 단계에서의 TFT 의 구조를 나타내는 단면도이고, 도 4b 는 제조 공정의 최종 단계에서의 TFT 의 구조를 나타내는 단면도;
도 5a 및 도 5b 는 제 2 응용례에 따른 TFT 의 개략을 나타내는 도로서, 도 5a 는 제조 공정의 초기 단계에서의 TFT 의 구조를 나타내는 단면도이고, 도 5b 는 제조 공정의 최종 단계에서의 TFT 의 구조의 개략을 나타내는 단면도;
도 6a 및 도 6b 는 제 3 응용례에 따른 TFT 의 개략을 나타내는 도로서, 도 6a 는 제조 공정의 초기 단계에서의 TFT 를 나타내는 단면도이고, 도 6b 는 제조 공정의 최종 단계에서의 TFT 의 구조를 나타내는 단면도;
도 7a 및 도 7b 는 제 4 응용례에 따른 TFT 를 사용하는 상보형 MOS (CMOS) 의 구조의 개략을 나타내는 도로서, 도 7a 는 제조 공정의 초기 단계에서의 TFT 의 구조의 개략을 나타내는 도이고, 도 7b 는 제조 공정의 최종 단계에서의 TFT 의 구조를 나타내는 도;
도 8 은 제조 공정중의 CMOS 를 나타내는 단면도;
도 9 는 본 발명에 따른 TFT 를 사용하는 반도체 장치의 개략을 나타내는 도;
도 10 은 본 발명에 따른 TFT 를 사용하는 LCD 의 개략을 나타내는 도;
도 11 은 본 발명에 따른 TFT 를 사용하는 프로젝터의 개략을 나타내는 도; 및
도 12a 및 도 12b 는 본 발명에 따른 TFT 를 사용하는 휴대용 스캐너의 개략을 나타내는 도로서, 도 12a 는 그 휴대용 스캐너의 내부 구조를 나타내는 사시도이고, 도 12b 는 그 휴대용 스캐너를 나타내는 확대 단면도이다.
※ 도면의 주요 부분에 대한 부호 설명
1, 2, 3 : 실리콘층 4 : SiO2층
5 : 유리 기판 6 : 텅스텐 실리사이드층
7 : 채널 영역 8 : 소오스 영역
9 : 드레인 영역 10 : 게이트 전극
11 : 금속층 12 : 게이트 절연층
13 : 층간 절연층 14 : LDD 영역
15 : n+ 영역 16 : p+ 영역
19 : 기판 코우트층
본 발명의 제 1 특징에 따르면, 박막 트랜지스터는 기판상에 형성된 냉각층, 냉각층상에 형성되고 냉각층보다 열전도율이 더 높은 절연층, 절연층상에 형성되고 드레인 영역, 채널 영역 및 소오스 영역을 포함하는 반도체층을 포함하며, 냉각층은 드레인 영역, 채널 영역 및 소오스 영역중의 적어도 일 영역에 국소적으로 근접한다.
상술한 구조에 따르면, 절연층상에 형성된 실리콘층에 결정 실리콘층을 형성하기 위해 엑시머 레이저 빔으로 조사되는 경우, 결정핵은 냉각층에 국소적으로 근접한 활성 영역 (드레인 영역, 채널 영역 및 소오스 영역) 의 일 부분상에 형성되고, 결정화는 결정핵으로부터 시작하여 용융된 실리콘층이 일정 시간후에 냉각되는 영역으로 진행한다.
따라서, 단결정 또는 균일한 결정 입자로 형성된 실리콘층은 결정핵 주위에 실리콘층을 에피택셜 성장을 함으로써 만들 수 있고, 입계 주위에서 발생된 트랩 레벨에 기인한 오프리크 전류를 근본적으로 감소시키는 TFT 는 상술한 실리콘층에 의해 제조할 수 있음으로써, TFT 의 오프리크 전류를 정확히 감소시킬 수 있다.
청구항 2 및 청구항 3 에 따른 구조에 있어서, 드레인 영역, 채널 영역 및 소오스 영역 또는 냉각층중의 적어도 하나는 나머지에 근접하게 접근한다.
상술한 바와 같이, 반도체 장치의 기술자는 반도체 장치의 냉각층 및 활성 영역 (드레인 영역, 채널 영역 및 소오스 영역) 의 구조를 설계하는데 있어서 넓은 선택의 범위가 주어지므로, 설계의 자유도가 증가하고 최적 설계가 이루어질 수 있다.
청구항 4 에 따른 구조에 있어서, 게이트 전극을 채널 영역상에 형성하고, 드레인 영역은 냉각층에 근접하게 접근한다.
따라서, 단결정 또는 균일한 결정 입자를 드레인 영역의 주위에 형성할 수 있고, 즉, 채널 영역에서, 오프리크 전류를 효과적으로 감소시킬 수 있다.
더 구체적으로 설명하면, 단결정으로 형성된 실리콘층을 드레인 영역의 주위에 만들도록 TFT 를 설계함으로써 다결정 실리콘에 특유한 드레인 영역의 오프리크 전류를 감소시킬 수 있다.
청구항 5 에 따른 구조에 있어서, TFT 의 냉각층은 차광성을 가진다.
상술한 구조에 따르면, 외부 광이 TFT 를 비추는 상태하에 광 캐리어가 생성되는 것을 억제함으로써, 오동작을 방지할 수 있다. 상술한 특성은 강한 광에 노출되어 있는 액정 프로젝터에 사용되는 LCD 에서 채용되는데, 특히 액정의 픽셀을 구동하는 TFT 에서 채용된다.
본 발명의 제 2 특징에 따르면, TFT 를 제조하는 방법은, 기판상에 높은 열전도율을 가지는 냉각층을 형성하는 단계, 냉각층상에 냉각층보다 낮은 열전도율을 갖는 절연층을 형성하는 단계, 절연층을 국소적으로 박막화하는 단계, 국소적으로 박막화된 절연층상에 반도체층을 형성하는 단계, 및 에너지 빔으로 국소적으로 박막화된 절연층을 조사하는 단계를 포함한다.
청구항 7 에 따른 TFT 를 제조하는 방법은 기판상에 반도체층을 형성하는 단계, 반도체층상에 반도체층보다 더 높은 열전도율을 가지는 냉각층을 형성하는 단계, 냉각층을 패터닝하는 단계, 에너지 빔으로 반도체층 및 냉각층을 조사하는 단계, 및 냉각층의 적어도 일 부분을 제거하는 단계를 포함한다.
상술한 바와 같이, 단결정 영역 또는 균일한 결정 입자 영역으로 형성된 실리콘층을 실리콘층상에 냉각층을 형성하고 그 냉각층을 패터닝함으로써 만들 수 있음으로써, 오프리크 전류를 근본적으로 그리고 정확히 감소시킬 수 있다.
따라서, TFT 및 그 제조 방법의 바람직한 실시예들을 첨부된 도면을 참조하여 설명한다.
우선, 본 발명의 바람직한 제 1 실시예에 따른 TFT 를 설명한다.
(제 1 실시예)
도 3a 내지 도 3c 는 각각 본 발명의 바람직한 제 1 실시예에 따른 TFT 의 제조 방법의 개략을 나타낸다. 도 3a 는 제조 공정의 초기 단계에서의 공정중인 기판의 평면도이다. 도 3b 는 도 3a 의 라인 (A-A) 를 따라 나타낸 공정중인 기판의 단면도이다. 도 3c 는 제조 공정의 최종 단계에서의 공정중인 기판의 개략을 나타내는 단면도이다.
도 3a 에 도시된 바와 같이, 실리콘층 (1 ~ 3) 을 제조 공정의 초기 단계에서 공정중인 기판의 상면상에 형성하며, 더 구체적으로 설명하면, 냉각층으로서의 텅스텐 실리사이드층 (6), 절연층으로서의 Si02층 (4), 및 실리콘층 (1 ~ 3) 을 순차적으로 유리 기판 (5) 상에 적층한다.
텅스텐 실리사이드층 (6) 의 열전도는 Si02층 (4) 의 열전도보다 높고, 텅스텐 실리사이드층 (6) 은 유리 기판 (5) 의 상면의 거의 전체를 덮는다.
따라서, 실리콘층 (1 ~ 3) 에 레이저 광을 조사하여 결정화시킬 때, 텅스텐 실리사이드층 (6) 은 실리콘층 (1 ~ 3) 에서 발생된 열을 고효율로 전달하고, 냉각한다.
텅스텐 실리사이드층 (6) 은 도 3b 의 냉각층으로서의 일 예이지만, 다른 종류의 열전도체가 동일 목적으로 채용될 수 있다.
텅스텐 실리사이드층 (6) 의 상면을 SiO2층 (4) 으로 덮고, 정방형의 저면을 가지는 오목부를 SiO2층상에 형성한다.
오목부의 저면은 오목부와는 다른 SiO2층 (4) 의 상면보다 냉각층으로서의 텅스텐 실리사이드층 (6) 에 더 근접하기 때문에, 오목부의 저면상에서 발생된 열은 텅스텐 실리사이드층 (6) 으로 가장 효과적으로 전달된다. 따라서, 오목부의 저면상에 형성된 실리콘층 (2) 이 가장 빨리 냉각된다.
실리콘층 (1 ~ 3) 은 SiO2층 (4) 의 상면의 거의 전체 및 오목부의 저면 및 측면을 덮는다.
실리콘층 (1 ~ 3) 이 용융된 상태하에 엑시머 레이저 광을 공정중인 기판의 표면상에 조사하면, 실리콘층 (1 ~ 3) 은 레이저 조사가 종료된 후에 열전도가 양호한 텅스텐 실리사이드층 (6) 에 근접한 실리콘층부터 순차적으로 고체화된다.
즉, 오목부의 저면상에 형성된 실리콘층 (2) 이 텅스텐 실리사이드층 (6) 에 가장 근접하기 때문에, 레이저 조사가 종료된 후에 그 곳에서 발생된 열이 냉각층으로 가장 효과적으로 전도되고, 실리콘층 (2) 은 다른 실리콘층 (1 및 3) 보다 일찍 냉각되고 고체화된다.
좀 더 구체적으로 설명하면, 오목부의 저면상에 형성된 실리콘층 (2) 이 그 곳의 주위부보다 일찍 냉각되기 때문에, 실리콘층 (2) 은 인큐베이션 시간 t1및 결정핵 밀도 n1로 고체화되고, 제 1 다결정 실리콘층이 형성된다.
또한, 실리콘 결정층은 실리콘층 (3) 내에서 오목부의 측면 및 주위부로 성장되는데, 이는 제 1 다결정 실리콘층에서 고체화되기 시작하는 실리콘층 (2) 이 상술한 결정화에서 핵으로서 작용하기 때문이다.
이 때, 결정 성장 거리는 실리콘층 (3) 이 제 2 다결정 실리콘 영역 (실리콘층 (1)) 과 충돌하는 지점에 의해 결정되고, 인큐베이션 시간 t2(t1＜ t2) 및 핵 밀도 n2(n1＞ n2) 로 고체화되는데, 결정 성장 시간 t3은 t2-t1에 의해 주어진다.
따라서, 실리콘층 (3) 은 핵으로서의 제 1 다결정 실리콘층 (실리콘층 (2)) 에 기초하여 성장되고, 제 2 다결정 실리콘층 (실리콘층 (1)) 과 충돌할 때까지 단결정으로서 형성된다.
상술한 바와 같이, 상술한 구조에 따르면, 실리콘층 (1 ~ 3) 이 균일하게 냉각되고, 소정의 인큐베이션 시간이 경과된 후 결정핵이 랜덤하게 생성되고, 결정 입자가 결정핵 주위에 랜덤하게 형성되고, 입계가 엑시머 레이저에 의해 재결정 과정에서 랜덤하게 형성되는 상황을 방지할 수 있다.
즉, 본 발명에 따른 TFT 에 따르면, 고체화 (재결정화) 가 소정의 위치 (오목부의 저면) 에서 시작하여 재결정 과정에서 고체화가 일정 시간 늦게 시작하는 부분으로 진행하기 때문에, 단결정은 핵으로서의 오목부의 저면으로부터 외부 주위부로 성장한다.
도 3c 는 이 방법으로 형성된 실리콘층 (1 ~ 3) 을 포함하는 TFT 의 구조를 나타낸다.
채널 영역 (7), 소오스 영역 (8) 및 드레인 영역 (9) 를 순차적으로 공정중인 기판에 형성한다. 그 다음, 활성화 영역으로부터 게이트 절연층 (12) 에 의해 분리된 게이트 (10), 금속층 (11) 및 층간 절연층 (13) 을 공정중인 기판에 형성한다.
채널 영역 (7) 은 실리콘층 (2) 상에 드레인 영역 (9) 을 설치함으로써 단결정층으로 형성될 수 있다.
이때, 결정들이 저면 주위의 4 면으로부터 성장하기 때문에, 입계가 대각선을 따라 형성될 수 있다. 그런데, 드레인 영역, 채널 영역 및 소오스 영역을 길고 좁은 직사각형의 형상으로 형성함으로써 입계는 활성화 영역상에 형성될 수 없다.
그 결과, 입계의 수가 감소하기 때문에, 다결정으로 형성된 트랜지스터에 수직인 입계 트랩에 기인한 오프리크 전류를 근본적으로 감소시킬 수 있다.
상술한 바와 같이, 입계 없이 단결정으로 형성된 채널 영역 (7) 은 인큐베이션 시간 t1, t2를 조절하고 t1-t2로 나타내는 결정 성장 시간 t3를 늘림으로써 형성될 수 있다.
상술한 바와 같이, 본 발명의 제 1 실시예에 따른 TFT 에 따르면, 드레인 영역, 채널 영역 및 소오스 영역의 부분이 높은 열전도성 물질로 형성된 냉각층에 국소적인 접근을 하기 때문에, 단결정은 결정핵으로서의 가장 냉각된 부분으로부터 성장된다. 따라서, 이 방법으로 제조된 TFT 에 있어서, 입계 트랩에 기인한 오프리크 전류를 근본적으로 감소시킬 수 있다.
또한, 본 발명의 바람직한 제 1 실시예에 따른 TFT 에 따르면, 엑시머 레이저에 의한 열 재결정 공정에 있어서, 결정핵이 10-9초와 같은 극히 짧은 시간에 오목부의 저면상에 형성되고 단결정 또는 균일한 결정 입자로 형성된 실리콘층이 상술한 결정핵 주위에 형성되기 때문에, TFT 의 오프리크 전류를 정확히 감소시킬 수 있다.
상술한 설명에 있어서, TFT 의 제조 방법에 대해서 설명하였는데, 냉각층을 형성하고 단결정 또는 균일한 결정 입자로 형성된 실리콘층을 형성하여 결정 입자 주위에 형성된 트랩 레벨에 기인한 오프리크 전류를 근본적으로 감소시킴으로써, TFT 의 오프리크 전류를 정확히 감소시킬 수 있다.
본 발명의 바람직한 제 1 실시예에 따른 TFT 의 구조에 있어서, 드레인 영역, 채널 영역 또는 소오스 영역의 부분은 높은 열전도성 물질로 형성된 냉각층에 근접하고, 그 TFT 구조는 도 3a 내지 도 3c 에 도시되어 있는 구조에 결코 한정되지 않고, 다른 다양한 구조들이 만들어 질 수 있다.
다음, 다른 구조들은 바람직한 제 1 실시예의 응용례로서 첨부된 도면을 참조하여 설명한다.
(제 1 응용례)
도 4a 및 도 4b 는 제 1 응용례에 따른 TFT 의 구조의 개략을 나타내는데, 도 4a 는 제조 공정의 초기 단계에서의 공정중인 기판의 구조를 나타내는 단면도이고, 도 4b 는 제조 공정의 최종 단계에서의 공정중인 기판의 구조를 나타내는 단면도이다.
도 4a 에 도시된 바와 같이, 제조 공정의 초기 단계에서, 공정중인 기판은 냉각층으로서의 텅스텐 실리사이드층 (6), 절연층으로서의 SiO2층 (4), 및 실리콘층 (1 ~ 3) 을 유리 기판 (5) 상에 순차적으로 적층함으로써 제조한다.
스텝을 SiO2층의 상면상에 형성하고, 실리콘층 (2) 을 스텝의 저면상에 적층한다.
실리콘층 (2) 은 텅스텐 실리사이드층에 가장 근접하기 때문에 가장 효과적으로 냉각된다.
실리콘층 (1 ~ 3) 이 용융된 상태하에 엑시머 레이저를 도 4a 에 도시되어 있는 구조를 가지는 공정중인 기판상에 조사하면, 레이저 조사가 종료된 후 실리콘층 (1 ~ 3) 이 재결정화된다. 이 때, 텅스텐 실리사이드층 (6) 에 가장 근접한 실리콘층 (2) 이 처음으로 고체화되고, 그 후 단결정층 또는 균일한 결정 입자로 형성된 실리콘층 (3) 을 제 1 실시예와 유사하게 형성한다.
그 후, 채널 영역 (7), 소오스 영역 (8) 및 드레인 영역 (9) 을 단결정의 실리콘층 (3) 으로 형성한다. 또한, SiO2층으로 절연된 게이트 (10) 및 금속층 (11) 을 공정중인 기판에 순차적으로 형성한다.
상술한 공정에 따르면, 단결정층 또는 크기가 제어되는 결정 입자가 TFT 의 드레인 영역 및 그 주변부에 형성되기 때문에, 다결정 실리콘에 특유한 드레인 영역의 오프리크 전류를 효과적으로 감소시킬 수 있다.
이 경우, LDD 영역 (14) 을 채널 영역 (7) 의 양 측단에 형성한다. 상술한 구조에 따르면, 둘 또는 셋의 입계가 균일하게 형성되는 경우, 상술한 결점에 기인한 결함을 보상할 수 있고, 오프리크 전류를 정확히 감소시킬 수 있다.
다른 구조 및 작용은 바람직한 제 1 실시예에 따른 TFT 의 구조 및 작용과 유사하다.
상술한 바와 같이, 제 1 응용례에 따른 TFT 에 있어서, 드레인 영역 (9), 채널 영역 (7) 및 소오스 영역 (8) 을 단결정층으로 형성하고, 다결정 실리콘에 특유한 입계 트랩에 기인한 오프리크 전류를 정확히 감소시킬 수 있다.
(제 2 응용례)
도 5a 및 도 5b 는 제 2 응용례에 따른 TFT 의 구조의 개략을 나타내는 단면도로서, 도 5a 는 제조 공정의 초기 단계에서의 공정중인 기판을 나타내고, 도 5b 는 제조 공정의 최종 단계에서의 공정중인 기판을 나타낸다.
도 5a 에 도시된 바와 같이, 냉각층으로서의 텅스텐 실리사이드층 (6), 절연층으로서의 SiO2층 (4), 및 실리콘층 (1 ~ 3) 을 유리 기판 (5) 상에 순차적으로 적층한다.
SiO2층 (4) 의 상면은 서로 평행한 두 개의 스텝에 의해 형성되는 리지를 구비하고 있고, 실리콘층 (1 ~ 3) 을 그 위에 형성한다.
스텝의 저면이 텅스텐 실리사이드층 (6) 에 가장 근접하기 때문에, 가장 효과적으로 냉각된다.
실리콘층 (1 ~ 3) 이 용융된 상태하에 도 5a 에 도시되어 있는 공정중인 기판에 엑시머 레이저의 펄스를 조사하면, 텅스텐 실리사이드층 (6) 에 가장 근접한 실리콘층 (2) 은 레이저 조사가 종료된 후 재결정화되고, 그 후, 단결정 또는 균일한 결정 입자로 형성된 실리콘층 (3) 을 바람직한 제 1 실시예와 유사하게 형성한다.
이 경우, 리지의 폭을 좁게 만드는 것이 바람직하다. 다결정 영역으로 형성된 실리콘층이 성장되기 전에 리지의 양 측면 벽에서 성장된 실리콘층 (3) 이 리지의 상면의 중앙에서 서로 충돌하면, 좁은 폭을 가지는 다결정 영역을 포함하는 채널 영역 (7) 을 얻을 수 있다.
그 후, 채널 영역 (7), 소오스 영역 (8) 및 드레인 영역 (9) 을 공정중인 기판상에 형성한다. 그리고, SiO2층 (4) 및 금속층 (11) 에 의해 절연된 게이트 (10) 를 TFT 를 제조하기 위해 공정중인 기판에 순차적으로 형성한다.
본 발명에 따른 TFT 에 있어서, 소오스 영역 (8) 및 드레인 영역 (9) 을 단결정 영역 (3) 내에 형성하고 채널 영역 (7) 을 단결정 영역 (3) 을 포함하는 균일한 결정 입자로 형성된 영역내에 형성하기 때문에, 다결정 실리콘에 특유한 입계 트랩에 기인한 오프리크 전류를 감소시키고, TFT 가 LCD 의 픽셀 구동 장치에 채용되었을 때 화상의 대조를 향상시킬 수 있다. 다른 구조 및 작용은 제 1 응용례에 따른 TFT 의 구조 및 작용과 유사하다.
(제 3 응용례)
도 6a 및 도 6b 는 제 3 응용례에 따른 TFT 의 구조의 개략을 나타내는데, 도 6a 는 제조 공정의 초기 단계에서의 공정중인 기판의 구조를 나타내고, 도 6b 는 제조 공정의 최종 단계에서의 TFT 의 구조를 나타낸다.
도 6a 에 도시된 바와 같이, 공정중인 기판은 냉각층으로서의 텅스텐 실리사이드층 (6), 절연층으로서의 SiO2층 (4), 및 실리콘층 (1 ~ 3) 을 유리 기판 (5) 상에 순차적으로 적층함으로써 형성한다.
단일 트렌치를 SiO2층 (4) 의 상면상에 형성하고, 실리콘층 (1 ~ 3) 을 트렌치를 포함하는 SiO2층 (4) 상에 형성한다. 트렌치의 저면이 텅스텐 실리사이드층 (6) 에 가장 근접하기 때문에, 가장 효과적으로 냉각된다.
실리콘층 (1 ~ 3) 이 용융된 상태하에 공정중인 기판에 엑시머 레이저의 펄스를 조사하면, 레이저 광 조사가 종료된 후 실리콘층 (1 ~ 3) 이 재결정화되는 경우 텅스텐 실리사이드층 (6) 에 가장 근접한 실리콘층 (2) 이 처음으로 고체화되고, 단결정 또는 균일한 결정 입자로 형성된 실리콘층 (3) 은 실리콘층의 양 측상에 성장될 수 있다.
이 경우, 트렌치의 폭을 좁게하는 것이 바람직하다. 상술한 구조에 따르면, 다결정 실리콘으로 형성된 실리콘층 (1) 의 영역이 좁아질 수 있고 단결정 또는 균일한 결정 입자로 형성된 실리콘층 (3) 은 넓어질 수 있고, 좁은 다결정 영역을 가지는 채널 영역 (7) 을 얻을 수 있다.
그 후, 채널 영역 (7), 소오스 영역 (8) 및 드레인 영역 (9) 의 부분을 공정중인 기판에서 단결정 실리콘층 (3) 으로 형성하고, 게이트 절연층으로서의 SiO2층 (4), 게이트 (10) 및 금속층 (11) 을 TFT 를 제조하기 위해 공정중인 기판에 형성한다.
다른 구조 및 작용은 제 1 응용례에 따른 TFT 의 구조 및 작용과 유사하다.
(제 4 응용례)
도 7a 및 도 7b 는 TFT 를 사용하는 상보형 MOS (CMOS) 의 구조를 나타내는데, 도 7a 는 제조 공정의 초기 단계에서의 공정중인 기판을 나타내는 단면도이고, 도 7b 는 제조 공정의 최종 단계에서의 CMOS 의 구조를 나타내는 단면도이다.
도 7a 에 도시된 바와 같이, 유리 기판 (5) 은 리지 (ridge) 를 구비하고 있다. 균일한 두께를 가지는 텅스텐 실리사이드층 (6), 평평한 상면을 가지는 SiO2층 (4), 및 실리콘층 (1 ~ 3) 을 유리 기판 (5) 상에 순차적으로 적층한다.
도 7a 에 도시되어 있는 공정중인 기판에 있어서, 실리콘층 (2) 이 텅스텐 실리사이드층 (6) 에 가장 근접하기 때문에, 가장 효과적으로 냉각된다.
레벨의 차이를 유리 기판상에 미리 형성하고 텅스텐 실리사이드층 (6) 을 그 위에 장착함으로써 리지를 형성한다.
리지를 형성하는 방법은 공정중인 기판에만 한정되지 않는다. 리지는 산화층 또는 질화층을 기판상에 증착한 다음 증착된 층을 패턴닝하거나 텅스텐 실리사이드상에 볼록 부분을 형성함으로써 얻을 수 있다.
실리콘층 (1 ~ 3) 이 용융된 상태하에 상술한 구조를 가진 공정중인 기판에 엑시머 레이저의 펄스를 조사하면, 레이저 조사가 종료된 후 실리콘층 (1 ~ 3) 이 재결정화되는 경우 텅스텐 실리사이드층 (6) 에 가장 근접한 실리콘층 (2) 이 처음으로 고체화되고, 단결정 또는 균일한 결정 입자로 형성된 실리콘층 (3) 이 실리콘층 (2) 의 양 측상에 성장될 수 있다.
이 방법으로 형성된 실리콘층 (1 ~ 3) 을 포함하는 CMOS 회로에 있어서, 게이트 절연층 (12) 및 게이트 전극 (10) 을 형성한 후, 소오스 영역 및 드레인 영역을 도 8 에 도시된 바와 같이 이온 주입에 의해 형성한다.
n+ 영역 (15) 및 p+ 영역 (16) 을 레지스트에 의해 P 이온 및 B 이온을 각각 주입함으로써 형성하고, CMOS 회로를 형성한다.
도 7b 에 도시된 바와 같이, 층간 절연층 (13) 및 콘택트홀을 형성한 후, 금속층 (11) 을 배선한다.
상술한 바와 같이, 바람직한 제 1 실시예에 따른 TFT 를 사용하는 CMOS 회로에 있어서, 채널 영역 (7) 을 단결정 영역으로 형성할 수 있기 때문에, 오프리크 전류를 감소시킬 수 있고, 그 결과, 소비 전류를 감소시킬 수 있다.
몇 개의 응용례를 들어 상술한 바와 같이, 본 발명에 따른 TFT 에 따르면, 반도체 장치 분야의 기술자가 냉각층 및 활성 영역 (드레인 영역, 채널 영역 및 소오스 영역) 의 구조를 설계하는데 넓은 선택의 범위가 제공될 수 있기 때문에, 그 목적에 부응하는 TFT 를 설계하는 가장 적당한 방법을 선택할 수 있고, 그 결과, 우수한 성능의 TFT 를 제공할 수 있다.
또한, TFT 를 제조하는 상술한 방법의 변형으로서, 냉각층을 반도체층상에 형성하고 패터닝하고, 반도체층 및 냉각층에 에너지 빔을 조사하고 결정핵을 냉각층하의 반도체층에서 처음으로 형성하는 방법으로 만들 수 있다.
상술한 방법에 따르면, 유사한 효과 (단결정 또는 균일한 결정 입자로 형성된 실리콘층 (3)) 를 또한 달성할 수 있고, 오프리크 전류를 근본적으로 그리고 정확히 감소시킬 수 있다.
본 발명에 따른 TFT 는 다양한 전자 장치에 널리 사용된다.
예를 들면, 도 9 에 도시되어 있는 반도체 메모리 장치가 본 발명에 따른 TFT 에 의해 만들어 질 수 있다.
반도체 메모리 장치는 2n×2m 비트 메모리 셀로 이루어지고, TFT 는 메모리 셀로서 사용된다.
또한, 본 발명에 따른 TFT 는 도 10 에 도시되어 있는 LCD 에 사용될 수 있고, 도 11 은 도 10 에 도시되어 있는 LCD 를 사용하는 프로젝터의 개략을 나타낸다.
도 10 에서, 능동 매트릭스 어레이로 연결되어 있는 LCD 의 픽셀은 주위 구동 회로 (데이터 드라이버 및 게이트 드라이버) 에 의해 구동된다. 이 경우, TFT 는 데이터 드라이버, 게이트 드라이버 및 픽셀 TFT 에 사용된다.
도 11 에 도시된 바와 같이, 프로젝터에서, 할로겐 램프에서 발생된 각각의 광은 2색성 거울을 통해 LCD 로 입사되고, 영상은 프로젝터 렌즈를 통해 스크린에 투영된다. 이 경우, 적색 성분, 녹색 성분 및 청색 성분에 대응하는 각각의 LCD 가 사용된다.
또한, 본 발명에 따른 TFT 는 도 12a 및 12b 에 도시되어 있는 휴대용 스캐너에 사용될 수 있는데, 더 구체적으로 설명하자면 TFT 는 비정질 실리콘 광다이오드를 구동하는데 사용된다.
이미지 센서는 비정질 실리콘 광다이오드, 쉬프트 레지스터 및 독출 스위치로 이루어져 있는데, 쉬프트 레지스터는 TFT 로 이루어져 있고 주 스캐닝 방향으로 스캔을 제어한다.
휴대용 스캐너는 광원, 이미지 센서 및 파이버 어레이판 (fiber array flate) 을 갖추고 있다. 원고상의 화상은 이미지 센서뒤에 위치한 광원에 의해 비춰지고, 파이버 어레이판에 의해 판독된다.
이미지 센서에 의해 독출된 화상 신호는 롤러 및 인코더에 의해 부 스캐닝 방향으로 스캐닝되고, 컴퓨터 또는 기록 장치로 출력된다.
휴대용 스캐너에 대해 설명하였지만, 본 발명에 따른 TFT 는 플래트 베드형 스캐너, 팩시밀리, 디지털 복사기 또는 2 차원 센서에 사용될 수 있다.
상술한 바와 같이, 본 발명에 따른 TFT 에 있어서, 실리콘층에 용융된 상태하에 절연체상에 형성된 실리콘층에 엑시머 레이저 광의 펄스가 조사되고, 결정핵은 냉각층에 국소적으로 근접한 활성 영역 (드레인 영역, 채널 영역 및 소오스 영역) 에 대응하는 부분에서 형성되고, 재결정화는 결정핵으로부터 시작하여 용융된 실리콘층이 일정 시간후에 냉각된 영역으로 진행한다.
따라서, 단결정 또는 균일한 결정 입자로 형성된 실리콘층은 결정핵의 주위에서 얻을 수 있고, 상술한 실리콘층을 갖추고 있는 TFT 는 다결정 영역에서 발생된 트랩 레벨에 기인한 오프리크 전류를 근본적으로 감소시킬 수 있다.
본 발명을 완전하고 명백하게 개시하기 위해 특정의 실시예에 관하여 설명하였지만, 특허청구범위에 한정되지 않고 본 발명의 사상의 범위 내에서 당해 분야의 전문가가 다양한 변형례들로 구체화할 수 있는 것으로 사료된다.
Claims (11)
- 기판상에 형성된 냉각층;상기 냉각층상에 형성되고, 상기 냉각층보다 더 낮은 열전도율을 가지는 절연층; 및상기 절연층상에 형성되고, 드레인 영역, 채널 영역 및 소오스 영역을 포함하는 반도체층을 포함하는 박막 트랜지스터로서,상기 냉각층은 상기 드레인 영역, 상기 채널 영역 및 상기 소오스 영역중의 적어도 일 영역에 국소적으로 근접한 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 드레인 영역, 상기 채널 영역 및 상기 소오스 영역중의 적어도 일 영역은 상기 냉각층에 근접하도록 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 냉각층은 상기 드레인 영역, 상기 채널 영역 및 상기 소오스 영역중의 적어도 일 영역에 근접하도록 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,게이트 전극이 상기 채널 영역상에 형성되고, 상기 드레인 영역은 상기 냉각층에 근접하게 접근한 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 냉각층은 차광성을 가지는 것을 특징으로 하는 박막 트랜지스터.
- 기판상에 높은 열전도율을 가지는 냉각층을 형성하는 단계;상기 냉각층상에 상기 냉각층보다 낮은 열전도율을 갖는 절연층을 형성하는 단계;상기 절연층을 국소적으로 박막화하는 단계;상기 국소적으로 박막화된 절연층상에 반도체층을 형성하는 단계; 및에너지 빔으로 국소적으로 박막화된 절연층을 조사하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 기판상에 반도체층을 형성하는 단계;상기 반도체층상에 상기 반도체층보다 더 높은 열전도율을 가지는 냉각층을 형성하는 단계;상기 냉각층을 패터닝하는 단계;에너지 빔으로 상기 반도체층 및 상기 냉각층을 조사하는 단계; 및상기 냉각층의 적어도 일 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 절연된 게이트 전극; 및소오스 영역, 드레인 영역 및 채널 영역을 포함하고, 상기 절연층상에 형성된 반도체층으로 이루어진 활성층을 포함하는 기판상에 형성된 절연층상에 제조된 박막 트랜지스터로서,상기 활성층의 일 부분이 단결정층으로 된 것을 특징으로 하는 박막 트랜지스터.
- 제 8 항에 있어서,상기 활성층의 나머지 부분은 다결정층으로 된 것을 특징으로 하는 박막 트랜지스터.
- 제 8 항에 있어서,상기 활성층의 상기 일 부분은 상기 채널 영역인 것을 특징으로 하는 박막 트랜지스터.
- 상기 활성층의 상기 나머지 부분은 상기 소오스 영역 및 상기 드레인 영역을 포함하는 것을 특징으로 하는 박막 트랜지스터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26363599A JP3645755B2 (ja) | 1999-09-17 | 1999-09-17 | 薄膜トランジスタおよびその製造方法 |
| JP99-263635 | 1999-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010030364A true KR20010030364A (ko) | 2001-04-16 |
| KR100396227B1 KR100396227B1 (ko) | 2003-09-02 |
Family
ID=17392245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0053772A KR100396227B1 (ko) | 1999-09-17 | 2000-09-09 | 박막 트랜지스터 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6512246B1 (ko) |
| JP (1) | JP3645755B2 (ko) |
| KR (1) | KR100396227B1 (ko) |
| TW (1) | TWI248546B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923316B2 (en) | 2003-11-04 | 2011-04-12 | Samsung Electronics Co., Ltd. | Method of forming a polysilicon film and method of manufacturing a thin film transistor including a polysilicon film |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0024294D0 (en) * | 2000-10-04 | 2000-11-15 | Univ Cambridge Tech | Solid state embossing of polymer devices |
| US6831602B2 (en) * | 2001-05-23 | 2004-12-14 | Etenna Corporation | Low cost trombone line beamformer |
| EP1326273B1 (en) | 2001-12-28 | 2012-01-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6933527B2 (en) * | 2001-12-28 | 2005-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and semiconductor device production system |
| JP2003204067A (ja) * | 2001-12-28 | 2003-07-18 | Semiconductor Energy Lab Co Ltd | 表示装置およびそれを用いた電子機器 |
| US6810919B2 (en) * | 2002-01-11 | 2004-11-02 | Seiko Epson Corporation | Manufacturing method for display device, display device, manufacturing method for electronic apparatus, and electronic apparatus |
| JP4137460B2 (ja) * | 2002-02-08 | 2008-08-20 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN101217150B (zh) * | 2002-03-05 | 2011-04-06 | 株式会社半导体能源研究所 | 半导体元件和使用半导体元件的半导体装置 |
| US6847050B2 (en) | 2002-03-15 | 2005-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and semiconductor device comprising the same |
| US6906343B2 (en) | 2002-03-26 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US6930326B2 (en) * | 2002-03-26 | 2005-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit and method of fabricating the same |
| KR100492731B1 (ko) * | 2002-12-28 | 2005-06-07 | 엘지.필립스 엘시디 주식회사 | 다 모델 액정표시장치 제조방법 |
| JP4059104B2 (ja) * | 2003-02-28 | 2008-03-12 | セイコーエプソン株式会社 | 相補型薄膜トランジスタ回路、ｃｍｏｓインバータ回路、電気光学装置、電子機器 |
| US20050035351A1 (en) * | 2003-08-15 | 2005-02-17 | Hung-Jen Chu | Device and method for protecting gate terminal and lead |
| US7208401B2 (en) * | 2004-03-12 | 2007-04-24 | Hewlett-Packard Development Company, L.P. | Method for forming a thin film |
| US7288480B2 (en) * | 2004-04-23 | 2007-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Thin film integrated circuit and method for manufacturing the same, CPU, memory, electronic card and electronic device |
| KR100601370B1 (ko) * | 2004-04-28 | 2006-07-13 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그를 이용한 유기 전계 발광 표시 장치 |
| US7291522B2 (en) * | 2004-10-28 | 2007-11-06 | Hewlett-Packard Development Company, L.P. | Semiconductor devices and methods of making |
| EP1825478B1 (en) * | 2004-12-07 | 2009-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7550382B2 (en) * | 2005-05-31 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device, evaluation method of semiconductor device, and semiconductor device |
| KR100773556B1 (ko) * | 2006-08-02 | 2007-11-07 | 삼성전자주식회사 | 전계 재생/기록 헤드와 그의 제조방법 및 전계 재생/기록헤드를 포함한 정보 재생/기록 장치 |
| JP2008252068A (ja) * | 2007-03-08 | 2008-10-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| WO2011155250A1 (ja) * | 2010-06-07 | 2011-12-15 | シャープ株式会社 | 結晶性半導体膜の製造方法、半導体装置、および表示装置 |
| US8847233B2 (en) * | 2011-05-12 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film |
| JP2014212191A (ja) | 2013-04-18 | 2014-11-13 | セイコーエプソン株式会社 | 半導体装置、電気光学装置、半導体装置の製造方法、電気光学装置の製造方法、及び電子機器 |
| US9773889B2 (en) * | 2014-07-18 | 2017-09-26 | Taiwan Semiconductor Manufacturing Company Limited | Method of semiconductor arrangement formation |
| CN105655407A (zh) * | 2016-03-11 | 2016-06-08 | 京东方科技集团股份有限公司 | 多晶硅薄膜晶体管及其制备方法、阵列基板、显示装置 |
| JP2018050069A (ja) * | 2017-11-14 | 2018-03-29 | セイコーエプソン株式会社 | 半導体装置、電気光学装置、及び電子機器 |
| CN111554750B (zh) * | 2020-05-20 | 2022-06-17 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、显示面板 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264215A (ja) | 1988-04-15 | 1989-10-20 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH02224324A (ja) | 1989-02-27 | 1990-09-06 | Fuji Electric Co Ltd | Ｓｏｉ基板 |
| JPH03148636A (ja) * | 1989-11-06 | 1991-06-25 | Toshiba Corp | アクティブマトリクス型液晶表示素子の製造方法 |
| KR920010885A (ko) * | 1990-11-30 | 1992-06-27 | 카나이 쯔또무 | 박막반도체와 그 제조방법 및 제조장치 및 화상처리장치 |
| JP3357687B2 (ja) | 1992-07-15 | 2002-12-16 | 株式会社東芝 | 薄膜トランジスタおよび液晶表示装置の製造方法 |
| JPH06177034A (ja) * | 1992-12-03 | 1994-06-24 | Sony Corp | 半導体単結晶の成長方法 |
| JP3150840B2 (ja) * | 1994-03-11 | 2001-03-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2739844B2 (ja) * | 1995-05-19 | 1998-04-15 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| KR100199064B1 (ko) * | 1995-10-17 | 1999-07-01 | 구자홍 | 박막 트랜지스터 제조방법 |
| JP3409576B2 (ja) | 1996-04-25 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH1050607A (ja) * | 1996-07-31 | 1998-02-20 | Sony Corp | 半導体装置の製造方法 |
| JPH11102867A (ja) * | 1997-07-16 | 1999-04-13 | Sony Corp | 半導体薄膜の形成方法およびプラスチック基板 |
| EP0991126B1 (en) * | 1997-12-09 | 2006-10-18 | Seiko Epson Corporation | Method of manufacturing an electrooptic device |
| JP4307635B2 (ja) * | 1999-06-22 | 2009-08-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1999
- 1999-09-17 JP JP26363599A patent/JP3645755B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-07 US US09/656,631 patent/US6512246B1/en not_active Expired - Lifetime
- 2000-09-09 KR KR10-2000-0053772A patent/KR100396227B1/ko not_active IP Right Cessation
- 2000-09-15 TW TW089119085A patent/TWI248546B/zh not_active IP Right Cessation
-
2002
- 2002-10-16 US US10/272,071 patent/US6667188B2/en not_active Expired - Lifetime
-
2003
- 2003-10-24 US US10/693,395 patent/US6797535B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923316B2 (en) | 2003-11-04 | 2011-04-12 | Samsung Electronics Co., Ltd. | Method of forming a polysilicon film and method of manufacturing a thin film transistor including a polysilicon film |
Also Published As
| Publication number | Publication date |
|---|---|
| US6512246B1 (en) | 2003-01-28 |
| US20040084728A1 (en) | 2004-05-06 |
| US6667188B2 (en) | 2003-12-23 |
| US6797535B2 (en) | 2004-09-28 |
| KR100396227B1 (ko) | 2003-09-02 |
| US20030052337A1 (en) | 2003-03-20 |
| JP2001085699A (ja) | 2001-03-30 |
| JP3645755B2 (ja) | 2005-05-11 |
| TWI248546B (en) | 2006-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100396227B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| US7749818B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7192852B2 (en) | Method for fabricating image display device | |
| US7351617B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US7569439B2 (en) | Thin film semiconductor device, production process and information displays | |
| US6355940B1 (en) | Display device and semiconductor device having laser annealed semiconductor elements | |
| US7419890B2 (en) | Complementary thin film transistor circuit, electro-optical device, and electronic apparatus | |
| US7557376B2 (en) | Display device using first and second semiconductor films of different crystallinity and boundary section therebetween | |
| US7033434B2 (en) | Mask for crystallizing, method of crystallizing amorphous silicon and method of manufacturing array substrate using the same | |
| KR20010071526A (ko) | 박막 트랜지스터와 액정표시장치 | |
| KR101037840B1 (ko) | 결정화 반도체층의 형성방법 및 형성장치, 및반도체장치의 제조방법 | |
| US20040017365A1 (en) | Image display device having a drive circuit employing improved active elements | |
| JP2001203360A (ja) | トップゲートセルフアラインポリシリコン薄膜トランジスタ、その製造方法、及びアレイ | |
| JP3468003B2 (ja) | 表示用薄膜半導体装置 | |
| KR20050100805A (ko) | 레이저 마스크 및 이를 이용한 결정화방법 | |
| KR101338104B1 (ko) | 박막 트랜지스터 어레이기판 제조방법 | |
| JP2934717B2 (ja) | マトリクス回路駆動装置およびその製造方法 | |
| JP2003133331A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3480208B2 (ja) | 薄膜半導体装置の製造方法 | |
| KR100758156B1 (ko) | 다결정 실리콘 박막 트랜지스터의 제조 방법 및 그 방법으로 제조된 액정표시장치용 어레이 기판 | |
| JP2005276996A (ja) | 平面表示装置の製造方法 | |
| JP4000559B2 (ja) | 半導体装置の製造方法 | |
| JP2003289040A5 (ko) | ||
| JPH0566422A (ja) | 液晶表示装置の製造方法及びセンサの製造方法 | |
| KR20060018139A (ko) | 비정질 규소층의 결정화 방법과 이를 이용한박막트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120727 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20130729 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140730 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20160629 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170629 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |