JP4000559B2

JP4000559B2 - 半導体装置の製造方法

Info

Publication number: JP4000559B2
Application number: JP2002078217A
Authority: JP
Inventors: 一夫湯田坂
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-20
Filing date: 2002-03-20
Publication date: 2007-10-31
Anticipated expiration: 2022-03-20
Also published as: JP2003282586A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体装置、電気光学装置、電子機器及び半導体装置の製造方法に関し、特に、半導体膜の結晶性を改善し得る半導体装置及びその製造方法の提供に関する。
【０００２】
【背景の技術】
薄型の表示装置等には、半導体膜として多結晶シリコンを用いた薄膜トランジスタ（ＴＦＴ）が使用される。特性の良いＴＦＴを得るには、結晶性の良い多結晶シリコン膜を得ることが重要である。この結晶性の良い多結晶シリコン膜を形成する方法として、レーザアニール法が使用されている。レーザアニール法は基板に堆積されたシリコン膜を一旦溶融して再結晶化し、シリコン膜の結晶性を改善するものである。ＣＶＤ法で直接多結晶シリコン膜を形成する方法や固相成長法に比べて結晶性の良い多結晶シリコン膜を得ることができる。
【０００３】
例えば、特開平０８−１８１３２５にはレーザアニール法を用いて非晶質の半導体膜を溶融し、再結晶化させる例が記載されている。
【０００４】
また、特開２０００−１５５３３４には、半導体膜材料と格子定数の近い物質（例えば、サファイアα−Ａｌ_２Ｏ_３等）を下地膜とし、この上に半導体材料を堆積して形成した半導体膜をレーザアニールし、溶融した半導体材料を下地膜上にエピタキシャル成長させる例が紹介されている。
【０００５】
しかしながら、従来のレーザアニール法は、基板上に形成されたブランケットシリコン膜の全面を走査しながらレーザ照射をするものであり、得られる多結晶シリコン膜を構成する結晶粒の大きさは精々数１００ｎｍであり、ＴＦＴのチャネル部のサイズに比して結晶粒が小さく、ＴＦＴのチャネル領域には多数の結晶粒界が存在する。このため、多結晶シリコンＴＦＴの電気的特性は単結晶シリコンのトランジスタに比べて劣り、特性のばらつきも大きい傾向にある。
【０００６】
よって、本発明は、特性の良い半導体装置を提供することを目的とする。
【０００７】
また、本発明は特性の均一性が良いトランジスタを提供することを目的とする。
【０００８】
また、本発明は表示パネルに使用して好適なＴＦＴを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体装置は、絶縁膜又は絶縁基板上に形成される半導体装置において、第１及び第２の領域が形成される半導体膜を含み、上記半導体膜は第１の領域において部分的に膜厚が他よりも厚くなっている厚膜部分を有し、この厚膜部分は前記第２の領域に向かって平面視で突出する形状を含んでいる。
【００１０】
かかる構成とすることによって、アニールの際に厚膜部分に非溶融部分を残し、この部分をシードとして結晶化又は再結晶化を行い、シードの突出する形状によって第２の領域に大粒径の結晶を成長させることが可能となる。第１及び第２の領域は説明の便宜に使用されており、各領域はソース、ドレイン、チャネル、Ｐ／Ｎ接合、抵抗領域等の特定の機能を持っていても良く、また、持たなくても良い。
【００１１】
更に、上記半導体膜は結晶化又は再結晶化されており、上記厚膜部分の平面視で突出する部分から前記第２の領域に向かって結晶が成長している。
【００１２】
好ましくは、上記半導体膜はアニールによって結晶化又は再結晶化され、このアニールは、上記厚膜部分に溶融しない部分が残るようにしてなされる。アニールはレーザアニールを含み、このレーザアニールは、前記厚膜部分に溶融しない部分を残すようにしてなされる。この部分をシードとして結晶化又は再結晶化を行う。
【００１３】
好ましくは、上記厚膜部分の平面視で突出する部分は、上記第２の領域の近傍位置である。それにより、第２の領域に良質の結晶膜を形成する。
【００１４】
好ましくは、上記半導体膜の厚膜部分は、該半導体膜下部の下地基板の段差を利用して形成される。それにより、半導体膜を形成するだけで厚膜部分を形成することが可能となる。
【００１５】
好ましくは、上記段差は上記下地基板の溝又は突起によって形成される。
【００１６】
好ましくは、上記厚膜部分は上記第１の領域から上記第２の領域にはみ出さないように形成される。
【００１７】
好ましくは、上記半導体膜は受動素子又は能動素子として使用される。
【００１８】
好ましくは、上記第１の領域はトランジスタのソース領域又はドレイン領域であり、上記第２の領域は上記トランジスタの少なくともチャネル領域を含む。これにより、ソース又はドレインとチャネルの境界部は第２の領域に含まれる。
【００１９】
好ましくは、上記第１の領域は半導体装置においてＰＮ接合を有しない半導体膜の領域であり、上記第２の領域はこの第１の領域に隣接し、ＰＮ接合を有する半導体膜の領域である。これにより、大粒径の半導体膜を使用して良質のＰＮ接合を得ることが可能となる。
【００２０】
好ましくは、上記半導体膜は、レーザアニールによって非晶質半導体膜又は多結晶半導体膜をより粒径の大きい結晶性（多結晶又は単結晶）半導体膜に結晶化又は再結晶化したものである。
【００２１】
好ましくは、上記第１の領域は半導体装置においてＰＮ接合を有しない半導体膜の領域であり、上記第２の領域はこの第１の領域に隣接し、ＰＮ接合を有する半導体膜の領域である。
【００２２】
好ましくは、上記半導体膜の下地基板は絶縁膜又は絶縁基板を含む。それにより、半導体膜の絶縁を確保して厚膜部分を形成することが可能となる。
【００２３】
好ましくは、上記半導体膜の下地基板は結晶性半導体膜を含む。これにより、下地の結晶膜をアニールの際の半導体膜のシードとすることが可能となる。例えば、上記半導体膜がシリコン膜の場合には、上記結晶性半導体膜は多結晶シリコン膜又は単結晶シリコン膜である。多結晶シリコン膜は、非晶質シリコン膜をアニールして多結晶シリコン膜としても良い。
【００２４】
好ましくは、上記段差の側壁に上記半導体膜と格子定数の近い物質層が結晶成長の第１のシードとして形成される。それにより、側壁部から半導体膜厚膜部分の非溶融又は溶融部分に結晶性の良い第２のシードを形成し、この第２のシードから更に大きい結晶を成長させる。
【００２５】
好ましくは、上記段差の高さは、上記半導体膜の膜厚の０．５倍から３倍程度の範囲内に設定される。それにより、厚膜部分に非溶融膜の残存を確保すると共に、他の部分の膜の溶融程度（溶融の深さ）を適度に設定することが可能となる。
【００２６】
好ましくは、上記段差の立ち上がり角度は略９０度である。それにより、膜厚の確保がより確実になる。また、段差の立ち上がり角度は９０度を越えて、オーバーハングとなっても良い。
【００２７】
好ましくは、上述した半導体膜はＬＰＣＶＤ法によって形成される非晶質シリコン又は多結晶シリコン膜である。
【００２８】
また、本発明の電気光学装置は、画像を形成するための複数の表示画素を配列し、各画素をトランジスタを含む駆動回路によって駆動する電気光学装置において、上記トランジスタは、ソース領域、チャネル領域及びドレイン領域がそれぞれ形成される半導体膜を含み、この半導体膜は、ソース領域又はドレイン領域において部分的に膜厚が他よりも厚くなっている厚膜部分を有し、この厚膜部分の少なくとも一部は前記チャネル領域に向かって平面視で突出している。
【００２９】
かかる構成とすることによって、結晶性の良いトランジスタを使用して画素駆動能力を増大し、より画素数の大きい画面や有機ＥＬ表示装置などの電流駆動能力を要求する電気光学装置の実現を容易にする。また、電気的特性の均一性が良いトランジスタを得ることが可能となる。
【００３０】
好ましくは、上記半導体膜は該厚膜部分の半導体膜が完全には溶融しない条件にてレーザアニールされ、この段差部分の溶融しない半導体膜をシードとして結晶化又は再結晶化されている。
【００３１】
好ましくは、上記電気光学装置は、液晶表示装置、有機ＥＬ表示装置を含む。
【００３２】
好ましくは、上記電気光学装置は、携帯電話機、ビデオカメラ、電子カメラ、携帯型パーソナルコンピュータ、３Ｄディスプレイ、プロジェクタ、等の電子機器の表示パネルとして使用される。
【００３３】
また、本発明にかかる半導体装置の製造方法は、基板上に段を形成する工程と、前記段に重なるように前記基板上に半導体膜を形成し、前記半導体膜に膜厚の大きい第１部分と膜厚の小さい第２部分とを形成する工程と、前記半導体膜に前記基板とは反対側からレーザ光を照射し、前記第１部分の一部と、前記第２部分の全部とを溶融し、結晶化する工程と、前記結晶化した半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の前記第２部分と重なる位置にゲート電極を形成する工程と、を含むことを特徴とする。
【００３４】
上記半導体装置の製造方法において、前記レーザ光の照射により、前記第１部分の前記基板と接する部分が溶融されないことが好ましい。
【００３５】
上記半導体装置の製造方法において、前記レーザ光の照射により前記第１部分のうち溶融されない部分を結晶の成長核として前記第２部分の結晶化がすすむことが好ましい。
【００３６】
上記半導体装置の製造方法において、前記段の前記第１部分に接する部分に、前記半導体膜と格子定数の異なる膜が形成されており、前記膜を結晶の成長核として前記第２部分の結晶化がすすむことが好ましい。
【００３７】
また、本発明にかかる半導体装置の製造方法は、基板上に段を形成する工程と、前記段に重なるように前記基板上に半導体膜を形成し、前記半導体膜に膜厚の大きい第１部分と膜厚の小さい第２部分とを形成する工程と、前記半導体膜に前記基板とは反対側からレーザ光を照射し、前記第１部分の全部と、前記第２部分の全部とを溶融し、結晶化する工程と、前記結晶化した半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の前記第２部分と重なる位置にゲート電極を形成する工程と、を含み、前記段の前記第１部分に接する部分に、前記半導体膜と格子定数の異なる膜が形成されており、前記膜を結晶の成長核として前記第２部分の結晶化がすすむ、ことを特徴とする。
【００３８】
上記半導体装置の製造方法において、前記レーザ光がパルスレーザ、又はＣＷレーザを用いたものであることが好ましい。
【００３９】
また、本発明にかかる半導体装置は、基板と、前記基板上に形成された段と、前記基板上に形成された半導体膜と、前記半導体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を含み、前記半導体膜が膜厚の大きい第１部分と膜厚の小さい第２部分とを有し、前記ゲート電極が前記第２部分上に形成されている、ことを特徴とする。
【００４０】
上記半導体装置において、前記第１部分が前記段と前記基板とが角度をなす部分に位置することことが好ましい。
【００４１】
上記半導体装置において、前記段が絶縁膜であることが好ましい。
【００４２】
上記半導体装置において、前記段の膜厚が前記半導体膜の膜厚の０．５倍から３倍の範囲内に設定されていることが好ましい。
【００４３】
上記半導体装置において、前記段の前記第１部分に接する部分に、前記半導体膜と格子定数の異なる膜が形成されていることが好ましい。
【００４４】
上記半導体装置において、平面視において前記第１部分の形状が前記第２部分に対して突出していることが好ましい。
【００４５】
上記半導体装置において、前記第２部分が前記段上に形成されていることが好ましい。
【００４６】
上記半導体装置において、前記第２部分が前記基板上に形成されていることが好ましい。
【００４７】
また、本発明にかかる電気光学装置は上記半導体装置を含むことを特徴とする。また、本発明にかかる電子機器は上記電気光学装置を含むことを特徴とする。
【００４８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００４９】
まず、本発明の着目点から説明する。基板に形成した半導体膜の結晶性の改善や半導体膜に注入した不純物の活性化等の目的で半導体膜の熱処理（アニール）が行われる。この熱処理の一手法としてレーザアニール法がある。レーザアニール法には、例えば、パルスレーザ照射法とＣＷ（continuous wave）レーザ走査法とがある。
【００５０】
パルスレーザアニール法では、パルスレーザのスポット光で半導体膜の所要範囲を照射して熱処理を行う。例えば、エキシマレーザのレーザスポットを少しずつずらしながら半導体膜を数１０ｎｓ程度照射し、照射範囲を一部重複（例えば、９５％程度の重複）しながら所要の範囲を走査する。例えば、スポットの形状は、直径が数１０ｍｍの円形、一辺が数ｍｍの矩形、幅数１００μｍ×長さ２００〜３００ｍｍの線形等とする。そして、レーザスポットで半導体膜を瞬時に溶融し冷却することを繰り返して、半導体膜の結晶化あるいは再結晶化を行う。
【００５１】
なお、ＣＷレーザアニールでは連続的にレーザビームを照射する。
【００５２】
図３は、レーザアニール法による熱処理を説明している。同図（ａ）において、石英ガラス、ホウ硅酸ガラス、セラミック基板、ガリウムヒ素基板、シリコン基板、耐熱性有機基板などの絶縁、半絶縁、半導電性等の適宜に選択された基板１１の上に、この基板からアルカリイオンなどの成分が浸出することを防止する窒化シリコン（ＳｉＮ）、シリコン酸化膜等による保護膜１２が形成されている。この上に、ＣＶＤ法などによって、非晶質の半導体（例えば、アモルファスリコン膜ａ−Ｓｉ）あるいは多結晶の半導体膜（例えば、多結晶シリコン膜ｐ−Ｓｉ）が成膜されている。
【００５３】
この半導体膜１３にレーザアニールを施す。例えば、半導体材料が一部溶融しないで半導体膜の底部に残るようにレーザパワー等の熱処理条件を設定すると、半導体膜の底部から非溶融結晶をシード（結晶化の核）として結晶化あるいは再結晶化が上方に進行し、図３（ｂ）に示すように、多結晶半導体膜（例えば、多結晶シリコン膜ｐ−Ｓｉ）が得られる。
【００５４】
図４（ａ）は、非晶質のシリコン膜を説明する図である。同図（ｂ）は、非晶質のシリコン膜にレーザアニールを施した後の多結晶シリコン膜を説明する説明図である。多結晶シリコン膜では、多数の結晶粒が成長し、結晶粒相互間には結晶粒界１３２が生じる。結晶粒界１３２は電荷をトラップする性質がある。結晶粒界１３２の少ない方、すなわち、結晶粒１３１の大きい半導体膜がより特性の良いトランジスタ（多結晶シリコントランジスタ）を提供する。
【００５５】
例えば、多結晶シリコン膜では、結晶粒の大きさは数１００ｎｍであり、トランジスタのチャネルのサイズ（例えば、数μｍ〜１μｍ）に比べて結晶粒が小さいので、多結晶シリコントランジスタの電気的特性は単結晶シリコントランジスタよりも劣り、該特性のばらつきも大きい。
【００５６】
図５は、上述したレーザアニールにおけるパルスレーザのエネルギと半導体膜の結晶化の程度を示すグラフを示している。
【００５７】
同図に示すように、レーザのパワーを増加すると、エネルギＥth1で半導体膜の表面の溶融が始まる。この溶融した半導体膜が冷却することによって非晶質半導体膜の結晶化あるいは多結晶半導体膜の再結晶化が行われる。レーザパワーの増加に伴って半導体膜の溶融の深さはより深くなり、結晶化の程度も増大する（ゾーンI）。更に、レーザパワーを増加してエネルギＥth2を越えると、半導体膜が全て溶融する。全て溶融する場合は、冷却の際に膜の内部全体に結晶核が発生して半導体膜はマイクロクリスタルとなり、結晶粒の小さい多結晶半導体膜となる（ゾーンIII）。
【００５８】
そこで、レーザアニールで半導体膜を多結晶化させ、比較的に結晶粒の大きい半導体膜を得るには、エネルギＥth2を越えずかつＥth2近傍のゾーンIIの部分で使用することになる。ただし、ゾーンIIの範囲は狭く、レーザパワーがエネルギＥth2を越えると、半導体膜がマイクロクリスタル化してしまうため、プロセスのコントロールが難しい。
【００５９】
そこで、本発明においては、レーザアニールの際にレーザパワーが多少変動しても半導体膜中に溶融しない部分が残り、この部分がシード（結晶核）となるようにする。このために、半導体膜の一部を厚く形成する。それにより、他の部分が溶融したとしても、厚膜部分にシードが残り、該シードから結晶が成長するようにする。また、残存するシードの形状を大粒径の結晶が成長し易い形状にする。そして、アニールプロセスのコントロールの容易化と、質の良い多結晶半導体膜を得る。
【００６０】
図１及び図２は、半導体膜の一部に膜の厚い部分Ａを形成してレーザアニールを施す例を説明する説明図である。図１において図３と対応する部分には同一符号を付している。
【００６１】
まず、図２は、平面視において厚膜部分が一方向に突出する基板を備える半導体基板構造を説明する説明図であり、厚膜部分Ａが第１の領域に形成され、図示のＸ’方向への突出（図２ａ））又はＸ方向への突出（図２（ｂ））によって、突出部の右側が第２の領域となったり、突出部の左側が第２の領域となったりすることを示している。
【００６２】
図１（ａ）に示す例は、図２（ａ）におけるＸ−Ｘ’方向における断面で示しており、基板１１の上に保護膜１２を形成し、更にシリコン酸化膜（ＳｉＯ_２）１４を後の半導体膜の下地（段差形成膜）として形成する。このシリコン酸化膜１４をパターニングして、一部を除去し、シリコン酸化膜１４の端部にて保護膜１２の上面とシリコン酸化膜１４の上面との間に段差１４ａを形成する。このようにして、段差のある下地基板を形成する。次に、半導体材料をＣＶＤ法などによって下地基板の上に堆積し、非晶質あるいは多結晶の半導体膜１３を形成する。例えば、アモルファスシリコン（ａ−Ｓｉ）、多結晶シリコン（ｐ−Ｓｉ）等が形成される。下地基板の段差部分１４ａを覆って形成された半導体膜１３には、段差部分１３ａが形成されている。この段差部分１３ａでは、膜厚ｔ_２は他の平坦部分の膜厚ｔ_１よりも厚く形成され、厚膜部Ａを形成される。下地の段差部分１４ａの高さは、次工程の熱処理条件に対応して決定される。例えば、下地の段差１４ａの高さは半導体膜１３の平坦部の膜厚ｔ_１の０．５〜３倍程度に設定される。段差の高さが小さすぎると、厚膜部Ａの膜厚ｔ_２が不十分となり、段差の高さが大きすぎると、レーザアニール後に段差部分で半導体膜が不連続になるおそれがある。
【００６３】
次に、レーザアニールを行う。図１（ｂ）及び図５に示すように、成膜した半導体膜１３に溶融限界のエネルギＥth2を越える大きいエネルギ１ｂを与えた場合には、半導体膜１３の相対的に膜厚の薄い平坦な部分Ｂは全て溶融し、段差１３ａによる厚膜部Ａでは一部溶融しない部分Ｃが残る。別言すれば、厚膜部Ａに溶融しない膜が一部残る程度までに大きいエネルギ１ｂを半導体膜１３に与える。
【００６４】
こうした場合には、段差部１３ａの溶融しない部分Ｃをシードとして結晶化が進むことになる。全部溶融した他の部分Ｂでは微小結晶（マイクロクリスタル）膜となるが、領域Ｂのうち厚膜部分Ａの近傍ではシードから結晶化が進行するため、大きな結晶粒が成長する。また、レーザ照射の範囲及び移動（シフト）方向を適切に設定することによって厚膜部分Ａの多結晶膜をシードとしてより大きな結晶粒を持つ多結晶膜を成長させることが可能である。なお、レーザ照射には、平行走査の他、ハーフサークル法、矩形ビーム法などを適宜に選択することが可能である。
【００６５】
半導体膜に図５の１ｃより大きなエネルギを与えた場合には、段差部１３ａも完全に溶融し、段差部にシードが形成されなくなる。この場合は半導体膜全体が微小結晶膜となる。エネルギ１ｂを与えた場合には、段差部１３ａでは一部が溶融せず残り、段差部１３ａの底部の非溶融部をシードとして平坦膜部分Ｂに大粒径の多結晶膜を成長させることができる。従って、レーザアニールにおいて使用可能なエネルギの範囲が図５に示すゾーンIIからゾーンIVのように拡大する。
【００６６】
図６は、上述した半導体膜１３の非溶融部分が結晶を成長させるべき方向に突出して形成されるようにした例を模式的に説明する説明図である。
【００６７】
図６（ａ）は、段差１４ａを右方向に突出するように形成し、この上に半導体膜１３を成膜して上述したようにレーザアニールを施した例を平面図で示している。また、同図（ｂ）は、図６（ａ）のＸ−Ｘ’方向における断面図を示している。なお、図６において図１及び図４（ｂ）と対応する部分には同一符号を付し、かかる部分に説明は省略する。
【００６８】
結晶成長は、段差の線１４ａに沿って形成されるシードから図の矢印の方向に進む。「Ｆ」の領域では１４ａから進行する結晶成長が互いにぶつかるため、結晶粒は比較的小さい。「Ｅ」の領域ではそのようなことがないため、大きな結晶粒が成長する。この大粒径の多結晶膜１３でトランジスタのチャネル領域を形成することによってトランジスタ（多結晶シリコントランジスタ）の高性能化が可能となる。また、チャネル領域に結晶粒界が入り込むのを減少することが可能となる。例えば、段差の突出部からチャネルまでの距離は２〜５μｍ程度とし、チャネルの近傍に段差（厚膜部分）を設ける。
【００６９】
図７は、他の実施の形態を示している。同図において図６と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００７０】
この例では、段差の側壁（サイドウォール）に半導体膜と格子定数の近い結晶形成用の膜２０を形成している。この結晶性の膜２０をシードとして溶融した半導体膜１３あるいは残存した非溶融半導体膜を結晶化させる。この場合には、多結晶膜のみならず、単結晶膜を形成することも可能となる。また、単結晶と多結晶とが混在した混晶膜を得ることも可能となる。なお、膜２０がシードとなるので、半導体膜１３を全て溶融して非溶融半導体膜を残さないようにしても良い。このようなシード形成の膜２０としては、例えば、半導体膜がシリコンの場合には、サファィア、スピネル、酸化ベリリウム、シリカ、炭化珪素、二酸化トリウム、弗化カルシウム、多結晶シリコン、単結晶シリコンなどが挙げられる。膜２０は、ＣＶＤ法等によってＡｌ_２Ｏ_３等を基板に堆積した後に、パターニングして形成することが可能である。
【００７１】
図８は、下地絶縁膜１４の段差の形状例を説明する説明図である。段差は、半導体膜の膜厚を増すために使用されているので、図８（ａ）の断面図に示すように、側壁の立ち上がり（傾斜）角度θは略９０度程度となることが好ましい。また、図８（ｂ）に示すように側壁の立ち上がり角度が９０度を越えて、オーバーハングとなっても良い。このような状態でも、例えば、ＬＰＣＶＤ法では表面の段差形状に沿って膜形成されるので、平坦部の膜厚ｔ_１の半導体膜１３であっても段差部１３ａでは膜厚を厚膜ｔ_２とすることができる。
【００７２】
次に、本発明をＴＦＴに適用した第１の実施例について図９乃至図１１を参照して説明する。
【００７３】
図９は、ＴＦＴを概略的に示しており、図９（ａ）はＴＦＴの平面図、同図（ｂ）は図９（ａ）のＸ−Ｘ’方向における断面図である。
【００７４】
図９において、１１は基板、１２は保護膜、１３は多結晶シリコン膜（半導体膜）、１４は下地絶縁膜、１５はゲート絶縁膜、１６はゲート電極、１７はソース又はドレインのコンタクトホールである。
【００７５】
この例では、下地絶縁膜１４をパターニングし、トランジスタのソース又はドレイン領域に４角形の溝１８を形成し、この溝１８の側壁を段差１４ａとしている。４角形の溝１８は角をチャネル領域側に向けている。そして、下地絶縁膜１４、溝１８を覆うように、半導体膜１３が形成されている。段差１４ａに沿って半導体膜１３の厚膜部分１３ａが形成されている。厚膜部分はゲート下部のチャネル領域の外にあり、厚膜構造がチャネル部分の特性に影響しないようになされている。半導体の半導体膜１３をパターニングすることによってトランジスタの領域が画定され、素子分離が行われる。前述したように、半導体膜１３は、例えば、アモルファスシリコン又は多結晶シリコンをＣＶＤ法によって堆積したものをレーザアニールによって多結晶シリコン膜としている。半導体膜の厚膜部分の非溶融部分をシードとして大結晶粒の多結晶シリコンによって少なくともチャネル領域が形成される。これにより、チャネル領域の多結晶シリコンの結晶粒界が減り、電気的特性が良く、特性のばらつきの少ないトランジスタを得やすくなる。また、望ましくは、溝１８側のみならず、下地絶縁膜１４上のソース／ドレイン領域における多結晶シリコンも厚膜部分からの結晶を成長させて粒径を大きくなるようにする。
【００７６】
図１０及び図１１は、図９に示したＴＦＴの製造工程を説明する工程図である。
【００７７】
まず、図１０（ａ）に示されるように、石英ガラス、ホウ硅酸ガラス、絶縁性樹脂フィルムなどの絶縁性基板１１に、シリコン窒化膜、シリコン酸化膜等の保護膜をＣＶＤ法によって形成する。前述のように、保護膜１２は基板１１からの半導体膜への不要物質の移動を防止する。
【００７８】
次に、図１０（ｂ）に示されるように、ＣＶＤ法によって酸化シリコンなどを所要の膜厚に堆積し、下地絶縁膜１４を形成する。この下地絶縁１４をパターニングしてソース／ドレイン領域に溝１８を形成する。なお、溝１８の側壁が所要の高さとなれば良く、下地の保護膜１２を露出するまでエッチングする必要は必ずしもない。また、保護膜１２をシリコン窒化膜、下地絶縁膜１４をシリコン酸化膜とすれば、保護膜１２が下地絶縁膜１４のエッチングストッパとなり、段差の高さを精確に制御可能となる。
【００７９】
次に、図１０（ｃ）に示されるように、下地絶縁膜１４上に半導体材料をＣＶＤ法によって堆積し、非晶質又は多結晶の半導体膜１３を形成する。例えば、シランＳｉＨ_４ガスを原料としてＬＰＣＶＤ法によってシリコンを堆積する。プロセス温度が低い場合（５８０℃以下）には非晶質シリコン膜、高い場合（５８０℃以上）には多結晶シリコン膜となる。この半導体膜にトランジスタの閾値を調整するための不純物をイオン注入法などによってドープする。
【００８０】
次に、図１０（ｄ）に示すように、半導体膜１３にパルスレーザによるレーザアニールを施す。レーザのスポットは、例えば、四角形の適当な大きさとし、基板全体あるいは活性化（素子）領域を走査する。例えば、レーザスポットの９５％程度が重複するようにし、照射位置を少しずつずらして照射を繰り返して所要範囲の熱処理を行う。レーザアニールにおけるレーザのパワーは半導体膜の厚膜部分に溶融しない部分が残り、その他の領域は半導体膜が膜厚方向において全体が溶融するように設定して行う。また、既述、図５のゾーンIVの範囲で適当な結晶特性を選択することができる。
【００８１】
次に、図１０（ｅ）に示すように、半導体膜１３をパターニングし、素子分離を行う。更に、ＰＥＣＶＤ（Plasma Enhanced CVD）法によって酸化シリコンを堆積してゲート絶縁膜１５を形成する。
【００８２】
次に、図１１（ｆ）に示すように、ゲート絶縁膜１５の上に、アルミニウムを堆積してゲート電極／配線膜１６を形成する。
【００８３】
図１１（ｇ）に示すように、ゲート電極／配線膜１６をパターニングしてゲート電極１６を形成する。このゲート電極１６をマスクとして半導体膜１３のソース／ドレイン領域に不純物イオンの高濃度注入を行う。この後、アニールを行い、半導体膜１３の不純物を活性化させる。ゲート絶縁膜１５及びゲート電極１６の上に酸化シリコンをＰＥＣＶＤ法によって堆積して層間絶縁膜１９を形成する。
【００８４】
この層間絶縁膜１９をパターニングして図１１(ｈ)に示すように、ソース／ドレイン領域にコンタクトホール１７を形成する。この上に、スパッタ法によってアルミニウムを堆積し、図１１(ｉ)に示すように、パターニングしてソース電極及びドレイン電極２１を形成する。なお、アルミニウムと半導体膜１３が反応して半導体膜１３内にアルミニウムが侵入することを防止するために、コンタクト部分を複数の金属の積層膜で構成することもできる。次に、この上に、酸化シリコン、窒化シリコン、ＰＳＧ等の絶縁物を堆積して保護膜２２を形成し、ＴＦＴを完成する。
【００８５】
図１２は、第２の実施例を示している。同図において図９と対応する部分には、同一符号を付し、かかる部分の説明は省略する。この実施例では、半導体膜１３を部分的に厚膜とするために、半導体膜１３の下部に位置する下地基板を使用している。この例では、下地基板は、基板１１、保護膜１２及び下地絶縁膜１４を含む。保護膜１２の上に下地絶縁膜１４を部分的に形成し、保護膜１２から突起する凸状の部分を設けている。この下地絶縁膜１４と保護膜１２（下地基板）の上に半導体膜１３を形成することによって、下地絶縁膜の端部１４ａの近傍に段差を有する半導体膜１３を形成し、段差部分１３ａに厚膜部分を得ている。保護膜１２をシリコン窒化膜、下地絶縁膜１４をシリコン酸化膜とすれば、保護膜１２がエッチングストッパとなり、段差の高さを精確に制御可能となる。
【００８６】
なお、半導体膜１３は保護膜１２によって基板から絶縁されているので、素子領域内にある下地絶縁膜１４を半導体膜で形成しても良い。この場合の半導体膜は結晶性半導体膜（多結晶、単結晶）であることがより好ましい。アニールによってこの結晶性半導体膜と半導体膜１３とが一体化し、半導体膜１３の結晶化がより進み得る。
【００８７】
図１３は、第３の実施例を示している。同図において、図９と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００８８】
この実施例では、半導体膜１３に厚膜部分を形成するために、下地絶縁膜１４に小さい凹溝３２を形成している。この凹溝は、開口形状が四角形であり、角がゲート電極１６下のチャネル領域を向いている。この下地絶縁膜１４の上に半導体膜１３が形成される。このように、ソース／ドレイン領域の一部に小さい凹溝を形成しても半導体膜１３の一部に厚膜部分を形成することができる。
【００８９】
図１４は、第４の実施例を示している。同図において、図９と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００９０】
この実施例では、半導体膜１３に厚膜部分を形成するために、半導体膜１３の下地基板を保護膜１２及び結晶性半導体膜３３によって構成している。保護膜１２の上に結晶性半導体膜１４で小面積の突起部分３３を形成する。突起部分３３は、平面形状が四角形であり、角がゲート電極１６下のチャネル領域を向いている。この結晶性半導体膜３３及び保護膜１２の上に半導体膜１３が形成される。結晶性半導体膜３３は、例えば、多結晶シリコン膜、単結晶シリコン膜が挙げられる。
【００９１】
多結晶シリコン膜は、ＬＰＣＶＤ法によって直接多結晶シリコン膜を形成し、パターニングして得ることができる。また、多結晶シリコン膜は、ＰＥＣＶＤ法やスパッタ法によって非晶質シリコン膜を形成し（低温プロセス）、これにアニールを施すことによって多結晶シリコン膜とすることもできる。
【００９２】
単結晶シリコン膜は、例えば、保護膜１２の表面を加工し、この上に堆積した非晶質シリコン膜又は多結晶シリコン膜にアニールを施して、アニールの際の再結晶化の条件設定によって単結晶膜を形成する。
【００９３】
このように形成された結晶性半導体膜３３の段差を利用して半導体膜１３が部分的に厚膜に形成される。
【００９４】
この実施例では、レーザアニールによる温度条件が半導体膜の厚膜部分１３ａも全て溶融する状態までになったとしても下地の結晶性半導体膜３３に溶融しない部分が残れば、該部分をシードとして結晶成長させることが可能となり、温度条件を広げることが可能となる。また、結晶性半導体膜３３の周囲の半導体膜１３が半導体膜３３と同じ結晶軸を有して結晶化するので、半導体膜１３をより結晶性の整った多結晶膜あるいは単結晶膜とすることが可能となる。また、結晶性半導体膜３３の角部により、半導体膜１３の大粒径結晶のチャネル方向への成長が促進される。
【００９５】
このように、ソース／ドレイン領域の一部に小さい突起部分３３を形成しても半導体膜１３の一部に厚膜部分１３ａを形成することができる。また、結晶性半導体膜３３を下地基板とすることによってアニールの際に半導体膜１３を結晶成長させて良質の結晶膜を得ることを可能とする。また、結晶性半導体膜３３を絶縁膜に代えた場合であっても、これにより半導体膜１３に段差を形成することができる。この段差部分の厚膜を既述したのと同様にシードとして利用できる。
【００９６】
なお、上述したアニールの際に半導体膜の一部に非溶融部分を残し、当該部分から大きい結晶を成長させるようにするために、上述した各実施例では、下地基板の凸部あるいは凹部の段差を利用して半導体膜１３を部分的に厚膜としたが、図１５に示すように、下地基板の凹部を傾斜面としても半導体膜を部分的に厚膜とすることが可能である。
【００９７】
上述したＴＦＴを使用する電気光学装置、この電気光学装置を備える電子機器の例について図１６及び図１７を参照して説明する。
【００９８】
図１６に、本実施形態の電気光学装置の一例である有機ＥＬ表示パネル１００の接続図を示す。表示パネル１００は、図１６に示したように、表示領域１１１内に画素領域１１２を配置して構成される。画素領域１１２は、有機ＥＬ発光素子と、それを駆動するＴＦＴと、データ保持容量からなる。ＴＦＴは上述した実施例のものが使用される。ドライバ領域１１５からは、発光制御線Vgpが各画素領域に供給されている。ドライバ領域１１６からは、データ線Ｉdataおよび電源線Ｖddが各画素領域に供給されている。データ線Ｉdataを制御することにより、各画素領域に発光データが供給され、発光制御線Ｖgpを制御することにより発光が制御される。ドライバ領域１１５及び１１６についても本発明のトランジスタが使用可能である。
【００９９】
表示パネル１００は、種々の電子機器に適用可能である。図１７に、本表示パネル１００を適用可能な電子機器の例を挙げる。
【０１００】
図１７（ａ）は携帯電話への適用例であり、当該携帯電話２３０は、アンテナ部２３１、音声出力部２３２、音声入力部２３３、操作部２３４、および本発明の表示パネル１００を備えている。このように本発明の表示パネルは表示部として利用可能である。
【０１０１】
図１７（ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ２４０は、受像部２４１、操作部２４２、音声入力部２４３、および本発明の表示パネル１００を備えている。このように本発明の表示パネルは、ファインダや表示部として利用可能である。
【０１０２】
図１７（ｃ）は携帯型パーソナルコンピュータへの適用例であり、当該コンピュータ２５０は、カメラ部２５１、操作部２５２、および本発明の表示パネル１００を備えている。このように本発明の表示パネルは、表示部として利用可能である。
【０１０３】
図１７（ｄ）はヘッドマウントディスプレイへの適用例であり、当該ヘッドマウントディスプレイ２６０は、バンド２６１、光学系収納部２６２および本発明の表示パネル１００を備えている。このように本発明の表示パネルは画像表示源として利用可能である。
【０１０４】
図１７（ｅ）はリア型プロジェクターへの適用例であり、当該プロジェクター２７０は、筐体２７１に、光源２７２、合成光学系２７３、ミラー２７４・２７５ミラー、スクリーン２７６、および本発明の表示パネル１００を備えている。このように本発明の表示パネルは画像表示源として利用可能である。
【０１０５】
図１７（ｆ）はフロント型プロジェクターへの適用例であり、当該プロジェクター２８０は、筐体２８２に光学系１８１および本発明の表示パネル１００を備え、画像をスクリーン１８３に表示可能になっている。このように本発明の表示パネルは画像表示源として利用可能である。
【０１０６】
本発明のトランジスタを使用した表示パネル１００は、上述した例に限らずアクティブマトリクス型の、液晶表示装置及び有機ＥＬ表示装置を適用可能なあらゆる電子機器に適用可能である。また、ＬＳＩ半導体装置のトランジスタとして使用可能である。例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【０１０７】
このように、既述実施例によれば、半導体膜内における結晶を大粒径化して結晶粒界を低減した能動素子及び受動素子が提供される。チャネルサイズに比べて結晶粒を大きくでき、より大きい駆動性能を必要とするＴＦＴ及びその製造方法に適用して都合がよい。また、電気的特性が均一化されたトランジスタを得ることも可能となって具合がよい。
【０１０８】
【発明の効果】
以上説明したように本発明の半導体装置は、半導体膜の一部に厚膜の部分を形成し、熱処理の際にこの厚膜の部分が一部非溶融となるようにし、結晶化の際のシードとして利用する。この結果、大きい結晶粒の多結晶半導体膜を形成することが可能となり、電気的特性が優れ、かつ電気的特性の均一性も良い半導体装置を得ることが可能となる。
【０１０９】
また、本発明の半導体の製造方法は、半導体膜のチャネル領域の近くに厚膜部を形成し、この厚膜部からチャネルに向かって、該厚膜部が一部溶融しない条件でレーザアニールを行う。一部溶融しない部分がシードとなってチャネルに向かって結晶化が進行するので、アニールの最適条件の範囲が広くなり、レーザエネルギの変動、半導体膜厚の変動の影響が減少する。また、一部溶融しない部分をチャネルに向かって突起状に残すことによって、突起している部分から広がるように大粒径の多結晶を成長させることが可能となる。ＴＦＴのチャネルサイズに比べて結晶粒を大きくすることにより、電気的特性の良い且つ電気的特性の均一なトランジスタを得ることが可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の概要を説明する説明図である。
【図２】図２は、厚膜部分の突出方向と領域との関係を説明する説明図である。
【図３】図３は、非晶質半導体膜に熱処理を施して多結晶半導体膜とした例を説明する説明図である。
【図４】図４は、非晶質半導体膜と多結晶半導体膜とを説明する説明図である。
【図５】図５は、半導体膜にレーザアニールを施す場合の、エネルギ対結晶化特性を説明するグラフである。
【図６】図６は、本発明における大粒径の多結晶膜形成を説明する説明図である。
【図７】図７は、他の発明における壁面に形成された結晶性物質をシードとする結晶成長を概念的に説明する説明図である。
【図８】図８は、下地基板の段差部分を利用して半導体膜に厚膜部分を形成する例を説明する説明図である。
【図９】図９は、半導体装置（ＴＦＴ）に本発明を適用した第１の例を説明する説明図である。
【図１０】図１０は、第１の半導体装置例の製造工程例を説明する工程図である。
【図１１】図１１は、第１の半導体装置例の製造工程例を説明する工程図である。
【図１２】図１２は、第２の半導体装置例を説明する説明図である。
【図１３】図１３は、第３の半導体装置例を説明する説明図である。
【図１４】図１４は、第４の半導体装置例を説明する説明図である。
【図１５】図１５は、他の半導体膜の厚膜化の例を説明する説明図である。
【図１６】図１６は、本発明の半導体装置を使用した電気光学装置の例を説明する説明図である。
【図１７】図１７は、本発明の半導体装置が使用される電子機器の例を説明する説明図である。
【符号の説明】
１１基板
１２保護膜
１３半導体膜
１３ａ半導体膜の非溶融部分（厚膜部分）
１４下地絶縁膜

Claims

基板上の第１の領域に、この領域に隣接する第２の領域に向かって突出した輪郭を平面形状上で有する段差を形成する工程と、
前記基板上に半導体膜を形成し、前記段差の側壁部に沿って他よりも相対的に膜厚の大きい厚膜部分を生じさせる工程と、
前記半導体膜に前記基板とは反対側からレーザ光を照射し、前記半導体膜の厚膜部分を結晶の成長核として前記段差が突出した部分から前記第２の領域に向かって前記半導体膜を結晶化させる工程と、
前記結晶化した半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の前記第２の領域の位置にゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
基板上の第１の領域に、この領域に隣接する第２の領域に角が向いた平面形状を有する突部又は凹部を形成する工程と、
前記基板上に半導体膜を形成し、前記突部又は凹部の側壁部に沿って他よりも相対的に膜厚の大きい厚膜部分を生じさせる工程と、
前記半導体膜に前記基板とは反対側からレーザ光を照射し、前記半導体膜の厚膜部分を結晶の成長核として前記突部又は凹部の角の部分から前記第２の領域に向かって前記半導体膜を結晶化させる工程と、
前記結晶化した半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の前記第２の領域の位置にゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
請求項１又は２に記載の半導体装置の製造方法において、
前記レーザ光の照射は、前記半導体膜の厚膜部分が完全には溶融しない条件で行われ、溶融しない半導体膜を前記結晶の成長核として前記結晶化が行われる、ことを特徴とする
半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記レーザ光の照射は、前記段差が突出する方向に向かって走査するようにして行われる、ことを特徴とする半導体装置の製造方法。
請求項２に記載の半導体装置の製造方法において、
前記レーザ光の照射は、前記突部又は凹部の角の部分から前記第２の領域に向かう方向に走査するようにして行われる、ことを特徴とする半導体装置の製造方法。
請求項１ないし５のいずれかに記載の半導体装置の製造方法において、
前記レーザ光がパルスレーザ、又はＣＷレーザを用いたものである、ことを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記段差の高さが前記半導体膜の膜厚の０．５倍から３倍の範囲内に設定されている、ことを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記第２領域が前記基板の段差の段上の面に形成されている、ことを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記第２領域が前記基板の段差の段下の面に形成されている、ことを特徴とする半導体装置の製造方法。