KR20010029896A - 모놀리식 세라믹 전자 부품 - Google Patents

모놀리식 세라믹 전자 부품 Download PDF

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Abstract

모놀리식 세라믹 전자 부품은 세라믹 원료 분말을 소결함으로써 얻어진 복수의 세라믹 층과, 세라믹 층 사이에 위치하고 금속 분말을 소결함으로써 얻어진 복수의 내부 전극을 포함하는 적층체를 갖고 있다. 세라믹 층은 3㎛이하의 두께를 갖고, 0.5㎛이상의 평균 입자 지름을 갖는 세라믹 그레인으로 구성되고, 세라믹 층의 두께 방향으로 세라믹 그레인의 입자 지름은 세라믹 층의 두께보다 작고, 내부 전극은 0.2∼0.7㎛의 두께를 갖는다. 더우기 모놀리식 세라믹 전자 부품은 적층체의 각각의 반대 단면에 형성된 외부 전극을 포함하고, 세라믹 층은 세라믹 유전체 재료로 구성되고, 각각의 복수의 내부 전극은 모놀리식 세라믹 커패시터를 형성할 목적으로 외부 전극 중 어느 하나에 전기적으로 접속되도록 적층체의 반대 단면 중 어느 하나에 노출된 단을 갖고 형성되는 것이 바람직하다.

Description

모놀리식 세라믹 전자 부품{Monolithic Ceramic Electronic Component}
본 발명은 비금속(base-metal), 예를 들어 니켈과 니켈 합금으로 구성된 내부 전극을 갖는 모놀리식 세라믹 커패시터와 같은 모놀리식 세라믹 전자 부품에 관한 것이다.
세라믹 층 사이에 형성된 내부 전극과 복수의 세라믹 층을 갖춘 여러가지 모놀리식 세라믹 전자 부품은 상업적으로 이용되고 있다. 그 대표적인 예로 세라믹 층으로 세라믹 유전체 재료가 사용된 모놀리식 세라믹 커패시터를 들 수 있다.
종래, 모놀리식 세라믹 커패시터는, 유전체 재료를 공기중에서 대략 1300℃의 고온으로 소성해야만 했기 때문에 내부 전극으로 팔라듐, 백금 등의 귀금속이나 이것의 합금이 사용되었다. 그러나 그러한 전극 재료는 매우 비싸, 그 결과 제조 비용이 증가하였다.
제조 비용을 절감하기 위해, 모놀리식 세라믹 커패시터에서 내부 전극의 재료로써 비금속의 사용이 실시되고, 소성되는 동안 전극이 산화되는 것을 방지하기 위해 중성이나 환원성 환경에서 소성될 수 있도록 여러 타입의 내환원성 유전체 재료가 개발되고 있다. 내부 전극에 사용되는 비금속의 예로 코발트, 니켈, 및 구리가 있다. 비용이나 내산화성의 문제로 주로 니켈이 사용된다.
현재, 모놀리식 세라믹 커패시터에 대해서는 소형화 및 큰 정전용량이 요구되고, 세라믹 유전체 재료에 대해서는 고유전율화, 박층화가 검토되고, 동시에 전극의 재료에 관해서는 전극의 박층화가 검토되고 있다.
일반적으로, 모놀리식 세라믹 커패시터의 내부 전극은 금속 분말을 포함하는 페이스트를 사용하여 스크린 인쇄와 같은 인쇄법에 의해 형성된다. 이러한 페이스트에 함유된 금속 분말로써 니켈 분말이 사용될 때, 니켈 분말은 액상법이나 화학 기상법에 의해 제작된 평균 입자 지름이 0.25㎛이상인 것이 많이 사용된다. 그러나 이러한 큰 입자 사이즈로 내부 전극을 박층화하기는 어렵다.
평균 입자 지름이 0.25㎛정도로 큰 니켈 분말을 사용하면, 유전체 특성을 가지는 유전체 세라믹을 만들기 위하여 전극의 두께가 0.8㎛이상으로 규정되어야 한다.
또한 세라믹 유전체층을 박층화하는 것은 모놀리식 세라믹 커패시터의 정전용량을 크게 하기 위한 가장 효과적인 수단이다. 예를 들어 내부 전극의 두께가 0.8㎛인 것에 대해 세라믹 층의 두께가 3㎛이하이면, 전극과 세라믹 사이의 수축율이 다르기 때문에, 모놀리식 커패시터에 낙층(delamination)이라는 치명적인 구조 결함이 자주 발생한다.
JIS에서 정한 고유전율계의 F특성, E특성을 만족시키는 모놀리식 세라믹 커패시터와 온도보상용의 SL특성, CG특성을 만족시키는 모놀리식 세라믹 커패시터에서, 세라믹 층의 두께가 3㎛이하라면 전기 특성은 악화되고, 그 결과 고성능의 모놀리식 세라믹 커패시터를 얻기 어렵다.
따라서, 본 발명의 목적은 모놀리식 세라믹 커패시터와 같은 모놀리식 세라믹 전자 부품에 있어서, 내부 전극 및 세라믹 층의 두께를 구조 결함없이 박층화할 수 있고, 소형화 및 높은 신뢰성을 제공하는데 있다.
도 1은 본 발명의 실시예에 따른 모놀리식 세라믹 커패시터를 나타내는 단면도이다.
〈도면의 주요 부분에 대한 설명〉
1 모놀리식 세라믹 커패시터
2 세라믹 층 3 적층체
4,5 단면 6,7 외부 전극
8,9 내부 전극 10,11,12,13 도금층
본 발명에 따른 모놀리식 세라믹 전자 부품이 세라믹 원료 분말을 소결함으로써 얻어진 복수의 세라믹 층을 포함하는 적층체 및, 세라믹 층 사이에 위치하고 금속 분말을 소결함으로써 얻어진 복수의 내부 전극을 포함한다. 상기 세라믹 층은 3㎛이하의 두께를 갖고, 0.5㎛이상의 평균 입자 지름을 갖는 세라믹 그레인을 포함한다. 세라믹 층의 두께 방향으로 상기 세라믹 그레인의 입자 지름은 상기 세라믹 층의 두께보다 작다. 상기 내부 전극은 0.2∼0.7㎛의 두께를 갖는다.
모놀리식 세라믹 전자 부품은 적층체의 각각의 반대 단면에 형성된 외부 전극을 포함하고, 세라믹 층은 세라믹 유전체 재료로 구성되고, 각각의 복수의 내부 전극은 모놀리식 세라믹 커패시터를 형성할 목적으로 외부 전극 중 어느 하나에 전기적으로 접속되기 위하여 적층체의 반대 단면 중 어느 하나에 노출된 단을 갖고 형성되는 것이 바람직하다.
금속 분말을 포함하는 페이스트로 형성된 내부 전극과 페이스트내의 금속 분말은 평균 입자 지름 10∼200㎚을 갖는 것이 바람직하다.
금속 분말은 비금속으로 이루어지는 것이 바람직하고, 비금속은 니켈을 포함하는 것이 바람직하다.
내부 전극은 인쇄법에 의해 금속 분말을 포함하는 페이스트를 도포하는 공정을 거쳐 형성되는 것이 바람직하다.
소성전의 세라믹 원료 분말은 25∼250의 평균 입자 지름을 가지는 것이 바람직하다.
세라믹 층을 구성하는 각각의 세라믹 그레인은 균일한 조성 및 균일한 크리스탈계를 갖고, 개개의 세라믹 그레인은 동일 조성 및 동일 크리스탈계를 갖는 것이 바람직하다.
세라믹 층을 구성하는 각각의 세라믹 그레인은 균일한 조성 및 균일한 크리스탈계를 갖고, 세라믹 층은 다른 조성을 갖는 적어도 2종류의 세라믹 그레인으로 구성되는 것이 바람직하다.
도 1은 본 발명의 실시예에 따른 모놀리식 세라믹 커패시터를 나타내는 단면도이다.
(실시예)
본 발명의 실시예는 도 1에 도시된 구조를 가지는 모놀리식 세라믹 커패시터 1이 어떻게 적용되었는가를 설명할 것이다.
모놀리식 세라믹 커패시터 1은 적층된 세라믹 유전체 재료로 구성된 복수의 세라믹 층 2를 포함하는 적층체 3과, 제 1 및 제 2의 단면 4, 5에 형성된 제 1 및 제 2 외부 전극 6, 7을 포함한다. 모놀리식 세라믹 커패시터 1은 직방체 형상인 칩-타입의 모놀리식 세라믹 전자 부품을 구성한다.
제 1 내부 전극 8과 제 2 내부 전극 9는 적층체 3의 내부에 교차로 배치되었다. 제 1 내부 전극 8은 제 1 외부 전극 6에 전기적으로 접속되도록 제 1 단면 4에 노출된 단과 세라믹 층 2 사이에 있는 복수의 특정 경계면을 따라 형성되었다. 제 2 내부 전극 9는 제 2 외부 전극 7에 전기적으로 접속되도록 제 2 단면 5에 노출된 단과 세라믹 층 2 사이에 있는 복수의 특정 경계면을 따라 형성되었다.
모놀리식 세라믹 커패시터 1을 제조하기 위하여 시작 원료로써 티탄산 바륨, i.e.,과 같은 주원료, 즉 세라믹 원료 분말과 특성을 개선하기 위한 첨가제등이 준비된다. 아래 설명하는 이유로 인하여, 세라믹 원료 분말은 25∼250㎚의 평균 입자 지름, 예를 들어 소성 온도를 조정하거나 습식합성법을 사용하는 것이 바람직하다. 세라믹 원료 분말은, 소정의 조성을 만족시키도록 고상법(solid-phase method)으로 알려진 산화물이나 탄산화물을 습식혼합한 것과 수열합성이나 가수분해법으로 알려진 습식합성에 의해 제작한 것을 건조하고, 소성한 것을 사용한다.
원료 분말 및 첨가물의 소정량은 칭량되고, 혼합분은 습식혼합에 의해 형성된다. 보다 구체적으로 각 첨가물은 산화물 분말이나 탄산화물 분말의 형태로 세라믹 원료 분말에 혼합되어, 습식혼합된다. 이 단계에서 각 첨가물은 용매에 용해시킬 수 있도록, 알코시드나 아세틸아세테이트나 금속비누와 같은 화합물로 형성해도 된다. 또한 각 첨가물을 포함한 용액은 세라믹 원료 분말의 표면에 도포되어, 열 처리를 행해도 된다.
다음으로, 세라믹 슬러리는 유기 바인다 및 용매를 첨가함으로써 분말에 혼합된다. 유전자 세라믹 층 2로 이루어진 세라믹 그린 시트는 세라믹 슬러리를 사용하여 형성된다. 그린 시트의 두께는 후술하는 이유에 의해, 소성 후의 두께는 3㎛이하로 설정된다.
내부 전극 8 및 9로 형성된 도전성 페이스트막은 스크린 인쇄와 같은 인쇄법에 의해 특정 세라믹 그린 시트 위에 형성된다. 상기 도전성 페이스트막의 두께는 소성 후에 0.2∼0.7가 되도록 설정된다.
도전성 페이스트막을 구성하는 페이스트는 금속 분말, 바인다 및 용제를 포함한다. 금속 분말은 후술하는 이유에 의해 10∼200㎚의 평균 입자 지름을 갖는 것이 바람직하다. 예를 들어 니켈 분말, 에틸 셀룰로오스, 바인다, 테르피네올과 같은 용제를 포함하는 페이스트가 사용된다. 이 페이스트는 10∼200㎚의 매우 작은 평균 입자 지름을 가진 니켈 분말의 응집을 완화시키거나 방지하고, 이 니켈 분말을 충분히 분산시키기 위해, 3롤 밀과 같은 방법에 의해 정교하게 준비된다.
상기 금속 분말, 보다 명확하게 니켈 분말은, 예를 들어 화학기상법, 수소아크방전법, 또는 가스증발법에 의해 유익하게 제조될 수 있다.
화학기상법은 염화 니켈을 가열함으로써 증발시켜, 얻어진 염화 니켈 증기를 불활성 가스로 반송하는 동안, 소정의 온도로 수소와 접속시키면서 반응시켜, 니켈 분말을 생성하는 방법이다. 니켈 분말은 이 니켈 분말을 포함하는 반응 가스를 냉각시킴으로써 원상태로 회복된다.
수소아크방전법은 수소 가스를 포함하는 대기에서 아크방전이 행해지고, 니켈을 용해시키고, 증발시킴으로써 기상에서 니켈미분말을 생성하는 방법이다. 아크 및 플라즈마열에 의해 용해된 니켈중에 과포화량의 수소를 용해시키면, 용해된 니켈로부터 수소가 방출될 때, 국소적인 고온 상태가 형성되고, 니켈의 증발이 촉진되어 니켈 증기가 방출된다. 이 니켈 증기를 응축, 냉각함으로써 니켈미분말이 생성된다.
가스중 증발법은 불활성 가스(Ar, He, Xe와 같은)를 충전한 용기내에, 고주파 유전 가열등의 가열 수단에 의해 니켈 인갓(nickel ingot)을 용해시킴으로써, 니켈 증기가 생성된다. 그 결과 니켈 증기는 대기중에 불활성 가스와 접촉시킴으로써 냉각, 고화되고, 니켈미분말이 생성된다.
다음으로, 상술한 바와 같이 도전성 페이스트막을 형성한 세라믹 그린 시트를 포함하는 복수의 세라믹 그린 시트는 적층되고, 프래스된 후 필요에 따라 컷팅된다. 이와 같은 방법으로, 복수의 세라믹 그린 시트 및 세라믹 그린 시트 사이에 형성된 복수의 내부 전극 8 및 9로 이루어진 도전성 페이스트막은 적층되고, 내부 전극 8 및 9로 이루어진 도전성 페이스트막의 각 단은 단면 4 또는 5에 의해 노출되어 있는, 그린 적층체 3이 제작된다.
다음으로, 이 적층체 3은 환원성 대기하에서 소성된다. 이 때 후술하는 이유에 의해, 소성 조건은 소성 후에 0.5㎛이상의 평균 입자 지름을 갖는 세라믹 층 2를 구성하는 세라믹 그레인이 설정된다.
제 1 및 제 2 내부 전극 8 및 9의 노출된 각 단에 전기적으로 접속되기 위하여, 제 1 및 제 2 외부 전극 7 및 8은 적층체 3의 제 1 및 제 2 단면 4 및 5 위에 형성된다.
외부 전극 6 및 7의 재료 구성은 특히 한정된 것은 아니다. 구체적으로 내부 전극 8 및 9와 동일한 재료가 사용될 수 있다. 또한 Ag, Pd, Ag-Pd, Cu, Cu합금과 같은 도전성 금속 분말로 구성된 소결층이나, B2O3-Li2O-SiO2-BaO계 유리, B2O3-SiO2-BaO계 유리, Li2O-SiO2-BaO계 유리, B2O3-SiO2-ZnO계 유리등의 유리 프릿트를 첨가한 도전성 금속 분말로 구성된 소결층이 사용되기도 한다. 적절한 원료는 모놀리식 세라믹 커패시터 1의 적용을 고려하고, 모놀리식 세라믹 커패시터 1의 환경을 조절하여 선택된다.
게다가 외부 전극 6 및 7은 소성된 적층체 3위에 금속 분말 페이스트를 도포시켜 구움으로써 형성해도 되지만, 소성전의 적층체 3위에 금속 분말 페이스트를 도포시켜 적층체 3의 소성과 동시에 구움으로써 형성하기도 한다.
필요에 따라 외부 전극 6 및 7은 Ni, Cu, Ni-Cu합금 등으로 이루어진 도금층 10 및 11에 의해 피복된다. 또한 땜납, 주석등으로 이루어진 제 2 도금층 12 및 13은 도금층 10 및 11위에 형성될 수 있다.
본 발명에서 내부 전극 8 및 9의 두께에 대해서, 또한 본 발명의 실시예에서는, 내부 전극 8 및 9를 형성하기 위해 사용되는 페이스트에 포함된 Ni분말과, 세라믹 층 2를 형성하기 위한 소성 전의 세라믹 원료 분말 및 세라믹 층을 구성하기 위한 세라믹 그레인의 각각의 평균 입자 지름, 세라믹 층 2의 두께에 대해서, 전술한 것과 같은 범위가 규정된다. 여기에서 평균 입자 지름은 분말 및 세라믹 그레인의 전자 현미경 사진을 분석하여 얻은 개수 기준의 입자분포에서 50% 입자에 상당하는 지름(D50)을 의미한다.
본 발명에서 내부 전극 8 및 9의 두께를 0.7㎛이하로 규정하는 이유는 0.7㎛을 초과하면 세라믹 층 2의 두께가 3㎛이하와 같이 얇게 되는 경우에, 니켈을 포함하는 내부 전극 8 및 9 와 세라믹 층 2와의 수축율의 차이에 의해 생기는 낙층의 발생을 피할 수 없기 때문이다. 바꿔 말하면 내부 전극 8 및 9의 두께를 0.7㎛이하로 규정함으로써, 세라믹 층 2의 두께를 아무 문제 없이 3㎛이하로 줄일 수 있고, 모놀리식 세라믹 커패시터 1의 소형화와 큰 정전용량을 가능하게 할 수 있다.
한편, 내부 전극 8 및 9의 두께를 0.2㎛이상으로 규정하는 것은, 0.2㎛이하로 하면 소성하는 동안 내부 전극 8 및 9에 포함된 니켈이 세라믹 층 2에 포함된 세라믹과 반응하고, 그 결과 니켈의 산화가 발생하거나 이 산화에 의해 낙층이 일어나 내부 전극으로서의 기능을 수행할 수 없기 때문이다.
세라믹 유전체 재료의 세라믹 그레인의 평균 입자 지름을 0.5㎛이상으로 규정하고, 세라믹 층의 두께 방향으로 세라믹 그레인의 입자 지름을 세라믹 층의 두께보다 작게 규정하는 것은 이하의 이유에 의해서이다.
즉, 세라믹 층의 두께를 3㎛이하로 규정할 때, 세라믹 그레인의 평균 입자 지름이 0.5㎛이하라면 모놀리식 세라믹 커패시터를 소성하고 냉각하는 동안 내부 전극 층과 세라믹 층 사이의 열 수축율의 차이에 의해 발생하는 열응력 때문에 세라믹의 유전 특성이 떨어지기 때문이다. 세라믹의 평균 입자 지름을 소성 온도와 세라믹 조성을 적절하게 선택함으로써 0.5㎛이상으로 규정하면, 세라믹 층의 유전 특성은 향상되고, 모놀리식 세라믹 커패시터의 소형화 및 큰 정전용량을 가능하게 할 수 있다.
세라믹 그레인의 입자 지름이 세라믹 층의 두께를 초과하는 경우에는, 소성에 의해 낙층이 발생하는데 이것은 바람직하지 않다. 그러나 세라믹 층의 두께 방향에서 세라믹 그레인의 입자 지름이 세라믹 층의 두께보다 크지 않다면, 세라믹 층 내부의 세로 방향에서 세라믹 그레인의 입자 지름이 세라믹 층의 두께보다 크더라도 특성상 문제가 일어나지 않는다.
JIS에서 정한 고유전율계의 F특성, E특성을 만족시키는 모놀리식 세라믹 커패시터의 경우에, 세라믹 층을 포함하는 각각의 세라믹 그레인은 균일한 조성 및 균일한 크리스탈계를 가지고, 각 세라믹 그레인은 동일 조성 및 동일 크리스탈계를 가지는 것이 바람직하다. 이것에 의하여 세라믹 층의 유전율이 향상되고, 높은 신뢰성의 모놀리식 세라믹 커패시터를 얻을 수 있다.
JIS에서 정한 온도보상용의 SL특성, CG특성을 만족시키는 모놀리식 세라믹 커패시터의 경우에, 세라믹 층을 포함하는 각각의 세라믹 그레인은 균일한 조성 및 균일한 크리스탈계를 가지고, 이 세라믹 층은 다른 조성을 가진 적어도 2종류의 세라믹 그레인으로 구성되는 것이 바람직하다. 이것에 의하여 세라믹 층의 Q요인이 향상되고, 유전율 온도 특성은 평면이 된다.
내부 전극에 사용되는 Ni분말의 평균 입자 지름을 바람직하게 10∼200㎚으로 한정하는 것은 이하의 이유에 의해서이다.
Ni분말의 평균 입자 지름이 10㎚이하일 때 스크린 인쇄등의 인쇄법에 적용할 수 있는 점도를 가지고 페이스트를 제작하는 것은 어렵다. 스크린 인쇄가 고점도를 갖는 페이스트를 사용하여 이루어진다고 하더라도, 고점도 때문에 내부 전극 8 및 9로 형성된 도전성 페이스트막을 평평하게 형성하는 것은 어렵다. 작은 흠이나 핀홀이 발생하고, 그 결과 적용 범위의 저하, 전극 단절이 발생한다.
한편, Ni분말의 평균 입자 지름이 200㎚을 초과하면 니켈 입자가 너무 크기 때문에, 내부 전극 8 및 9를 형성하기 위한 도전성 페이스트막을 평평하게 형성하는 것은 어려워, 그 결과 적용 범위를 저하시킨다. 또한 내부 전극 8 및 9와 세라믹 층 2 사이의 경계면에서 요철이 커진다.
세라믹 소자를 형성하는 세라믹 원료 분말의 평균 입자 지름을 바람직하게 20∼250㎚로 한정하는 이유는 이하에 의한다.
즉 세라믹 원료 분말의 평균 입자 지름을 25㎚이하로 규정하면 세라믹 원료 분말은 강하게 응집하는 경향이 있어, 그 결과 균일한 그린 시트를 얻기 어렵고, 소자의 두께를 3.0㎛로 규정한 경우에는 숏컷팅(short-circuiting)이 발생하기 쉽다. 한편, 세라믹 원료 분말의 평균 입자 지름이 250을 초과하면 그린 시트의 표면의 균등성이 나빠져, 그 결과 내부 전극 8 및 9와 세라믹 층 2사이의 경계면에서의 요철이 커진다.
이상 설명한 실시예는 모놀리식 세라믹 전자 부품이 모놀리식 세라믹 커패시터인 경우에 대해서이지만, 본 발명은 실질적으로 같은 구조를 포함하는 다층 세라믹 기판과 같은 다른 모놀리식 세라믹 전자 부품에도 적용할 수 있다.
내부 전극을 형성하기 위한 페이스트에 포함된 금속 분말로서는 상술한 바와 같이 니켈 분말 외에도 구리나 구리 합금과 같은 니켈 합금의 분말과 다른 비금속 분말이나 귀금속 분말이 사용될 수 있다.
다음에 본 발명을 구체적인 실시예에 기초하여 상세하게 설명한다. 그렇지만 본 발명을 이해하기 위한 것은 이러한 실시예에만 한정된 것은 아니다.
(실시예 1)
본 실시예에서는 도 1에 도시된 바와 같은 구조를 가지는 모놀리식 세라믹 커패시터를 제작하고자 한다.
1. 시료의 제작
우선, 세라믹 원료 분말로서는, 표 1에 보이는 다른 평균 입자 지름을 가진 (Ba, Sr)TiO3분말이 가수분해에 의해 제작되었다. 표 2는 실시예에서 사용된 주원료로써, 표 1에 보이는 각 분말을 포함하는 세라믹의 조성을 나타낸다. 각 첨가물은 첨가물 성분을 포함하는 용액을 (Ba, Sr)TiO3분말의 표면에 도포하고, 500℃로 열처리하였다.
이 경우 있어서, 유기 용매에 녹을 수 있는 첨가제를 만들기 위하여, 알코시드가 형성되고, 또한 아세틸아세테이트나 금속 비누와 같은 합성물이 형성된다. 표 2에 보이는 바람직한 조성을 갖는 세라믹 원료 분말이 이때 소성되고, 소성 온도를 조절함으로써, 표 3에 보이는 것처럼, 15㎚, 25㎚, 200㎚, 및 300㎚의 평균 입자 지름을 갖는 세라믹 원료가 준비된다.
Ba0.7Sr0.3TiO3분말의 종류 평균입자D50 (㎚)
A 15
B 25
C 50
조합비율(mol부)
Ba0.7Sr0.3TiO3 100
MgO 1.0
MnO 0.5
SiO2 1.0
원료 No Ba0.7Sr0.3TiO3분말의 종류 소성온도(℃) 평균입자 D50 (㎚)
1 A 600 15
2 B 700 25
3 C 950 200
4 C 1050 300
폴리비닐 부티럴계 바인더(polyvinyl butyral-based binder) 및 에탄올과 같은 유기 용매가 표 3에 보이는 개개의 바륨 티탄산염계 세라믹 원료 분말에 첨가된 후, 세라믹 슬러리를 제공하기 위하여 볼 밀을 사용하여 습식혼합된다. 세라믹 슬러리가 닥터 블레이드(doctor blade) 공정에 의해 시트로 형성된다. 닥터 블레이드의 슬릿 폭을 조절함으로써, 4.2㎛ 및 1.4㎛의 두께를 갖는 세라믹 그린 시트가 형성된다. 하기 기술된 평가결과에서 알 수 있듯이, 개개의 4.2㎛ 및 1.4㎛의 두께는 적층 및 연소 후 세라믹 층의 두께 3㎛ 및 1㎛에 상당한다.
한편, 5㎚, 15㎚, 50㎚, 100㎚, 180㎚, 및 250㎚의 평균 입자 지름을 갖는 구형(spherical) Ni 분말이 생성된다. 더 구체적으로, 5㎚ 및 15㎚의 평균 입자 지름을 갖는 Ni 분말이 가스증발법에 의해 생성되고, 50㎚ 및 100㎚의 평균 입자 지름을 갖는 Ni 분말이 수소아크방전법(hydrogen arc discharge method)에 의해 생성되고, 180㎚ 및 250㎚의 평균 입자 지름을 갖는 Ni 분말이 화학기상법에 의해 생성된다.
다음으로, 각 Ni 분말의 중량 중 42%가 터피네올(terponeol)의 중량 94%에 에틸 셀룰로오스계(cellulose-based) 바인더의 중량 6%를 용해함으로써 생성된 유기 매질의 중량 중 44%와 함께 첨가되고, 분산 및 혼합 처리가 만족스럽게 분산된 Ni 분말을 포함하는 페이스트를 제공하기 위하여 3롤 밀을 사용하여 정교하게 이루어진다.
다음으로, 결과로 생긴 Ni 페이스트가 내부 전극 형성을 위한 도전성 페이스트막을 형성하기 위하여 개개의 세라믹 그린 시트 위에 스크린 인쇄된다. 이 단계에서, 스크린 패턴의 두께를 조절함으로써, 1.2㎛, 1.0㎛, 0.6㎛, 0.3㎛, 및 0.15㎛의 두께의 도전성 페이스트막을 갖는 시료가 제조된다. 하기 기술된 평가결과에서 알 수 있듯이, 건조 후 도전성 페이스트 막의 개개의 두께 1.2㎛, 1.0㎛, 0.6㎛, 0.3㎛ 및 0.15㎛는 적층 및 연소 후 내부 전극 개개의 두께 0.8㎛, 0.7㎛, 0.4㎛, 0.2㎛, 및 0.1㎛에 상당한다.
다음으로, 복수의 세라믹 그린 시트가 도전성 페이스트 층의 노출된 단이 형성될 적층체의 다른 단에 엇갈리게 접하는 방법으로 적층된 후, 고체화 되기 위해 가열 압축이 이루어진다. 압축 구조가 소정의 크기의 조각들로 절삭되고, 그린 적층체 같은 그린 칩이 얻어진다. 그린 칩이 질소 공기에서 300℃로 가열되고, 바인더가 제거된 후, 연소가 표 4에 보이는 10-9∼10-12의 산소 국부압력을 갖는 기체 H2, N2, H2O 를 포함하는 감소된 공기에서 1,000℃∼1,200℃의 범주의 소성 온도로 2시간 동안 이루어졌다.
B2O3-Li2O-SiO2-BaO계 유리 프릿(frit)을 포함하는 실버 페이스트가 각 소결 세라믹 적층체의 양단에 도포되고, 질소 공기 내에 600℃에서 굽는 과정이 이루어지고, 따라서 외부 전극은 내부 전극에 전기적으로 접속되어 형성된다.
각 시료에서, 상기 기술된 것처럼 얻어진 모놀리식 세라믹 커패시터가 폭 5.0mm, 길이 5.7mm, 및 두께 2.4mm의 외부 용적을 갖고, 내부 전극 사이에 개입된 세라믹 층이 3㎛ 혹은 1㎛의 두께를 갖는다. 효과적인 세라믹 유전체 층의 총 개수가 5이고, 층당 반대 전극의 면적이 16.3 ×10-6m2이다.
2. 시료의 평가
다음으로, 모놀리식 세라믹 커패시터 시료에 관해서, 모놀리식 구조, 전기 특성, 및 신뢰도가 평가된다. 그것의 결과를 표 4에 나타낸다. 별표된 시료 번호가 시료가 본 발명의 범주 밖에 있음을 나타낸다.
각각의 모놀리식 세라믹 커패시터에 포함된 유전체 세라믹의 평균 입자 지름을 측정하기 위하여, 모놀리식 세라믹 커패시터의 단면이 화학 에칭 처리되었고, 스캐닝 전자 현미경을 사용하여 관찰하였다.
내부 전극 층 및 세라믹 유전체 층의 두께를 측정하기 위하여, 모놀리식 세라믹 커패시터의 단면의 접지면이 스캐닝 전자 현미경에 의해 관찰되었다.
모놀리식 세라믹 커패시터 내의 낙층에 관해서, 각 시료의 단면이 기반이 되었고 현미경 관찰에 의해 시각적으로 판정되었다. 각 시료에서 시험 조각의 총 개수에 대해 낙층이 발생한 시험 조각의 비율이 산정되었다.
적용 범위를 측정하기 위하여, 시료 모놀리식 커패시터의 내부 전극이 벗겨졌고, 전극의 표면이 구멍을 갖는 상태의 마이크로 사진이 주어졌고, 다음으로 양을 정하기 위한 이미지 분석이 되었다.
상기 기술된 구조 측정에서 만족스럽게 판정된 시료에 관해서, 하기 기술된 전기적 특성이 측정되었다.
정전용량(C) 및 유전체 손실( tan δ)가 JIS C 5102에 따라서 자동 브릿지형 미터를 사용하여 측정되었고, 상관 유전 상수( ε)이 측정된 정전용량을 토대로 계산되었다.
고온 하중 시험에서, 10kV/mm의 DC 장이 150℃에서 적용될 수 있었고, 시간에 따른 절연 저항의 변화가 각 시료를 위하여 측정되었고, 절연 저항(R)이 105Ω이하에 달하는 점이 실패로써 정의되었다. 실패에 달하는 평균 수명이 계산되었다.
시료번호 모놀리식커패시터구조 재료 특성 모놀리식커패시터소성온도(℃) 적층구조평가 전기특성평가
소자두께 전극두께 그레인평균입자지름 Ni평균입자지름 세라믹원료분말 낙층발생율 적용범위 ε tanδ 평균수명
(㎛) (㎛) (㎛) (㎚) 원료No 평균입자지름(㎚) (%) (%) (%) (시간)
*A1 3 0.8 3.0 250 4 300 1200 75 68
*A2 3 0.8 1.5 180 3 200 1170 80 72 - - -
*A3 3 0.8 3.0 50 2 25 1100 45 85
*A4 3 0.8 1.5 15 1 15 1050 55 92 - - -
*A5 3 0.7 4.0 250 2 25 1200 48 75 - - -
A6 3 0.7 1.5 180 3 200 1170 0 80 17800 4.6 45
A7 3 0.7 0.7 50 2 25 1100 0 95 12470 3.7 88
A8 3 0.4 5.0(3.0) 50 2 25 1200 0 88 18630 4.6 92
A9 3 0.4 1.7 15 2 25 1100 0 94 14350 4.7 88
A10 3 0.2 0.7 100 3 200 1170 0 73 13270 4.3 48
A11 3 0.2 0.7 15 2 25 1100 0 95 13320 3.8 95
A12 3 0.2 0.7 50 4 300 1200 0 74 12650 3.6 22
A13 3 0.2 0.7 5 1 15 1050 10 67 9730 2.7 98
A14 3 0.4 3.0 100 1 15 1050 5 96 19820 4.8 95
*A15 3 0.4 0.4 50 2 25 1050 0 97 5650 1.9 3
*A16 3 0.4 0.2 50 2 25 1000 0 97 3470 1.2 1
*A17 3 0.1 1.5 50 3 200 1170 80 65 - - -
*A18 3 0.1 0.4 15 2 25 1100 90 78
*A19 1 0.8 1.0 250 2 25 1100 100 84
*A20 1 0.7 0.4 100 2 25 1050 0 86 4430 1.7 2
A21 1 0.7 1.0 250 2 25 1100 0 65 14330 4.5 27
A22 1 0.7 0.6 180 1 15 1050 5 73 12560 4.6 33
A23 1 0.7 0.6 100 3 200 1170 0 86 13150 3.3 26
A24 1 0.4 1.0 15 2 25 1100 0 94 14620 4.7 48
A25 1 0.2 1.0 50 4 300 1200 0 63 9310 3.9 16
*A26 1 0.1 1.0 15 2 25 1100 100 91
*A27 1 0.1 0.6 5 2 25 1100 100 66
A8의 (3.0)은 세라믹 층의 두께 방향으로의 그레인 지름
표 4에 보이는 것처럼, 별표된 시료 번호 A1∼A4 및 A19에 관해서, 내부 전극의 두께가 0.8㎛이었고, 높은 낙층 발생율이 생겼다. 별표된 시료 번호 A17, A18, A26, 및 A27에 관해서, 내부 전극의 두께가 0.1㎛이었고, 높은 낙층 발생율이 생겼다. 후자에서 낙층은 니켈의 산화에 의해 야기되었다. 이와 반대로, 시료 번호 A6∼A16 그리고 A20∼A25에 관해서, 내부 전극의 두께가 0.2∼0.7㎛의 범주에 있을 때는, 낙층이 발생하지 않았거나 실질적으로 발생하지 않았다.
별표된 시료 번호 A15, A16, 및 A20에 관해서, 세라믹 그레인의 평균 입자 지름이 0.5㎛이하였다. 세라믹 그레인의 평균 입자 지름이 감소되었을 때, 유전 상수가 상기의 유전 상수보다 확연하게 낮았고, 신뢰도가 또한 감소되었다. 3㎛이하의 기기 두께를 갖는 얇은 층에서, 세라믹 그레인의 입자 지름이 감소될 때, 전기적 특성이 떨어졌다.
시료 번호 A5에서, 세라믹 층을 구성하는 세라믹 그레인의 평균 입자 지름이 세라믹 층의 두께보다 컸으며, 높은 퍼센트를 갖는 낙층이 발생하였다. 이와 반대로, 시료 번호 A 8에서, 세라믹 층을 구성하는 세라믹 그레인의 평균 입자 지름이 세라믹 층의 두께 방향으로 세라믹 층의 두께와 동일한 3㎛이었고, 길이 방향의 세라믹 그레인의 평균 입자 지름이 5㎛이었다. 시료 번호 A8에 보이는 것처럼, 길이 방향으로 세라믹 층의 세라믹 그레인의 입자 지름이 크더라도, 세라믹 층의 두께 방향으로 세라믹 그레인의 입자 지름이 세라믹 층의 두께보다 크지 않다면, 낙층이 발생하지 않고, 전기적 특성이 떨어지지 않는다.
상기 기술된 결과에서 알 수 있듯이, 세라믹 층의 두께가 3㎛이하일 때, 내부 전극의 두께가 0.2∼0.7㎛이라면, 세라믹 그레인의 평균 입자 지름이 0.5㎛을 초과하고, 세라믹 층의 두께 방향으로 세라믹 그레인의 입자 지름이 세라믹 층의 두께보다 작고, 낙층이 방지되고, 우수한 전기적 특성이 나타났다.
다음으로, 내부 전극의 두께를 아무 문제 없이 0.2∼0.7㎛ 로 할 수 있는 니켈 분말의 특성, 특히 평균 지름 입자에 대해 설명한다. 시료 번호 A21에서 니켈 분말의 평균 입자 지름이 250㎚이었고, 적용 범위가 감소되고, 신뢰도가 감소되었다. 시료 번호 13에서, 니켈 분말의 평균 입자 지름이 5㎚이었고, 적용 범위가 감소되고, 낙층이 약간 발생하였다.
이와 반대로, 시료 번호 A6∼A12 및 A22∼A25에서, 니켈 분말의 평균 입자 지름을 10∼200㎚의 범주에서 고정함으로써, 적용 범위의 감소가 줄어들고 우수한 신뢰도가 얻어졌다.
다음으로, 세라믹 층을 형성하기 위해 소성 전의 세라믹 원료 분말의 평균 입자 지름에 대해 설명한다. 시료 번호 A12 및 A25에서, 세라믹 원료 분말의 평균 입자 지름이 300㎚이었고, 신뢰도 뿐만 아니라 적용 범위가 감소되었다. 시료 번호 A13, A14, 및 A22에서, 세라믹 원료 분말의 평균 입자 지름이 15㎚이었고, 낙층이 약간 관찰되었다.
이와 반대로, 시료 번호 A6∼A11, A23, 및 A24에서, 세라믹 원료 분말의 평균 입자 지름을 25∼250㎚ 범주에서 고정함으로써, 낙층이 발생하지 않았고, 우수한 도전성을 보였다.
게다가, 모놀리식 세라믹 커패시터의 세라믹 층을 구성하는 세라믹 그레인이 트렌스 미션 전자 현미경에 의해 관찰되었고, 분석이 이루어졌다. 세라믹 층을 구성하는 세라믹이 분쇄되었고 X-레이 분말 회절 패턴이 이루어졌다. 결과로 생긴 회절 패턴이 리에트벨드(rietveld) 방법에 의해 분석되었고, 크리스탈라인 상이 확인되었다. 결국, 각각의 세라믹 그레인이 균일한 조성 및 균일한 크리스탈계를 갖고, 각각의 세라믹 그레인이 동일한 조성 및 동일한 크리스탈계를 가졌다.
(실시예 2)
첫째로, 표 5에 보이는 세라믹 원료 분말로써, 바륨 티탄산계 원료 조성이 습식합성에 의해 제공되었다. 즉, BaCl2, SrCl2, CaCl2, MgCl2, 및 CeCl3가 혼합되었고, 탄산 나트륨(Na2CO3)이 pH를 조절하기 위하여 거기에 첨가되었고, BaCO3, SrCO3, CaCO3, MgCO3, Ce2(CO3)3가 침전되었다. TiCl4및 ZrOCl2·8H2O의 용액이 혼합되었고, 30%의 수성 과산화 수소가 안정제로써 거기에 첨가되었고, 수산화 나트륨(NaOH)가 pH를 조절하기 위하여 거기에 더 첨가 되었다. Ti 및 Zr을 포함하는 침전물이 얻어졌다. 각각의 침전물의 슬러리가 전체적으로 혼합되었고, 세척 및 탈수가 이루어졌다. 결과로 생긴 슬러리를 110℃에서 건조함으로써, 건조원료가 얻어졌다. 건조원료가 700℃ 및 1,100℃에서 소성되었고, 표 6에 보이는 100∼400nm의 평균 입자 지름을 갖는 원료 분말이 제공되었다.
(Ba, Sr, Ca, Mg, Ce)(Ti, Zr)O3+0.5mol%MnO2
성분 몰 농도비
Ba 0.875
Sr 0.050
Ca 0.050
Mg 0.020
Ce 0.015
Ti 0.950
Zr 0.050
원료 No 소성 온도(℃) 평균 입자 지름 D50(nm)
5 700 100
6 1100 400
다음으로, 실시예 1에서와 유사한 방법에서, 4.2㎛ 및 1.4㎛의 두께를 갖는 세라믹 그린 시트가 형성되었다. 4.2㎛ 및 1.4㎛의 각각의 두께는 소성 후의 세라믹 층의 3㎛ 및 1㎛의 두께에 상당한다.
이때 Ni 페이스트가 실시예 1에서와 유사한 방법으로 제공되었고, 결과로 생긴 Ni 페이스트가 1.2㎛, 1.0㎛, 0.6㎛, 0.3㎛ 및 0.15㎛의 두께를 갖는 도전성 페이스트 막을 형성하기 위하여 세라믹 그린 시트 위에 스크린 인쇄되었다. 개개의 1.2㎛, 1.0㎛, 0.6㎛, 0.3㎛ 및 0.15㎛의 두께는 소성 후의 내부 전극의 개개의 두께 0.8㎛, 0.7㎛, 0.4㎛, 0.2㎛, 및 0.1㎛에 상당한다.
다음으로, 실시예 1과 유사한 방법에서, 모놀리식 세라믹 커패시터가 제조되고 평가되었다. 그 결과를 표 7에 나타낸다. 표 7에 있는 별표된 시료 번호가 본 발명의 범주 밖에 있는 시료를 나타낸다.
시료번호 모놀리식커패시터구조 재료 특성 모놀리식커패시터소성온도(℃) 적층구조평가 전기특성평가
소자두께 전극두께 그레인평균입자지름 Ni평균입자지름 세라믹원료분말 낙층발생율 적용범위 ε tanδ 평균수명
(㎛) (㎛) (㎛) (㎚) 원료No 평균입자지름(㎚) (%) (%) (%) (시간)
*B1 3 0.8 3.0 50 5 100 1200 80 72
B2 3 0.7 3.0 50 6 400 1270 0 71 16600 3.6 15
B3 3 0.7 3.0 180 5 100 1200 0 80 17400 4.6 45
B4 3 0.4 3.0 100 5 100 1200 0 88 18200 4.6 53
B5 3 0.2 2.0 15 5 100 1170 0 92 16700 3.7 64
B6 3 0.2 2.0 250 5 100 1200 0 73 15400 3.5 27
*B7 3 0.1 1.5 50 5 100 1200 75 88 - - -
*B8 1 0.8 1.0 50 5 100 1200 76 93 - - -
B9 1 0.7 1.0 250 5 100 1200 0 65 13600 3.6 23
B10 1 0.7 1.0 100 5 100 1200 0 87 13300 4.6 33
B11 1 0.4 1.0 50 5 100 1200 0 95 14100 4.5 56
B12 1 0.2 1.0 15 5 100 1200 0 94 13700 4.3 61
B13 1 0.2 1.0 5 5 100 1170 10 63 9280 3.1 35
*B14 1 0.2 0.4 50 5 100 1100 0 96 5700 2.3 2
*B15 1 0.1 1.0 50 5 100 1170 85 93
표 7에 보이는 것처럼, 별표된 시료 번호 B1 및 B8에 관해서, 내부 전극의 두께가 0.8㎛이었고, 낙층이 높은 비율로 발생하였다. 별표된 시료 번호 B7 및 B15에서, 내부 전극의 두께가 0.1㎛이었고, 낙층이 또한 높은 비율로 발생하였다. 별표된 시료 번호 B14에 관해서, 세라믹 층 그레인의 평균 입자 지름이 0.5㎛이하였고, 유전 상수가 낮았고, 신뢰도가 감소되었다.
이와 반대로, 시료 번호 B2∼B6 및 B9∼B13에서, 내부 전극의 두께가 0.2∼ 0.7㎛ 범주에 있었고, 낙층이 발생하지 않았거나 실질적으로 발생하지 않았다. 시료 번호 B2에 관해서, 세라믹 원료 분말의 평균 입자 지름이 250㎚을 초과했으며, 상기 기술된 것들 사이에서 신뢰도가 약간 우수하였다. 시료 번호 B6 및 B9에서, Ni 분말의 평균 입자 지름이 200㎚를 초과하였고, 적용범위가 감소되었다. 시료 번호 B13에서, 니켈 분말의 평균 입자 지름이 10㎚ 미만이었고, 적용 범위가 감소되었고, 낙층이 약간 발생하였다.
상기 기술된 결과에서 알 수 있듯이, 실시예 1에서와 같이 실시예 2에서도, 세라믹 층이 3㎛이하의 층을 가졌을 때, 내부 전극이 0.2∼0.7㎛의 두께를 갖는다면, 세라믹 그레인의 평균 입자 지름이 0.5㎛를 초과하고, 세라믹 그레인 층의 두께 방향으로 세라믹 그레인의 입자 지름이 세라믹 층의 두께보다 작았고, 낙층이 방지되고, 우수한 전기적 특성을 보였다.
게다가, 모놀리식 세라믹 커패시터의 세라믹 층을 구성하는 세라믹 그레인이 트랜스미션 전자 현미경에 의해 관찰되었고, 분석이 이루어졌다. 세라믹 층을 구성하는 세라믹이 분쇄되었고 X-레이 분말 회절 분석이 이루어졌다. 결과로 생긴 회절 패턴이 리에트벨드 방법에 의해 분석되었고, 크리스탈라인 상이 확인되었다. 그 결과, 각각의 세라믹 그레인이 균일한 조성 및 균일한 크리스탈계를 갖는다는 것이 입증되었고, 개개의 세라믹 그레인이 동일한 조성 및 동일한 크리스탈계를 가졌다.
(실시예 3)
첫째로, 세라믹 원료 분말로써, 표 8에 보이는 (Ca, Sr)(Ti,Zr)O3계 원료 조성이 고상법에 의해 제공되었다. 즉, CaCO3, SrCO3, TiO2, ZrO2, 및 MnO2가 제공되었고, 습식혼합 및 밀링이 산화 지르코늄 볼을 사용하는 볼 밀에 의해 이루어졌고, 그 다음에 건조되었다. 건조된 원료가 1,000℃ 및 1,200℃에서 소성되었고, 표 9에 보이는 평균 입자 지름이 150㎚ 및 500㎚인 원료 분말이 제공되었다.
(Ca, Sr)(Ti, Zr)O3+1.3mol%MnO2
성분 몰농도비
Ca 0.6
Sr 0.4
Ti 0.3
Zr 0.7
원료 No 소성 온도(℃) 평균 입자 지름D50(nm)
7 1000 150
8 1200 500
다음으로, 실시예 1과 유사한 방법에서, 두께가 4.2㎛ 및 1.4㎛인 세라믹 그린 시트가 형성되었다. 개개의 두께 4.2㎛ 및 1.4㎛는 소성 후의 세라믹 층의 두께 3㎛ 및 1㎛에 상당한다.
Ni 페이스트가 실시예 1과 유사한 방법으로 생산되었고, 결과로 생긴 Ni 페이스트가 두께가 1.2㎛, 1.0㎛, 0.6㎛, 0.3㎛, 및 0.15㎛인 도전성 페이스트 막을 형성하기 위하여 세라믹 그린 시트 위에 스크린 인쇄되었다. 개개의 두께 1.2㎛, 1.0㎛, 0.6㎛, 0.3㎛, 및 0.15㎛는 소성 후의 내부 전극의 개개의 두께 0.8㎛, 0.7㎛, 0.4㎛, 0.2㎛, 및 0.1㎛에 상당한다.
다음으로, 실시예 1과 유사한 방법에서, 모놀리식 세라믹 커패시터가 제조되고 평가되었다. 그것의 결과를 표 10에 나타낸다. 표 10에 별표된 시료 번호가 본 발명의 범주 밖에 있는 시료를 나타낸다.
시료번호 모놀리식커패시터구조 재료 특성 모놀리식커패시터소성온도(℃) 적층구조평가 전기특성평가
소자두께 전극두께 그레인평균입자지름 Ni평균입자지름 세라믹원료분말 낙층발생율 적용범위 ε Q 평균수명
(㎛) (㎛) (㎛) (㎚) 원료No 평균입자지름(㎚) (%) (%) (시간)
*C1 3 0.8 1.0 50 7 150 1250 93 91
*C2 3 0.7 0.3 50 7 150 1170 0 95 22 800 3
C3 3 0.7 1.5 50 8 500 1270 0 86 26 〉5000 95
C4 3 0.7 1.0 180 7 150 1250 0 82 27 〉5000 132
C5 3 0.4 1.0 100 7 150 1250 0 85 27 〉5000 133
C6 3 0.2 1.0 15 7 150 1250 0 83 28 〉5000 145
C7 3 0.2 1.0 50 7 150 1250 0 72 27 〉5000 156
*C8 3 0.1 1.0 50 7 150 1250 84 58 - - -
*C9 1 0.8 1.0 50 7 150 1250 81 90 - - -
C10 1 0.7 1.0 15 7 150 1250 0 63 27 〉5000 103
C11 1 0.4 1.0 50 7 150 1250 0 89 28 〉5000 126
C12 1 0.2 1.0 15 7 150 1250 0 91 26 〉5000 147
*C13 1 0.1 1.0 50 7 150 1250 95 88
표 10에 보이는 것처럼, 별표된 시료 번호 C1 및 C9에 관해서, 내부 전극의 두께가 0.8㎛이었고, 낙층이 높은 비율로 발생하였다. 별표된 시료 번호 C8 및 C13에 관해서, 내부 전극의 두께가 0.1㎛이었고, 낙층이 또한 높은 비율로 발생하였다. 별표된 시료 번호 C2에 관해서, 세라믹 층 그레인의 평균 입자 지름이 0.5㎛ 이하였고, 유전 상수 및 Q 인자(factor)가 낮았고, 신뢰도가 감소되었다.
이와 반대로, 시료 번호 C3∼C7 및 C10∼C12에서, 내부 전극의 두께가 0.2∼0.7㎛ 범주에 있었고, 낙층이 발생하지 않았다. 그러나, 시료 번호 C3에서, 세라믹 원료 분말의 평균 입자 지름이 250㎚를 초과하였고, 상기 기술된 것들 사이에서 신뢰도가 약간 떨어진다.
상기 기술된 결과에서 알 수 있듯이, 실시예 1에서와 동일하게, 실시예 3에서도 세라믹 층 두께가 3㎛ 이하일 때, 만약 내부 전극의 두께가 0.2∼0.7㎛이라면, 세라믹 그레인의 평균 입자 지름이 0.5㎛를 초과하고, 세라믹 층의 두께 방향의 세라믹 그레인의 입자 지름이 세라믹 층의 께보다 작고, 낙층이 방지되고, 우수한 전기적 특성을 보인다.
게다가, 모놀리식 세라믹 커패시터의 세라믹 층을 구성하는 세라믹 그레인이 트랜스미션 전자 현미경에 의해 관찰되었고, 분석이 이루어졌다. 세라믹 층을 구성하는 세라믹이 분쇄되었고 X-레이 분말 회절 분석이 이루어졌다. 결과로 생긴 회절 패턴이 리에트벨드 방법에 의해 분석되었고, 크리스탈리안 상이 확인 되었다. 결국, 각각의 세라믹 그레인이 균일한 조성 및 균일한 크리스탈계를 갖고, 세라믹 층이 다른 조성을 갖는 적어도 2종류의 세라믹 그레인으로 구성된다는 것이 확인되었다.
상기 기술된 것처럼, 본 발명에 따르면, 내부 전극의 두께가 0.2∼0.7㎛이기 때문에, 세라믹 층의 두께가 3㎛이하까지 감소하더라도, 모놀리식 전자 부품에서 낙층 발생이 방지될 수 있다. 결과적으로, 본 발명이 모놀리식 세라믹 커패시터의 소형화 및 큰 정전용량에 효과적으로 적용될 수 있다.
세라믹 층을 구성하는 세라믹 그레인이 0.5㎛이상의 평균 입자 지름을 갖고 세라믹 층의 두께 방향으로 세라믹 그레인의 입자 지름이 세라믹층의 두께보다 작기 때문에, 세라믹 층의 두께가 3㎛이하까지 감소하더라도 요구되는 유전성이 보장될 수 있다.
본 발명에서, 금속 분말을 포함하는 페이스트가 내부 전극을 형성하기 위하여 사용되고 금속 분말이 10∼200㎚의 평균 입자 지름을 갖는다면, 내부 전극에서 적층 밀도 및 금속 분말의 평평함이 향상된다. 그로 인해, 0.2∼0.7㎚정도의 두께를 갖는 내부 전극에서도, 세라믹 층을 구성하는 세라믹의 유전성과 같은 만족스러운 전기적 성질이 제공될 수 있고, 내부 전극으로써 기능이 완전하게 이루어질 수 있는 적용 범위을 실현할 수 있다. 스크린 인쇄와 같은 인쇄법이 내부 전극을 형성하기 위하여 아무 문제없이 사용될 수 있고, 내부 전극 형성 단계가 효율적으로 이루어질 수 있다.
금속 분말로써, 비금속으로 구성된 분말이 사용된다면, 재료 비용이 감소될 수 있고, 니켈을 포함하는 금속이 비금속으로 사용된다면, 구리 등과 비교해서 보다 높은 내산화성이 기대될 수 있다.
평균 입자 지름이 25∼250㎚인 세라믹 원료 분말이 사용될 때, 적층 밀도 및 세라믹 층의 평평함이 향상되기 때문에, 세라믹 층이 3㎛이하로 얇더라도 높은 신뢰도가 얻어질 수 있다.
상기 기술된 것처럼, 금속 분말의 평균 입자 지름, 내부 전극의 두께, 세라믹 원료 분말의 평균 입자 지름, 세라믹 그레인의 평균 입자 지름, 및 세라믹 층의 두께를 적절하게 결합함으로써, 특히 얇은 막으로 적층된 모놀리식 세라믹 전자 부품, 특히 소형화 및 큰 정전용량을 갖는 작은 모놀리식 세라믹 커패시터가 제조될 수 있다.
세라믹 층을 구성하는 세라믹 그레인에 대해서, 각각의 세라믹 그레인은 균일한 조성 및 균일한 크리스탈계를 갖고, 이 세라믹 층은 동일 조성과 동일 크리스탈계를 갖는 1종류의 세라믹 그레인이나, 다른 조성을 갖는 적어도 2종류의 세라믹 그레인으로 구성됨으로써, 우수한 전기적 특성 및 높은 신뢰도를 갖는 모놀리식 세라믹 전자 부품이 제조될 수 있다.

Claims (9)

  1. 세라믹 원료 분말을 소결함으로써 얻어진 복수의 세라믹 층과, 세라믹 층 사이에 위치하고 금속 분말을 소결함으로써 얻어진 복수의 내부 전극을 포함하는 적층체를 가지고 있는 모놀리식 세라믹 전자 부품에서,
    상기 세라믹 층은 3㎛이하의 두께를 갖고, 0.5㎛이상의 평균 입자 지름을 갖는 세라믹 그레인을 포함하고, 상기 세라믹 층의 두께 방향으로 세라믹 그레인의 입자 지름이 각각의 세라믹 층의 두께보다 작으며, 상기 내부 전극의 두께가 0.2∼0.7㎛인 것을 특징으로 하는 모놀리식 세라믹 전자 부품.
  2. 제 1항에 있어서, 상기 적층체의 각각의 반대 단면상에 형성된 외부 전극을 갖고, 상기 세라믹 층은 세라믹 유전체 재료로 이루어지고, 각각의 복수의 내부 전극은 상기 외부 전극 중 하나에 전기적으로 접속되도록 각각의 단을 상기 단면에 노출시켜 형성함으로써 모놀리식 세라믹 커패시터를 구성하고 있는 것을 특징으로 하는 모놀리식 세라믹 전자 부품.
  3. 제 1항 또는 제 2항에 있어서, 상기 내부 전극은 상기 금속 분말을 포함하는 페이스트로 형성되고, 상기 페이스트 내의 상기 금속 분말이 10∼200㎚의 평균 입자 지름을 갖는 것을 특징으로 하는 모놀리식 세라믹 전자 부품.
  4. 제 3항에 있어서, 상기 금속 분말은 비금속으로 이루어진 것을 특징으로 하는 모놀리식 세라믹 전자 부품.
  5. 제 4항에 있어서, 상기 비금속은 니켈을 포함하는 것을 특징으로 하는 모놀리식 세라믹 전자 부품.
  6. 제 3항에 있어서, 상기 내부 전극은 인쇄법에 의해 상기 금속 분말을 포함하는 페이스트를 도포함으로써 형성되는 것을 특징으로 하는 모놀리식 세라믹 전자 부품.
  7. 제 1항에 있어서, 상기 세라믹 층을 형성하기 위해 소결전의 상기 세라믹 원료 분말은 25∼250㎚의 평균 입자 지름을 갖는 것을 특징으로 하는 모놀리식 세라믹 전자 부품.
  8. 제 1항에 있어서, 상기 세라믹 층을 구성하는 각각의 세라믹 그레인은 균일한 조성 및 균일한 크리스탈계를 갖고, 각 세라믹 그레인은 동일한 조성 및 동일한 크리스탈계를 갖는 것을 특징으로 하는 모놀리식 세라믹 전자 부품.
  9. 제 1항에 있어서, 상기 세라믹 층을 구성하는 각각의 세라믹 그레인은 균일한 조성 및 균일한 크리스탈계를 갖고, 상기 세라믹 층은 다른 조성을 갖는 적어도 2종류의 세라믹 그레인으로 구성되는 것을 특징으로 하는 모놀리식 세라믹 전자 부품.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW477724B (en) * 2000-02-28 2002-03-01 Mitsui Mining & Smelting Co Nickel powder and conductive paste
JP3452034B2 (ja) * 2000-07-05 2003-09-29 株式会社村田製作所 導電性ペーストおよび積層セラミック電子部品
DE10120517B4 (de) * 2001-04-26 2013-06-06 Epcos Ag Elektrischer Vielschicht-Kaltleiter und Verfahren zu dessen Herstellung
CN1319086C (zh) * 2001-05-08 2007-05-30 埃普科斯股份有限公司 陶瓷质多层元件及其制造方法
JP3870785B2 (ja) * 2002-01-07 2007-01-24 株式会社村田製作所 積層セラミック電子部品の製造方法
US6780494B2 (en) * 2002-03-07 2004-08-24 Tdk Corporation Ceramic electronic device and method of production of same
CN100383899C (zh) * 2003-01-30 2008-04-23 广东风华高新科技股份有限公司 高频多层片式陶瓷电容器的制造方法
JP2005159224A (ja) * 2003-11-28 2005-06-16 Tdk Corp 積層セラミックコンデンサ
WO2005104148A1 (ja) * 2004-04-23 2005-11-03 Murata Manufacturing Co., Ltd. 電子部品及びその製造方法
JP4653971B2 (ja) * 2004-05-28 2011-03-16 新潟県 内部電極用ニッケル含有ペースト
US7365958B2 (en) * 2004-10-27 2008-04-29 Kyocera Corporation Dielectric ceramics, multilayer ceramic capacitor and method for manufacturing the same
JP3918851B2 (ja) 2005-06-03 2007-05-23 株式会社村田製作所 積層型電子部品および積層型電子部品の製造方法
US20060229188A1 (en) * 2005-04-07 2006-10-12 Randall Michael S C0G multi-layered ceramic capacitor
US7923395B2 (en) * 2005-04-07 2011-04-12 Kemet Electronics Corporation C0G multi-layered ceramic capacitor
US7172985B2 (en) * 2005-06-07 2007-02-06 Kemet Electronics Corporation Dielectric ceramic capacitor comprising non-reducible dielectric
JP2008078593A (ja) * 2006-09-20 2008-04-03 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及びその製造方法
JP4586831B2 (ja) * 2007-08-08 2010-11-24 Tdk株式会社 セラミックグリーンシート構造、及び、積層セラミック電子部品の製造方法
JP5056485B2 (ja) * 2008-03-04 2012-10-24 株式会社村田製作所 積層型電子部品およびその製造方法
JP5217609B2 (ja) * 2008-05-12 2013-06-19 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP2009283598A (ja) * 2008-05-21 2009-12-03 Murata Mfg Co Ltd 積層電子部品およびその製造方法
JP5225241B2 (ja) 2009-09-24 2013-07-03 株式会社村田製作所 積層セラミック電子部品
US8461462B2 (en) 2009-09-28 2013-06-11 Kyocera Corporation Circuit substrate, laminated board and laminated sheet
JP5429067B2 (ja) * 2010-06-17 2014-02-26 株式会社村田製作所 セラミック電子部品およびその製造方法
KR20120043501A (ko) * 2010-10-26 2012-05-04 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR101589567B1 (ko) 2010-12-06 2016-01-29 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 전자부품, 및 적층 세라믹 전자부품의 제조방법
KR101525643B1 (ko) * 2011-05-20 2015-06-03 삼성전기주식회사 적층형 세라믹 전자부품
KR20130013437A (ko) * 2011-07-28 2013-02-06 삼성전기주식회사 적층 세라믹 전자부품
KR102029469B1 (ko) * 2012-02-17 2019-10-07 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
KR101514512B1 (ko) * 2013-04-08 2015-04-22 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR102703772B1 (ko) 2018-08-06 2024-09-04 삼성전기주식회사 적층 세라믹 전자부품의 제조방법
US11450484B2 (en) * 2019-12-27 2022-09-20 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
DE102022121865A1 (de) 2022-08-30 2024-02-29 Tdk Electronics Ag Monolithisches Funktionskeramikelement und Verfahren zur Herstellung einer Kontaktierung für eine Funktionskeramik
CN117073548A (zh) * 2023-08-15 2023-11-17 广东微容电子科技有限公司 一种片式多层陶瓷电容器的内电极厚度的检测方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4283753A (en) * 1979-09-28 1981-08-11 Sprague Electric Company Low firing monolithic ceramic capacitor with high dielectric constant
US5335139A (en) * 1992-07-13 1994-08-02 Tdk Corporation Multilayer ceramic chip capacitor
EP1391441A3 (en) * 1994-10-19 2004-03-03 TDK Corporation Multi layer ceramic chip capacitor
JPH0935985A (ja) * 1995-07-19 1997-02-07 Murata Mfg Co Ltd セラミック積層電子部品
JPH10106351A (ja) * 1996-09-30 1998-04-24 Kyocera Corp 導電性ペースト
US6043174A (en) * 1997-06-26 2000-03-28 Mra Laboratories High dielectric constant X7R ceramic capacitor, and powder for making
JP3391269B2 (ja) * 1998-01-20 2003-03-31 株式会社村田製作所 誘電体セラミックおよびその製造方法、ならびに、積層セラミック電子部品およびその製造方法

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Publication number Publication date
CN1254831C (zh) 2006-05-03
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