KR20010021316A - 인터페이스 회로, 상기 인터페이스 회로를 구비하는 전자장치 및 통신 시스템 - Google Patents

인터페이스 회로, 상기 인터페이스 회로를 구비하는 전자장치 및 통신 시스템 Download PDF

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KR20010021316A
KR20010021316A KR1020000047193A KR20000047193A KR20010021316A KR 20010021316 A KR20010021316 A KR 20010021316A KR 1020000047193 A KR1020000047193 A KR 1020000047193A KR 20000047193 A KR20000047193 A KR 20000047193A KR 20010021316 A KR20010021316 A KR 20010021316A
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야마구치마사유키
아베카츠미
타지마아키미츠
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카네코 히사시
닛뽄덴끼 가부시끼가이샤
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Abstract

고속으로 양질의 신호를 전송할 수 있고, 소비 전력과 EMI(Electro-Magnetic Interference; 전자기 간섭)를 감소할 수 있으며 신호 전송 경로의 수를 감소할 수 있는 단순화된 회로 구성을 갖는 인터페이스 회로가 제공된다.
상기 인터페이스 회로는 이진 입력 신호에 따라 교대로 온 상태로 되는 MOS 트랜지스터를 갖는 신호 전송부와, 신호 전송 경로의 하나를 통해 상기 신호 전송부에 설치된 상기 MOS 트랜지스터의 하나에 연결되며 상기 신호 전송부에 설치된 상기 하나의 MOS 트랜지스터가 온 상태로 될 때 신호 전송 경로에 소정 값의 전류를 공급하는 MOS 트랜지스터를 구비하고 다른 신호 전송 경로를 통해 신호 전송부에 설치된 다른 MOS 트랜지스터에 연결되며 상기 신호 전송부에 설치된 상기 다른 MOS 트랜지스터가 온 상태로 될 때 상기 다른 신호 전송 경로에 소정 값의 전류를 공급하는 다른 MOS 트랜지스터를 구비하며 상기 신호 전송부에 설치된 상기 다른 MOS 트랜지스터의 반전된 드레인 전압을 이진 출력 신호로서 출력하는 기능을 갖는 신호 수신부를 포함한다.

Description

인터페이스 회로, 상기 인터페이스 회로를 구비하는 전자 장치 및 통신 시스템{Interface Circuit And, Electronic Device And Communication System Provided With Same}
발명의 배경
발명의 분야
본 발명은 인터페이스 회로, 및 상기 인터페이스 회로를 구비하는 전자 장치 및 통신 시스템에 관한 것으로, 특히, 전류를 신호 전송 수단으로 사용하는 인터페이스 회로, 및 상기 인터페이스 회로를 구비하는 전자 장치 및 통신 시스템에 관한 것이다.
관련 기술의 설명
근년, 전자 장치 및/또는 통신 장치를 구성하는 중앙 처리 장치(CPU)나 반도체 집적회로 등의 동작 속도의 고속화나 CPU 등이 처리하는 신호의 대량화 등에 따라, 전자 장치를 구성하는 회로 또는 전자 장치 사이의 신호 전송 경로를 통해 고속으로 양질의 신호를 전송할 필요가 있다.
전자 장치를 구성하는 회로 또는 전자 장치 사이의 신호 전송 경로를 통해 신호를 전송하는 경우, 종래에서는, 그 진폭이 전원 전압과 그라운드 사이에서 변화되는 전압이 신호를 전송하기 위해 사용되었다. 그러나, 신호를 고속으로 신호 전송 경로를 통해 전송하는 경우, 신호 전송 경로는 집중 상수 회로(concentrated constant circuit)로서 취급될 수 없고, 신호 전송 경로를 유도 성분 및 용량 성분이 한결같이 분포된 분포 상수 회로(distributed constant circuit)로서 파악해야 한다.
따라서, 종래와 같이, 전압을 신호 전송 수단을 통해 신호를 전송하기 위한 수단으로서 사용하면, 그 전압의 변화에 의해서 신호 전송 경로의 용량 성분(기생 용량)이 충방전되게 되어, 용량 성분을 충방전하는 데 시간을 요하기 때문에, 신호의 상승 시간(rise time) 및 하강 시간(fall time)이 지연하게 되어, 고속으로 신호를 전송하는 데에는 한계가 있다. 또한, 신호 전송 경로 사이에서 상호 간섭이 생기고 외부 노이즈의 영향 등에 의해 신호의 질이 떨어지기 때문에, 고품질로 신호를 전송할 수 없다. 외부 노이즈를 감소하기 위해서 그라운드를 강화하거나, 신호 전송 경로의 폭을 넓히거나 하면, 신호 전송 경로의 수가 증가하여, 신호 전송 경로의 경로 지정(routing)이 어렵게 된다. 또한, 전압의 변화에 응해서 신호 전송 경로의 용량 성분이 충방전되기 때문에, 고주파 노이즈가 발생하여, 다른 전자 장치에 대하여 전자기 방해(EMI: Electro-Magnetic Interference)를 유발한다.
그래서, 전압을 신호 전송 수단으로 사용하는 경우의 문제점을 해결하기 위해서, 전류를 신호 전송 수단으로서 사용하는 인터페이스 회로가 제안되어 있다. 이를 실현하기 위해서, LVDS(Low Voltage Differential Signaling)라고 불리는 기술이 제안되어 있다. 이 LVDS 기술에 있어서, 두 신호 전송 경로를 통해 차동 전류를 제공하기 위해서 신호 전송부에 제공된 정전류원은 서로 반대 위상이며 전원 전압의 1/10의 소진폭으로 변화되는 두 종류의 전압에 의해 활성화되어 신호 수신부에 마련된 약 100Ω의 종단 저항기를 통해 흐르는 차동 전류에서의 변화는 전압의 변화로서 검출된다. 또한, 특개평 7-264042호 공보에는, 도 11에 도시된 구성을 갖는 인터페이스 회로가 개시되어 있다. 이 인터페이스 회로는 반도체 집적회로(1)를 구성하는 신호 전송부(3)와 반도체 집적회로(2)를 구성하는 신호 수신부(4)로 개략 구성되어 있다. 신호 전송부(3)와 신호 수신부(4)는 인쇄 회로 기판 상에 형성된 신호 전송 경로(5a 및 5b)를 통해 접속되어 있다.
신호 전송부(3)는 트랜지스터(6a, 6b, 7 및 8)와, 정전류원(9 및 10)과, 부하 저항기(11a 및 11b)로 개략 구성되어 있다. 트랜지스터(6a 및 6b)는 차동 접속되어 신호 전송 버퍼를 구성한다. 정전류원(9)으로부터 제공되는 소정 값의 정전류는 이들 트랜지스터(6a 및 6b)에 인가된다. 트랜지스터(6b)의 게이트에는 기준 전압(VREF)이 인가된다. 트랜지스터(6a)의 게이트에 이진 입력 신호(binary input signal; DI)가 인가되면, 트랜지스터(6a 및 6b) 각각은 이진 입력 신호(DI)에 따라 교대로 온 상태로 되고, 소정의 저항값을 갖는 부하 저항기(11a 및 11b)의 양단에 교대로 출력 전압이 발생한다. 이것에 의해, 아날로그 스위치를 구성하는 트랜지스터(7 및 8)는 교대로 온 상태로 되고, 정전류원(10)으로부터 소정 값의 정전류가 신호 전송 경로(5a 및 5b)를 통해 교대로 흐르게 된다.
신호 수신부(4)는 증폭기(12a 및 12b)와, 저항기(13a 및 13b) 및 비교기(14)로 개략 구성되어 있다. 증폭기(12a)와 저항기(13a) 각각은 신호 전송 경로(5a)의 임피던스와 정합하는 임피던스를 갖는다. 증폭기(12a)와 저항기(13a)는 신호 전송 경로(5a)를 통해 흐르는 전류를 전압으로 변환하는 트랜스-임피던스 회로(trans-impedance circuit)를 구성한다. 한편, 증폭기(12b)와 저항기(13b) 각각은 신호 전송 경로(5b)의 임피던스와 정합하는 임피던스를 갖는다. 증폭기(12b)와 저항기(13b)는 신호 전송 경로(5b)를 통해 흐르는 전류를 전압으로 변환하는 트랜스-임피던스 회로를 구성한다. 소정 값의 정전류가 신호 전송 경로(5a 및 5b)를 통해 교대로 흐르는 경우, 소정 값의 전압이 증폭기(12a 및 12b)에서 교대로 발생하기 때문에, 비교기(14)는 생성된 전압을 식별하여 이것을 재생 신호(DP)로서 출력한다.
상기 상술된 종래의 인터페이스 회로에 있어서, 어느 경우에도, 신호 전송부에 정전류원이 마련되어 있기 때문에, 신호 전송 경로 수의 감소를 위해, 1개의 신호 전송부에서 전송되는 신호를 두 개 이상의 신호 수신부가 병렬로 수신하는 경우, 신호 수신부의 개수에 의해서 수신측에서 얻어지는 전압의 진폭은 변하게 된다. 이것은, 신호 수신부의 개수에서의 증감으로 인해 임피던스가 정합될 수 없기 때문이다. 따라서, 신호 수신부의 개수가 확정되지 않으면, 신호 전송부에 마련될 정전류원은 설계될 수 없다. 따라서, 종래의 인터페이스 회로는 범용성이 작은 동시에, 장치 설치 후의 사정 변화에 유연하게 대응할 수 없다고 하는 결점이 있다. 특히, 상기 특허 공보에 개시된 종래의 인터페이스 회로에서는, 복잡한 구성을 갖는 트랜스-임피던스 회로를 구비하기 때문에, 신호 수신부의 개수가 변할 때마다, 신호 수신부의 설계도 변경되어야 하고, 더 한층 부적당하다. 또한, 상기 상술된 종래의 인터페이스 회로에서는, 어느 경우에도, 신호가 전송될 때 항상 전류를 흘릴 필요가 있기 때문에, 소비 전력의 큰 감소를 기대할 수 없다.
또한, 상기 상술된 특허 공보에 개시된 종래의 인터페이스 회로에서는, 상기 상술된 바와 같이, 복잡한 구성을 갖는 트랜스-임피던스 회로나 비교기 등이 필요하기 때문에, 회로 규모가 크게 되고, 이 인터페이스 회로를 반도체 집적회로에 집적하는 경우, 점유 면적이 커져 버린다고 하는 결점이 있다.
상기의 관점에서, 본 발명의 목적은 간단한 회로 구성으로 고품질로 고속으로 신호를 전송할 수가 있는 동시에, 소비 전력 및 EMI를 감소할 수 있으며, 더구나 신호 전송 경로의 수를 감소할 수가 있는 인터페이스 회로, 및 상기 인터페이스 회로를 구비하는 전자 장치 및 통신 시스템을 제공하는 것이다.
본 발명의 제 1의 양상에 따르면,
이진 입력 신호에 따라 교대로 온 상태로 되는 제 1 및 제 2의 스위칭 수단을 구비하는 신호 전송 회로와;
제 1의 신호 전송 경로를 통해 상기 제 1의 스위칭 수단과 접속되고, 상기 제 1의 스위칭 수단이 온 상태로 되는 경우 상기 제 1의 신호 전송 경로에 소정 값의 전류를 공급하는 제 1의 전류 공급 회로와, 제 2의 신호 전송 경로를 통해 상기 제 2의 스위칭 수단과 접속되고, 상기 제 2의 스위칭 수단이 온 상태로 되는 경우, 상기 제 2의 신호 전송 경로에 소정 값의 전류를 공급하는 제 2의 전류 공급 회로를 구비하는 신호 수신 회로를 포함하는 인터페이스 회로가 제공되는데,
상기 신호 수신 회로는 상기 제 1 및 제 2의 전류 공급 회로에서 전류 공급의 유무에 따라 발생되는 전압의 변화를 검출하고 이것을 이진 출력 신호의 형태로서 출력한다.
상기에 있어서, 상기 신호 수신 회로는 상기 제 1의 스위칭 수단이 오프 상태로 되는 경우 상기 제 1의 전류 공급 회로와 상기 제 1의 신호 전송 경로 사이의 접속점의 전위를 소정 값으로 유지하기 위한 제 1의 전위 유지 수단과, 상기 제 2의 스위칭 수단이 오프 상태로 되는 경우 상기 제 2의 전류 공급 회로와 상기 제 2의 신호 전송 경로 사이의 접속점의 전위를 소정 값으로 유지하기 위한 제 2의 전위 유지 수단을 구비하는 것이 바람직하다.
또한, 상기 신호 전송 회로는 상기 제 1 및 제 2의 스위칭 수단 둘 다를 오프 상태로 하는 출력 정지 수단을 구비하는 것이 바람직하다.
또한, 상기 제 1 및 제 2의 스위칭 수단, 상기 제 1 및 제 2의 전류 공급 회로, 및 상기 제 1의 전위 유지 수단은 트랜지스터로 구성되는 것이 바람직하다.
또한, 적어도 상기 제 1 및 제 2의 전류 공급 회로는 바이폴라 트랜지스터로 구성되어 되는 것이 바람직하다.
또한, 상기 제 1의 전류 공급 회로는 단지 하나의 트랜지스터로 구성된 전류 공급 회로용 트랜지스터의 사이즈의 1/2이며 서로 사이즈가 같은 제 1 및 제 2의 트랜지스터로 구성되고, 상기 제 2의 전류 공급 회로는 단지 하나의 트랜지스터로 구성된 전류 공급 회로용 트랜지스터의 사이즈의 1/2이며 서로 사이즈가 같은 제 3 및 제 4의 트랜지스터로 구성되며, 상기 제 1의 전류 공급 회로와 상기 제 1의 신호 전송 경로 사이의 접속점에서 본 회로 구성과, 상기 제 2의 전류 공급 회로와 상기 제 2의 신호 전송 경로 사이의 접속점에서 본 회로 구성이 대칭인 것이 바람직하다.
본 발명의 제 2의 양상에 따르면, 상기 상술된 인터페이스 회로를 구비하는 전자 장치가 제공된다.
본 발명의 제 3의 양상에 따르면, 상기 상술된 신호 전송 회로를 갖는 회로와 상기 상술된 신호 수신 회로를 갖는 적어도 하나의 회로를 구비하는 전자 장치가 제공된다.
본 발명의 제 4의 양상에 따르면, 상기 상술된 신호 전송 회로를 갖는 적어도 하나의 회로와 상기 상술된 신호 수신 회로를 갖는 적어도 하나의 회로를 구비하는 전자 장치가 제공된다.
본 발명의 제 5의 양상에 따르면, 상기 상술된 신호 전송 회로를 갖는 전자 장치와 상기 상술된 신호 수신 회로를 갖는 적어도 하나의 전자 장치를 구비하는 통신 시스템이 제공된다.
본 발명의 제 6의 양상에 따르면, 상기 상술된 신호 전송 회로를 갖는 적어도 하나의 전자 장치와 상기 상술된 신호 수신 회로를 갖는 적어도 하나의 전자 장치를 구비하는 통신 시스템이 제공된다.
본 발명의 상기 및 다른 목적과, 이점 및 특징은 첨부된 도면과 연계한 하기의 설명으로부터 명백해질 것이다.
도 1은 본 발명의 제 1의 실시예에 따른 인터페이스 회로의 전기적 구성을 개략적으로 도시하는 회로도.
도 2는 제 1의 실시예에 따른 신호 전송 경로의 등가 회로의 구성의 일 예를 개략적으로 도시하는 회로도.
도 3a 내지 도 3d는 도 1의 인터페이스 회로의 동작을 설명하는 파형도.
도 4는 도 1의 인터페이스 회로의 적용의 일례를 개략적으로 도시하는 블록도.
도 5는 본 발명의 제 2의 실시예에 따른 인터페이스 회로를 구성하는 신호 수신부의 전기적 구성을 개략적으로 도시하는 회로도.
도 6은 본 발명의 제 3의 실시예에 따른 인터페이스 회로를 구성하는 신호 수신부의 전기적 구성을 개략적으로 도시하는 회로도.
도 7은 본 발명의 제 4의 실시예에 따른 인터페이스 회로를 구성하는 신호 수신부의 전기적 구성을 개략적으로 도시하는 회로도.
도 8a 내지 도 8d는 도 7의 인터페이스 회로의 동작을 설명하는 파형도.
도 9는 본 발명의 제 5의 실시예에 따른 인터페이스 회로를 구성하는 신호 전송부의 전기적 구성을 개략적으로 도시하는 회로도.
도 10은 도 9의 인터페이스 회로의 일 예를 개략적으로 도시하는 블록도.
도 11은 종래의 인터페이스 회로의 전기적 구성을 개략적으로 도시하는 회로도.
♠도면의 주요 부분에 대한 부호의 설명♠
21, 22 : 반도체 집적회로
23 : 신호 전송부
24 : 신호 수신부
25a, 25b : 신호 전송 경로
본 발명을 실현하는 가장 양호한 실시예가 첨부된 도면과 연계하여 하기에 설명될 것이다.
제 1의 실시예
도 1은 본 발명의 제 1의 실시예에 따른 인터페이스 회로의 전기적 구성을 개략적으로 도시하는 회로도이다. 이 실시예의 인터페이스 회로는 신호 전송부(23)를 구성하는 반도체 집적회로(21)와 신호 수신부(24)를 구성하는 반도체 집적 회로(22)로 개략 구성된다. 신호 전송부(23)와 신호 수신부(24)는 인쇄 회로 기판 상에 형성된 신호 전송 경로(25a 및 25b)를 통해 접속되어 있다.
전송부(23)는 인버터(26 및 27) 및 오픈-드레인형(open-drain type)의 N 채널 MOS 트랜지스터(28및 29)로 개략 구성되어 있다. 인버터(26)는 이진 입력 신호(DI)를 반전하여 반전된 신호를 출력한다. 인버터(27)는 인버터(26)의 출력 신호를 반전하여 출력한다. MOS 트랜지스터(28)의 게이트는 인버터(26)의 출력 단자(output terminal)에 접속되고, 그 소스는 접지되며, 그 드레인은 반도체 집적회로(21)의 출력 단자(30a)에 접속되어 있다. MOS 트랜지스터(28)가 인버터(26)의 출력 신호에 의해서 온 상태로 되었을 때, 신호 전송 경로(25a)를 통해 신호 수신부(24)로부터 공급된 전류는 그라운드로 전달된다. 한편, MOS 트랜지스터(29)의 게이트는 인버터(27)의 출력 단자에 접속되고, 그 소스는 접지되며, 그 드레인은 반도체 집적회로(21)의 출력 단자(30b)에 접속되어 있다. MOS 트랜지스터(29)가 인버터(27)의 출력 신호에 의해서 온 상태로 되었을 때, 신호 전송 경로(25b)를 통해 신호 전송부(23)로부터 공급된 전류는 그라운드로 전달된다.
신호 수신부(24)는 P 채널 MOS 트랜지스터(31 및 32)와, N 채널 MOS 트랜지스터(33 및 34), 및 인버터(35)로 개략 구성되어 있다. MOS 트랜지스터(31)의 소스는 전원 전압(VDD)이 인가되는 접속점을 통해 MOS 트랜지스터(32)의 소스에 접속된다. MOS 트랜지스터(31)의 게이트는 MOS 트랜지스터(32)의 게이트에 접속되고, 그 접속점은 MOS트랜지스터(31)의 드레인에 접속된다. MOS 트랜지스터(31)의 게이트 및 드레인은 MOS 트랜지스터(33)의 드레인에 접속된다. MOS 트랜지스터(32)의 드레인은 인버터(35)의 입력 단자와 MOS 트랜지스터(34)의 드레인에 접속되어 있다. MOS 트랜지스터(33)의 게이트는 소정 값으로 고정된 바이어스 전압(VB)이 인가되는 접속점을 통해 MOS 트랜지스터(34)의 게이트에 접속되어, 게이트 접지 회로(게이트 grounding circuit)를 구성한다. MOS 트랜지스터(33)의 소스는 반도체 집적회로(22)의 입력 단자(36a)에 접속되고, MOS 트랜지스터(34)의 소스는 반도체 집적회로(22)의 입력 단자(36b)에 접속되어 있다.
다음에, 신호 전송 경로(25a 및 25b)의 등가 회로를 도 2에 도시된 간략화된 분포 상수 회로의 형태로 제공하고, 입력 신호(DI)가 도 3a에 도시된 파형을 갖는 것으로 가정함으로써 상기 상술된 인터페이스 회로의 동작을 설명할 것이다.
입력 신호(DI)가 "H" 레벨로 상승하면, 인버터(26)의 출력 신호가 "L" 레벨로 하강하기 때문에, MOS 트랜지스터(28)는 오프 상태로 된다. 이것에 의해, 반도체 집적회로(21)의 출력 단자(30a)에서의 전압(Da), 즉, MOS 트랜지스터(28)의 드레인 전압은 도 3b에 도시된 바와 같이 0V보다 약간 높은 전압이 되어, 신호 수신부(24)의 전원으로부터 MOS 트랜지스터(31 및 33)와 신호 전송 경로(25a) 및 MOS 트랜지스터(28)를 통해 그라운드로 거의 전류가 흐르지 않게 된다.
인버터(26)의 출력 신호가 "L" 레벨에 하강하면, 인버터(27)의 출력 신호는 "H" 레벨로 상승하기 때문에, MOS 트랜지스터(29)는 온 상태로 된다. 이것에 의해, 반도체 집적회로(21)의 출력 단자(30b)에서의 전압(Db), 즉, MOS 트랜지스터(28)의 드레인 전압은, 도 3c에 도시된 바와 같이, 거의 0V가 되어, 신호 수신부(24)의 전원으로부터 MOS 트랜지스터(32 및 34)와, 신호 전송 경로(25b) 및 MOS 트랜지스터(29)를 통해 그라운드로 소정 값의 전류가 흐르게 된다. 따라서, MOS 트랜지스터(32)의 드레인과 MOS 트랜지스터(34)의 드레인 사이의 접속점에서의 전압(DR), 즉, 인버터(35)의 입력 단자에서의 전압은 거의 0V가 되기 때문에, 인버터(35)의 출력 신호(DO)는, 도 3d에 도시된 바와 같이, 소정 시간 지연되어 "H" 레벨로 상승한다.
다음에, 입력 신호(DI)가 "L" 레벨로 하강하면, 인버터(26)의 출력 신호는 "H" 레벨로 상승하기 때문에, MOS 트랜지스터(28)는 온 상태로 된다. 이것에 의해, 반도체 집적회로(21)의 출력 단자(30a)에서의 전압(Da), 즉, MOS 트랜지스터(28)의 드레인 전압은, 도 3b에 도시된 바와 같이, 거의 0V가 되어, 신호 수신부(24)의 전원으로부터 MOS 트랜지스터(31 및 33)와, 신호 전송 경로(25a) 및 MOS 트랜지스터(28)를 통해 그라운드로 소정 값의 전류가 흐르게 된다.
인버터(26)의 출력 신호가 "H" 레벨로 상승하면, 인버터(27)의 출력 신호는 "L" 레벨로 하강하기 때문에, MOS 트랜지스터(29)는 오프 상태로 된다. 이것에 의해, 반도체 집적회로(21)의 출력 단자(30b)에서의 전압(Db), 즉, MOS 트랜지스터(29)의 드레인 전압은, 도 3c에 도시된 바와 같이, 0V보다 약간 높은 전압으로 되어, 신호 수신부(24)의 전원으로부터 MOS 트랜지스터(32 및 34)와, 신호 전송 경로(25b) 및 MOS 트랜지스터(29)를 통해 그라운드로 거의 전류가 흐르지 않게 된다. 따라서, MOS 트랜지스터(32)의 드레인과 MOS 트랜지스터(34)의 드레인 사이의 접속점에서의 전압(DR), 즉, 인버터(35)의 입력 단자에서의 전압은 거의 전원전압(VDD)과 같은 전압으로 되기 때문에, 인버터(35)의 출력 신호(DO)는, 도 3d에 도시된 바와 같이, 소정 시간 지연되어 "L" 레벨로 하강한다.
따라서, 본 실시예에 따르면, 신호 전송부(23)는 스위칭 회로로서 기능하는 MOS 트랜지스터(28 및 29)를 구비하고 있고, 종래의 기술과는 달리, 정전류원을 구비하지 않는다. 신호 수신부(24)는 정전류원과 같은 기능을 갖는 MOS 트랜지스터(31 및 32)를 구비하고 있다. 따라서, 도 4에 도시된 바와 같이, 신호 전송 경로의 수를 감소하기 위해서, 1개의 신호 전송부(23)로부터 전송될 신호가 n 개(n은 정수)의 신호 수신부(241∼24n)에 의해 병렬로 수신되는 경우에도, 신호 수신부의 개수에 관계없이 신호 전송부(23)가 자유롭게 설계될 수가 있다. 이것에 의해, 인터페이스 회로는 범용성이 큰 동시에, 장치 설치 후 사정 변화에 유연하게 대응할 수 있다.
또한, 본 실시예에 따르면, 신호가 전송되는 동안, MOS 트랜지스터(28 또는 29) 중 어느 하나만이 온 상태로 되어, 신호 전송 경로(25a 또는 25b)의 어느 하나만을 통해 전류가 흐르기 때문에, 소비전력을 크게 절감할 수가 있다.
또한, 본 실시예에 따르면, 도 1로부터 명백한 바와 같이, 인터페이스 회로가 지극히 간단한 회로 구성을 갖도록 구성되기 때문에, 반도체 집적회로에 집적될 때 그렇게 큰 점유 면적을 차지하지는 않는다. 또한, 도 1로부터 명백한 바와 같이, 직렬로 연결된 세 개의 MOS 트랜지스터를 구동시킬 수 있는 전력만이 필요되기 때문에, 인터페이스 회로는 약 1.5V만의 전력에 의해 동작될 수 있다.
제 2의 실시예
도 5는 본 발명의 제 2의 실시예에 따른 인터페이스 회로를 구성하는 신호 수신부(41)의 전기적 구성을 개략적으로 도시하는 회로도이다. 이 도면에 있어서, 도 1의 각 부분에 대응하는 부분에는 동일한 도면 부호를 붙여 그 설명을 생략한다. 도 5에 도시된 바와 같이, 본 실시예의 인터페이스 회로에는 N 채널 MOS 트랜지스터(42 및 43)가 새롭게 제공되어 있다. 또한, 신호 전송부의 구성 및 동작과 신호 수신부(41)와 신호 전송부 사이의 신호 전송 경로를 통한 접속은 도 1에 도시된 신호 전송부(23)의 구성 및 동작과 신호 수신부(24)와 신호 전송부(23) 사이의 신호 전송 경로(25a 및 25b)를 통한 접속과 마찬가지이기 때문에, 그 설명은 생략한다.
MOS 트랜지스터(42)의 게이트는 바이어스 전압(VB)이 인가되는 접속점을 통해 MOS 트랜지스터(43)의 게이트에 접속되고 MOS 트랜지스터(42 및 43)의 소스 둘 다는 접지된다. MOS 트랜지스터(42)의 드레인은 MOS 트랜지스터(33)의 소스에 접속되고, MOS 트랜지스터(43)의 드레인은 MOS 트랜지스터(34)의 소스에 접속되어 있다.
예를 들면, MOS 트랜지스터(28)가 온 상태로 되는 경우 MOS 트랜지스터(33)를 통해 흐르는 전류의 약 10∼25%의 전류를 MOS 트랜지스터(33)에 제공함으로써, 신호 전송 경로(25a)를 통해 MOS 트랜지스터(33)의 소스에 접속되고 신호 전송부(23)를 구성하는 MOS 트랜지스터(28)가 오프 상태로 되는 경우에도, MOS 트랜지스터(33)의 소스 전압, 즉, 입력 단자(36a)에서의 전압(Da)이 소정의 값에 고정되도록 MOS 트랜지스터(42)가 구성되어 있다. 유사하게, 예를 들면, MOS 트랜지스터(29)가 온 상태로 된 경우 MOS 트랜지스터(34)를 통해 흐르는 전류의 약 10∼25%의 전류를 MOS 트랜지스터(34)에 제공함으로써, 신호 전송 경로(25b)를 통해 MOS 트랜지스터(34)의 소스에 접속되고 신호 전송부(23)를 구성하는 MOS 트랜지스터(29)가 오프 상태로 되는 경우에도, MOS 트랜지스터(34)의 소스 전압, 즉, 입력 단자(36b)에서의 전압(Db)이 소정의 값에 고정되도록 MOS 트랜지스터(43)가 구성되어 있다.
본 실시예의 인터페이스 회로를 구성하는 신호 수신부(41)의 기본적인 동작은 도 1에 도시된 신호 수신부의 동작과 동일하기 때문에, 그 설명은 생략한다.
이와 같이, 본 실시예에 따르면, MOS 트랜지스터(42 및 43)를 설치함으로써, 신호 전송부에 마련된 스위칭 회로가 오프 상태로 되는 경우에도, 신호 전송 경로의 전위 및 신호 수신부의 내부 전위가 소정의 값에 고정된다. 따라서, 제 1의 실시예와 비교하여 신호의 전송 동작이 더 안정되기 때문에, 인터페이스 회로는 외부 노이즈에 대해 더 내성을 가질 수 있다. 또한, 신호가 전송되는 경우, MOS 트랜지스터(33 및 34)의 소스 전압은 상기 소정의 값으로부터 약 0V로 즉시 변화되기 때문에, 제 1의 실시예와 비교하여 고속으로 신호를 수신할 수가 있다.
제 3의 실시예
도 6은 본 발명의 제 3의 실시예에 따른 인터페이스 회로를 구성하는 신호 수신부(51)의 전기적 구성을 개략적으로 도시하는 회로도이다. 신호 전송부의 구성 및 동작과 신호 수신부(51)와 신호 전송부 사이의 신호 전송 경로를 통한 접속은 도 1에 도시된 신호 전송부(23)의 구성 및 동작과 신호 수신부(24)와 신호 전송부(23) 사이의 신호 전송 경로(25a 및 25b)를 통한 접속과 마찬가지이기 때문에, 그 설명은 생략한다.
본 실시예 신호 수신부(51)는 P 채널 MOS 트랜지스터(52a, 52b, 53a 및 53b)와, N 채널 MOS 트랜지스터(54a, 54b, 55a, 55b, 56 및 57)와, NAND 게이트(58 및 59), 및 인버터(60)로 개략 구성되어 있다.
MOS 트랜지스터(52a, 52b, 53a 및 53b)의 각 사이즈는 MOS 트랜지스터(31 및 32)의 각 사이즈의 1/2이다. MOS 트랜지스터(52a)의 소스는 전원 전압(VDD)이 인가되는 접속점을 통해 MOS 트랜지스터(53a)의 소스에 접속된다. MOS 트랜지스터(52a)의 게이트는 MOS 트랜지스터(53a)의 게이트에 접속되고, 그 접속점은 MOS 트랜지스터(52a)의 드레인에 접속된다. MOS 트랜지스터(52a)의 게이트와 드레인은 MOS 트랜지스터(54a)의 드레인에 접속된다. MOS 트랜지스터(53a)의 드레인은 MOS 트랜지스터(55a)의 드레인에 접속되고 또한 NAND 게이트(59)의 제 2의 입력 단자에도 접속된다. MOS 트랜지스터(54a)의 게이트는 소정의 값으로 고정된 바이어스 전압(VB)이 인가되는 접속점을 통해 MOS 트랜지스터(55a)의 게이트에 접속되어, 게이트 접지 회로를 구성한다. MOS 트랜지스터(54a)의 소스는 반도체 집적회로(22)의 입력 단자(36a)에 접속되어 있는 동시에, MOS 트랜지스터(56)의 드레인에 접속되어 있다. MOS 트랜지스터(55a)의 소스는 반도체 집적회로(22)의 입력 단자(36b)에 접속되어 있는 동시에, MOS 트랜지스터(57)의 드레인에 접속되어 있다.
MOS 트랜지스터(52b)의 소스는 전원 전압(VDD)이 인가되는 접속점을 통해 MOS 트랜지스터(53b)의 소스에 접속된다. MOS 트랜지스터(52b)의 게이트는 MOS 트랜지스터(53b)의 게이트에 접속되고 그 접속점은 MOS 트랜지스터(52b)의 드레인에 접속된다. MOS 트랜지스터(52b)의 게이트와 드레인은 MOS 트랜지스터(54b)의 드레인에 접속된다. MOS 트랜지스터(53b)의 드레인은 MOS 트랜지스터(55b)의 드레인에 접속되고 동시에, NAND 게이트(58)의 제 1의 입력 단자에 접속되어 있다. MOS 트랜지스터(54b)의 게이트는 바이어스 전압(VB)이 인가되는 접속점을 통해 MOS 트랜지스터(55b)의 게이트에 접속되어, 게이트 접지 회로를 구성한다. MOS 트랜지스터(54b)의 소스는 입력 단자(36b)에 접속되어 있는 동시에, MOS 트랜지스터(57)의 드레인에 접속되어 있다. MOS 트랜지스터(55b)의 소스는 입력 단자(36a)에 접속되어 있는 동시에, MOS 트랜지스터(56)의 드레인에 접속되어 있다. 따라서, 입력 단자(36a)에서 본 회로 구성과, 입력 단자(36b)에서 본 회로 구성은 대칭이다.
MOS 트랜지스터(56)의 게이트는 바이어스 전압(VB)이 인가되는 접속점을 통해 MOS 트랜지스터(57)의 게이트에 접속되고 MOS 트랜지스터(56 및 57) 각각의 소스는 접지되어 있다. 예를 들면, MOS 트랜지스터(28)가 온 상태로 되는 경우 MOS 트랜지스터(54a 및 55b)를 통해 흐르는 전체 전류의 약 10∼25%의 전류를 MOS 트랜지스터(54a 및 55b)에 제공함으로써, 신호 전송 경로(25a)를 통해 MOS 트랜지스터(54a 및 55b)의 소스에 접속되고 신호 전송부(23)를 구성하는 MOS 트랜지스터(28)가 오프 상태로 된 경우에도, MOS 트랜지스터(54a 및 55b)의 소스 전압, 즉, 입력 단자(36a)에서의 전압(Da)이 소정의 값에 고정되도록 MOS 트랜지스터(56)가 구성되어 있다. 유사하게, 예를 들면, MOS 트랜지스터(29)가 온 상태인 경우 MOS 트랜지스터(54b 및 55a)를 통해 흐르는 전체 전류의 약 10∼25%의 전류를 MOS 트랜지스터(54b 및 55a)에 제공함으로써, 신호 전송 경로(25b)를 통해 MOS 트랜지스터(54b 및 55a)의 소스에 접속되고 신호 전송부(23)를 구성하는 MOS 트랜지스터(29)가 오프 상태로 된 경우에도, MOS 트랜지스터(54b 및 55a)의 소스 전압, 즉, 입력 단자(36b)에서의 전압(Db)이 소정의 값에 고정되도록 MOS 트랜지스터(57)가 구성되어 있다. NAND 게이트(58 및 59)는 RS 플립플롭(flip flop)을 구성한다. MOS 트랜지스터(53a)의 드레인과 MOS 트랜지스터(55a)의 드레인 사이의 접속점에서의 전압(DRa)은 NAND 게이트(59)에 입력되고, MOS 트랜지스터(53b)의 드레인과 MOS 트랜지스터(55b)의 드레인 사이의 접속점에서의 전압(DRb)은 NAND 게이트(58)에 입력된다. NAND 게이트(58 및 59)는 이들 입력의 파형 정형(waveform shaping)을 수행하여 이들을 출력한다. 인버터(60)는 NAND 게이트(58)로부터의 출력 신호를 반전하여 출력 신호(DO)로서 출력한다. NAND 게이트(58 및 59)가 파형 정형 회로로서 동작하기 때문에, 설치되지 않을 수도 있다. 대신, 예를 들면, 인버터(60)의 입력 단자가 MOS 트랜지스터(53a)의 드레인과 MOS 트랜지스터(55a)의 드레인 사이의 접속점에 직접적으로 접속될 수 있다. 본 실시예의 인터페이스 회로를 구성하는 신호 수신부(51)의 기본적인 구성이 도 5에 도시된 신호 수신부(41)의 구성과 동일하기 때문에, 그 설명은 생략한다.
이와 같이, 본 실시예에 따르면, 입력 단자(36a)에서 본 회로 구성과, 입력 단자(36b)에서 본 회로 구성이 대칭이기 때문에, 신호 전송부의 스위칭 회로를 구성하는 MOS 트랜지스터(28)가 온 상태로 될 때 수행되는 동작과 MOS 트랜지스터(29)가 온 상태로 될 때 수행되는 동작도 또한 대칭이다. 따라서, 제 2의 실시예와 비교하여 신호의 전송 동작이 더 안정적이다. 이것에 의해, 신호의 전송 동작을 고속으로 할 수 있다. 예를 들면, 전원 전압(VDD)을 3.3V로 하여, 풀진폭(full amplitude)의 출력 신호(DO)가 얻어지는 최대의 주파수는, 도 1에 도시된 회로 구성에서는 300MHz 이하, 도 5에 도시된 회로 구성에서는 300MHz 전후, 본 실시예의 구성에서는 400MHz 전후가 된다. 또, 상기한 LVDS 기술에 기초한 인터페이스 회로를 사용함으로써 상기와 동일한 신호 전송 경로를 통해 신호가 전송되는 경우, 전원 전압(VDD)을 3.3V로 하여, 풀진폭(full amplitude)의 출력 신호(DO)가 얻어지는 최대의 주파수는 350MHz 이하이다. 또한, 본 실시예에 따르면, MOS 트랜지스터(52a, 52b, 53a 및 53b)의 각 사이즈가 도 1에 도시된 MOS 트랜지스터(31 및 32)의 각 사이즈의 1/2이기 때문에, 동작 전류도 1/2로 감소하고, 상기한 제 2의 실시예와 같이, MOS 트랜지스터(56 및 57)가 제공되어 있기 때문에, 상기한 제 2의 실시예와 동일한 효과가 얻어지는 것은 말할 필요도 없다.
제 4의 실시예
도 7은 본 발명의 제 4의 실시예에 따른 인터페이스 회로를 구성하는 신호 수신부(61)의 전기적 구성을 개략적으로 도시하는 회로도이다. 도 7에 있어서, 도 1의 각 부분에 해당하는 부분에는 동일의 부호를 붙여, 그 설명을 생략한다. 본 실시예의 인터페이스 회로는 N 채널 MOS 트랜지스터(33 및 34) 대신 NPN 형 바이폴라 트랜지스터(62 및 63)를 구비하고 N 채널 MOS 트랜지스터(64 및 65)를 구비한다. 신호 전송부의 구성 및 동작과 신호 수신부(61)와 신호 전송부 사이의 신호 전송 경로를 통한 접속은 도 1에 도시된 신호 전송부(23)의 구성 및 동작과 신호 수신부(24)와 신호 전송부(23) 사이의 신호 전송 경로(25a 및 25b)를 통한 접속과 마찬가지이기 때문에, 그 설명을 생략한다.
바이폴라 트랜지스터(62 및 63)의 베이스는 소정의 값으로 고정된 바이어스 전압(VB1)이 인가되는 접속점을 통해 바이폴라 트랜지스터(63)의 베이스에 접속되어, 베이스 접지 회로를 구성하게 된다. 바이폴라 트랜지스터(62)의 콜렉터는 MOS 트랜지스터(31)의 게이트와 드레인에 접속되고 그 에미터(emitter)는 반도체 집적회로(22)의 입력 단자(36a)와 MOS 트랜지스터(64)의 드레인에 접속된다. 바이폴라 트랜지스터(63)의 콜렉터는 MOS 트랜지스터(32)의 드레인과 인버터(35)의 입력 단자에 접속되며, 그 에미터는 반도체 집적회로(22)의 입력 단자(36b)와 MOS 트랜지스터(65)의 드레인에 접속된다.
MOS 트랜지스터(64)의 베이스는 바이어스 전압(VB2)이 인가되는 접속점을 통해 MOS 트랜지스터(65)의 베이스에 접속되고 이들의 소스 둘 다는 접지된다. MOS 트랜지스터(64 및 65)의 기능은 상기 상술한 제 2의 실시예에 있어서의 MOS 트랜지스터(42 및 43)의 기능과 거의 같기 때문에, 그 설명을 생략한다. 또한, 신호 전송 경로(25a 및 25b)의 등가 회로를 도 2에 도시된 간략화된 분포 상수 회로의 형태로 표현하고, 입력 신호(DI)가 도 8a에 도시된 파형을 갖는 것으로 가정함으로써 상술된 상기 구성을 갖는 인터페이스 회로를 구성하는 신호 수신부(61)의 기본적인 동작은 도 1에 도시된 신호 수신부(24)의 동작과 거의 동일하기 때문에, 그 설명은 생략한다. 그러나, 도 3b와 도 8b 및 도 3c와 도 8c를 비교에서 명백한 바와 같이, 도 8b 및 도 8c에서의 신호 전송 경로(36a 및 36b)에 대한 전압(Da및 Db)이 도 3b 및 도 3c에서의 것보다 작다. 이것은, 바이폴라 트랜지스터(62 및 63)를 포함하는 베이스 접지 회로는, 도 1에 도시된 MOS 트랜지스터(33 및 34)를 포함하는 게이트접지 회로와 비교하여, 에미터의 임피던스가 소스의 임피던스보다도 낮은 값에서 안정하기 때문이다. 또한, 바이폴라 트랜지스터의 동작 속도가 빠르기 때문에, 도 3d와 도 8d의 비교에서 알 수 있는 바와 같이, 입력 신호(DI)에 대한 출력 신호(DO )의 지연 시간이 적다. 따라서, 본 실시예에 따르면, 제 1의 실시예와 비교하여 신호의 전송 동작을 고속으로 할 수 있다.
또한, 게이트 접지 회로와 비교하여, 베이스 접지 회로는 에미터의 임피던스가 소스의 임피던스보다도 낮은 값에서 안정하기 때문에, 본 실시예의 신호 전송 동작은 제 2의 실시예와 비교하여 더 안정적이다.
이와 같이, 바이폴라 트랜지스터(62 및 63)를 사용함으로써, 이상적인 전류 구동형 인터페이스 회로가 실현될 수 있다.
제 5의 실시예
도 9는 본 발명의 제 5의 실시예에 따른 인터페이스 회로를 구성하는 신호 전송부(71)의 전기적 구성을 개략적으로 도시하는 회로도이다. 도 9에 있어서, 도 1의 각 부분에 해당하는 부분에는 동일의 부호를 붙여, 그 설명을 생략한다. 도 9에 도시된 인터페이스 회로에서는, 인버터(26 및 27) 대신, NOR-게이트(72 및 73)가 제공된다. 신호 수신부의 구성 및 동작과 신호 전송부(71)와 신호 수신부 사이의 신호 전송 경로를 통한 접속은 도 1에 도시된 신호 수신부(24)의 구성 및 동작과 신호 전송부(71)와 신호 수신부(24) 사이의 신호 전송 경로(25a 및 25b)를 통한 접속과 마찬가지이기 때문에, 그 설명은 생략한다.
NOR-게이트(72)에 있어서, 제 1의 입력 단자에 인에이블 신호(EN)가 입력되고, 제 2의 입력 단자에 이진 입력 신호(DI)가 입력되어, 인에이블 신호(EN)가 "L" 레벨에 있는 경우, NOR 게이트(72)는 입력 신호(DI)를 반전하여 MOS 트랜지스터(28)의 게이트에 제공한다. NOR-게이트(73)에 있어서, 제 1의 입력 단자에 인에이블 신호(EN)가 입력되고, 제 2의 입력 단자에 NOR-게이트(72)의 출력 신호가 입력되어, 인에이블 신호(EN)가 "L" 레벨에 있는 경우, NOR-게이트(73)는 NOR-게이트(72)의 출력 신호를 반전하여 MOS 트랜지스터(29)의 게이트에 인가한다. 이 경우의 신호 전송부(71)의 기본적인 동작은 도 1에 도시된 신호 전송부(23)의 동작과 거의 동일하기 때문에, 그 설명은 생략한다.
인에이블 신호(EN)가 "H" 레벨인 경우, NOR-게이트(72)의 제 2의 입력 단자에 입력 신호(DI)가 입력되더라도, NOR-게이트(72 및 73)의 출력 신호는 항상 "L"레벨로 되기 때문에, MOS 트랜지스터(28 및 29) 둘 다는 오프 상태로 된다. 따라서, 도 10에 도시된 바와 같이, 신호 전송 경로의 수를 감소하기 위해서, m 개(m은 정수)의 신호 전송부(711∼71m)와 n 개(n은 정수)의 신호 수신부(241∼24n)가 병렬로 접속되는 경우에도, "L" 레벨인 인에이블 신호(EN)를, 예를 들면, 신호 전송부(711)에 공급하고 "H" 레벨인 인에이블 신호(EN)를 신호를 전송하지 않는 (m-1) 개의 신호 전송부에 공급함으로써, 신호 전송부(711)로부터 n 개의 신호 수신부(241∼24n)에 병렬로 신호를 전송할 수가 있어, 보다 융통성을 갖는 신호 전송 경로를 구성하는 것이 가능해진다.
또한, 신호 전송부(71)와 신호 수신부(24)가 신호 전송 경로(25a 및 25b)를 통해 1 대 1의 관계로 접속되는 경우에도, 신호를 전송되지 않을 때 신호 전송부(71)에 "H" 레벨의 인에이블 신호(EN)를 공급함으로써, MOS 트랜지스터(28 및 29)가 모두 오프 상태로 되어, 신호 전송 경로(25a 및 25b)를 통해 거의 전류가 흐르지 않기 때문에, 소비전력이 감소될 수 있다.
상기 상술된 바와 같이, 본 발명의 인터페이스 회로는 이진 입력 신호에 따라 교대로 온 상태로 되는 제 1 및 제 2의 스위칭 장치를 구비하는 신호 전송부와 상기 제 1의 스위칭 장치가 온 되는 경우 제 1의 신호 전송 경로에 소정 값의 전류를 공급하는 제 1의 전류 공급 장치와, 상기 제 2의 스위칭 장치가 온 되는 경우 제 2의 신호 전송 경로에 소정 값의 전류를 공급하는 제 2의 전류 공급 장치를 구비하는 신호 수신부를 구비하고 있기 때문에 그리고 상기 신호 수신부가 상기 제 1 및 제 2의 전류 공급 장치에서의 전류 공급의 유무에 따라 생성된 전압에서의 변화를 검출하여 출력 신호의 형태로 출력하기 때문에, 신호 전송 경로에 존재하는 임피던스, 신호 전송 경로 사이의 상호 간섭 또는 외부 노이즈에 의해 영향을 받지 않으면서 고품질의 신호가 고속으로 전송될 수 있다. 또한, 전력 소비와 EMI뿐만 아니라 전송 경로의 수가 감소될 수 있다. 이것에 의해, 신호 수신부의 수에 관계없이 신호 전송부가 자유롭게 설계될 수 있다. 또한, 본 발명의 인터페이스 회로는 인터페이스 회로는 큰 범용성을 제공할 수 있고, 장치 설치 후의 사정 변화에 유연하게 대응할 수 있다. 본 발명의 인터페이스 회로가 아주 단순화된 회로 구성을 가지고 있기 때문에, 반도체 회로에 집적될 때 점유 면적을 크게 차지하지 않는다.
또한 본 발명의 인터페이스 회로의 다른 구성에 따르면, 제 1 및 제 2의 전위 유지 장치를 갖는 신호 수신부를 구비하고 있기 때문에, 안정한 신호의 전송이 수행되어, 외부 노이즈에 대한 높은 내성 및 고속의 신호 수신이 가능하게 된다.
본 발명의 인터페이스 회로의 또 다른 구성에 따르면, 출력 정지 장치를 갖는 신호 전송부를 구비하기 때문에, 신호 전송 경로의 수를 더 감소할 수 있어, 보다 융통성을 갖는 신호 전송 경로를 구성하는 것이 가능해진다. 또한, 신호를 전송하지 않는 경우, 신호 전송 경로에 거의 전류가 흐르지 않기 때문에, 그 소비 전력을 절감할 수가 있다.
또한, 본 발명의 인터페이스 회로의 또 다른 구성에 따르면, 전류 공급 장치가 바이폴라 트랜지스터로 이루어지기 때문에, 신호가 안정한 상태에서 고속으로 전송될 수 있고, 그 결과 이상적인 전류 구동형 인터페이스 회로를 구현할 수 있다.
또한, 본 발명의 인터페이스 회로의 또 다른 구성에 따르면, 제 1의 전류 공급 장치는 단지 하나의 트랜지스터로 구성된 전류 공급 회로용 트랜지스터의 사이즈의 1/2이며 서로 사이즈가 같은 제 1 및 제 2의 트랜지스터로 구성되고, 상기 제 2의 전류 공급 장치는 단지 하나의 트랜지스터로 구성된 전류 공급 회로용 트랜지스터의 사이즈의 1/2이며 서로 사이즈가 같은 제 3 및 제 4의 트랜지스터로 구성되며, 상기 제 1의 전류 공급 장치와 상기 제 1의 신호 전송 경로 사이의 접속점에서 본 회로 구성과, 상기 제 2의 전류 공급 장치와 상기 제 2의 신호 전송 경로 사이의 접속점에서 본 회로 구성이 대칭이기 때문에, 대칭적인 신호 전송의 동작 및 안정되고 고속의 신호 전송을 수행할 수 있으며, 소비되는 동작 전류가 1/2로 감소된다.
본 발명의 인터페이스 회로의 또 다른 구성에 따르면, 전자 장치와 통신 시스템에 대해 필요한 신호 전송 경로의 수가 크게 감소될 수 있다.
본 발명은 상기 상술된 실시예에 제한되는 것이 아니라, 본 발명의 요지를 벗어나지 않는 범위 내에서 수정 및 변경될 수 있다. 예를 들면, 상기 상술된 실시예에 있어서, 신호 전송 경로(25a 및 25b)로서 인쇄 회로 기판 상에 형성된 패턴이 사용되었지만, 본 발명은 이에 제한되지 않고, 예를 들면, 일반적인 선재(line material), 한 쌍의 꼬인 와이어(twisted pair wire), 동축 케이블, 플랫 케이블(flat cable), 또는 플렉시블 케이블(flexible cable)과 같은 재료가 사용될 수도 있다.
또한, 상기 상술된 실시예에 있어서는, 전송측 및 수신측으로서 반도체 집적회로가 사용되었지만, 개별적인 전자 부품 등으로부터 구성되는 회로 또는 반도체 집적회로나 개별적인 전자 부품 등으로부터 구성되는 전자 회로가 사용될 수도 있다. 즉, 본 발명의 인터페이스 회로는 내부의 회로사이에서 신호의 전송을 하는 전자 장치에도, 복수개의 전자 장치 사이에서 신호가 전송되는 통신시스템에도 적용될 수 있다.
또한, 상기 상술된 실시예에 있어서는, 트랜지스터 중, 바이폴라 트랜지스터 이외에 MOS 트랜지스터가 사용된다. 그러나, 본 발명은 이들 트랜지스터에 제한되지 않는다. 제 4의 실시예에 도시된 바와 같이, 신호 수신부를 구성하는 MOS 트랜지스터(33, 34, 54a, 54b, 55a 및 55b) 대신, 바이폴라 트랜지스터가 신호 수신부에 대해 사용될 수 있으며 또한 모든 트랜지스터가 바이폴라 트랜지스터로 구성될 수도 있다. 모든 트랜지스터를 바이폴라 트랜지스터로 구성함으로써, 그 안정성이 더 증가하고 신호 전송이 더 고속으로 수행될 수 있다.
또한, 상기 제 5의 실시예에 있어서, 신호 수신부로서 도 1에 도시된 신호 수신부(24)가 사용되었지만, 도 5, 도 6 및 도 7에 각각 도시된 신호 수신부(41, 51 및 61)가 신호 수신부로서 사용될 수도 있다.
마지막으로, 본 발명은 1999년 8월 16일자 출원된 일본 특허원 제 평성11-229660호를 우선권으로 주장하며, 이것은 본원에서 참조 문헌으로 통합되었다.

Claims (11)

  1. 이진 입력 신호에 따라 교대로 온 상태로 되는 제 1 및 제 2의 스위칭 수단을 구비하는 신호 전송 수단과;
    제 1의 신호 전송 경로를 통해 상기 제 1의 스위칭 수단과 접속되고, 상기 제 1의 스위칭 수단이 온 상태로 되는 경우 상기 제 1의 신호 전송 경로에 소정 값의 전류를 공급하는 제 1의 전류 공급 수단과, 제 2의 신호 전송 경로를 통해 상기 제 2의 스위칭 수단과 접속되고, 상기 제 2의 스위칭 수단이 온 상태로 되는 경우 상기 제 2의 신호 전송 경로에 소정 값의 전류를 공급하는 제 2의 전류 공급 수단을 구비하는 신호 수신 수단을 포함하며,
    상기 신호 수신 수단은 상기 제 1 및 제 2의 전류 공급 수단에서 전류 공급의 유무에 따라 발생되는 전압의 변화를 검출하고 이것을 이진 출력 신호의 형태로서 출력하는 것을 특징으로 하는 인터페이스 회로.
  2. 제 1항에 있어서, 상기 신호 수신 수단은 상기 제 1의 스위칭 수단이 오프 상태로 되는 경우 상기 제 1의 전류 공급 수단과 상기 제 1의 신호 전송 경로 사이의 접속점의 전위를 소정 값으로 유지하기 위한 제 1의 전위 유지 수단과, 상기 제 2의 스위칭 수단이 오프 상태로 되는 경우 상기 제 2의 전류 공급 수단과 상기 제 2의 신호 전송 경로 사이의 접속점의 전위를 소정 값으로 유지하기 위한 제 2의 전위 유지 수단을 구비하는 것을 특징으로 하는 인터페이스 회로.
  3. 제 1항에 있어서, 상기 신호 전송 수단은 상기 제 1 및 제 2의 스위칭 수단 둘 다를 오프 상태로 하는 출력 정지 수단을 구비하는 것을 특징으로 하는 인터페이스 회로.
  4. 제 1항에 있어서, 상기 제 1 및 제 2의 스위칭 수단, 상기 제 1 및 제 2의 전류 공급 수단, 및 상기 제 1의 전위 유지 수단은 트랜지스터로 구성되는 것을 특징으로 하는 인터페이스 회로.
  5. 제 4항에 있어서, 적어도 상기 제 1 및 제 2의 전류 공급 수단은 바이폴라 트랜지스터로 구성되는 것을 특징으로 하는 인터페이스 회로.
  6. 제 4항에 있어서, 상기 제 1의 전류 공급 수단은 단지 하나의 트랜지스터로 구성된 전류 공급 수단용 트랜지스터의 사이즈의 1/2이며 서로 사이즈가 같은 제 1 및 제 2의 트랜지스터로 구성되고, 상기 제 2의 전류 공급 수단은 단지 하나의 트랜지스터로 구성된 전류 공급 수단용 트랜지스터의 사이즈의 1/2이며 서로 사이즈가 같은 제 3 및 제 4의 트랜지스터로 구성되며, 상기 제 1의 전류 공급 수단과 상기 제 1의 신호 전송 경로 사이의 접속점에서 본 회로 구성과, 상기 제 2의 전류 공급 수단과 상기 제 2의 신호 전송 경로 사이의 접속점에서 본 회로 구성이 대칭인 것을 특징으로 하는 인터페이스 회로.
  7. 제 1항에서 청구된 인터페이스 회로를 구비하는 전자 장치.
  8. 제 1항에서 청구된 신호 전송 수단을 갖는 회로와 제 1항에서 청구된 신호 수신 수단을 갖는 적어도 하나의 회로를 구비하는 전자 장치.
  9. 제 3항에서 청구된 신호 전송 수단을 갖는 적어도 하나의 회로와 제 1항에서 청구된 신호 전송 수단을 갖는 적어도 하나의 회로를 구비하는 전자 장치.
  10. 제 1항에서 청구된 신호 전송 수단을 갖는 전자 장치와 제 1항에서 청구된 신호 수신 수단을 갖는 적어도 하나의 전자 장치를 구비하는 통신 시스템.
  11. 제 3항에서 청구된 신호 전송 수단을 갖는 적어도 하나의 전자 장치와 제 1항에서 청구된 신호 수신 수단을 갖는 적어도 하나의 전자 장치를 구비하는 통신 시스템.
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