KR20010014917A - 디지털/아날로그 변환 회로 및 반도체 장치 - Google Patents

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KR20010014917A
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Abstract

면적이 낮게 유지되는 DAC와 그 DAC를 사용하는 반도체 장치가 제작된다. n 개의 저항기(A0, A1,..., An-1), n 개의 저항기(B0, B1,..., Bn-1), 서로 다른 전위로 유지되는 전원 공급 전압 라인(L) 및 전원 공급 전압 라인(H), n 개의 스위치(SWa0, SWa1,..., SWan-1), n 개의 스위치(SWb0, SWb1,..., SWbn-1) 및 출력 라인을 포함하고 있고, 외부로부터 입력되는 n 비트 디지털 신호에 의해, 상기 n 개의 스위치(SWa0, SWa1,..., SWan-1) 및 상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1)가 제어되고, 출력 라인으로부터 아날로그 계조 전압 신호가 출력되는 D/A 변환 회로가 설명된다.

Description

디지털/아날로그 변환 회로 및 반도체 장치{D/A conversion circuit and semiconductor device}
본 발명은 D/A 변환 회로(DAC)에 관한 것이다. 본 발명은 특히, 반도체 장치의 구동기 회로에서 사용되는 DAC 및 이 DAC를 사용하는 반도체 장치에 관한 것이다.
최근에는 예를 들어 박막 트랜지스터(TFT)를 제작하는 기술과 같이, 값싼 유리 기판 상에 반도체 박막이 형성되는 반도체 장치 제작 기술이 신속하게 개발되고 있다. 그 이유는 반도체(특히, 액티브 매트릭스 액정 표시 장치 및 EL 표시 장치)에 대한 요구가 증가되고 있기 때문이다.
액티브 매트릭스 액정 표시 장치는 매트릭스형의 상태로 배치되는 수천개 내지 수억개의 픽셀 영역 각각에 TFT가 배치되어, 각 픽셀 소자로 들어오고 나가는 전하가 TFT의 스위칭 기능에 의해 제어되는 방식으로 구성된다.
표시 장치가 점차 더 정확해지고 화상질이 점차 더 높아짐에 따라, 이러한 액티브 매트릭스 액정 표시 장치 중에서, 디지털 구동형 액티브 매트릭스 액정 표시 장치가 관심을 끌고 있다.
도 15는 종래 디지털 구동형 액티브 매트릭스 액정 표시 장치의 구조를 도시한다. 종래 디지털 구동형 액티브 매트릭스 액정 표시 장치는 도 15에 도시된 바와 같이 소스 신호 라인측 시프트 레지스터(1401), 외부로부터 입력되는 디지털 신호를 위한 어드레스선(a 내지 d)(1402), 래치(latch) 회로 1(LAT1)(1403), 래치 회로 2(LAT2)(1404), 래치 펄스선(1405), D/A 변환 회로(1406), 계조(gradation) 전압 라인(1407), 소스 신호 라인(데이터선)(1408), 게이트 신호 라인측 시프트 레지스터(1409), 게이트 신호 라인(주사선)(1410), 및 픽셀 TFT(1411)로 구성된다. 4-비트 디지털 구동형 액티브 매트릭스 액정 표시 장치가 한 예로 다루어진다. 래치 회로 1(1403) 및 래치 회로 2(1404)(LAT1 및 LAT2)는 각각 편의상 4개의 래치 회로가 함께 놓여진 상태로 도시된다.
외부로부터 디지털 신호 어드레스선(a 내지 d)(1402)으로 공급되는 디지털 신호는 연속적으로 소스 신호 라인측 시프트 레지스터(1404)로부터의 타이밍 신호에 따라 모든 LAT1(1403)에 연속적으로 기록된다. 본 명세서에서, 함께 놓여진 LAT1은 일반적으로 LAT1 그룹이라 칭하여진다.
디지털 신호를 LAT1 그룹에 기록하는 것을 완료하는데 요구되는 시간 길이는 1 라인 주기라 칭하여진다. 다른 말로 하면, 외부에서 최좌측에 있는 LAT1에 입력되는 디지털 신호의 기록이 시작되는 시점으로부터 외부에서 최우측에 있는 LAT1에 입력되는 디지털 신호의 기록이 완료되는 시점까지의 시간 간격이 1 라인 주기이다.
LAT1 그룹으로의 디지털 신호의 기록이 종료된 이후에, 이와 같이 LAT1 그룹에 기록된 디지털 신호는 래치 신호가 래치 펄스선(1405)에 입력될 때, 소스 신호 라인측 시프트 레지스터(1401)의 동작 타이밍으로 동시에 전송되어 모든 LAT2(1404)로 기록된다. 본 명세서에서는 함께 놓인 모든 LAT2가 일반적으로 LAT2 그룹이라 칭하여진다.
LAT2 그룹으로의 디지털 신호의 전송을 완료한 LAT1 그룹으로는 디지털 디코더 어드레스선(a 내지 d)(1402)에 다시 공급되는 디지털 신호의 기록이 소스 신호 라인측 시프트 레지스터(1401)로부터의 신호에 따라 연속적으로 실행된다.
제 2 1라인 주기가 시작하는 단계에서, LAT2 그룹으로 앞서 전달된 디지털 신호는 D/A 변환 회로(1406)에 입력되어 디지털 신호에 대응하는 아날로그 계조 전압 신호로 변환되고, 이어서 소스 신호 라인(1408)에 공급된다.
아날로그 계조 전압 신호는 1-라인 주기 동안 대응하는 소스 신호 라인(1408)에 공급된다. 게이트 신호 라인측 시프트 레지스터(1409)로부터 출력되는 주사 신호에 의해, 대응하는 픽셀 TFT(1411)의 스위칭이 실행되고, 소스 신호 라인(1411)으로부터의 아날로그 계조 전압 신호에 의해, 액정 분자가 구동된다.
상술된 동작을 주사선 수와 동일한 회수로 반복함으로서, 한 화상(한 프레임(frame))이 형성된다. 일반적으로, 액티브 매트릭스 액정 표시 장치에서는 1초 동안 60개 프레임 영상의 재기록이 실행된다.
여기서는 상술된 디지털 구동기 회로에서 사용되는 공지된 A/D 변환기가 설명된다. 도 16이 참고된다.
공지된 4-비트 D/A 변환 회로는 스위치(sw0 내지 sw15) 및 계조 전압 라인(V0 내지 V15)을 구비한다. 이 4-비트 D/A 변환 회로는 도 15에 도시된 디지털 구동형 액티브 매트릭스 액정 표시 장치에서 LAT2 그룹(1404)으로부터 공급된 4-비트 디지털 신호에 의해 스위치(sw0 내지 sw15) 중 하나가 선택되고, 이와 같이 선택된 스위치에 연결된 계조 전압 라인이 소스 신호 라인(1408)에 공급되는 방식으로 구성된다.
지금 설명되고 있는 공지된 4-비트 D/A 변환 회로의 경우에서는 스위치의 수가 16이고, 계조 전압 라인의 수가 16이다. 실제 액티브 매트릭스 액정 표시 장치에서는 스위치의 면적 자체가 크다. 또한, 한 소스 신호 라인 중 하나의 비율로 D/A 변환 회로가 제공되므로, 전체적인 구동기 회로의 면적이 커진다.
다음에는 공지된 4-비트 D/A 변환 회로의 또 다른 예가 다루어진다. 도 17에 도시된 4-비트 D/A 변환 회로는 상술된 4-비트 D/A 변환 회로의 경우, 다수의 스위치(sw0 내지 sw15) 중 하나가 LAT2 그룹(1404)으로부터 공급된 4-비트 디지털 신호에 의해 선택되고, 이와 같이 선택된 스위치에 연결된 계조 전압 라인으로부터 전압이 소스 신호 라인(1408)에 공급되는 방식으로 구성된다.
도 17에 도시된 D/A 변환 회로에서는 계조 전압 라인이 5개(V0 내지 V4)이므로, 도 16에 도시된 바와 같은 4-비트 D/A 변환 회로 보다 그 수가 적다. 그러나, 스위치의 수는 여전히 16이다. 그러므로, 전체적인 구동기 회로의 면적을 줄이기가 어렵다.
여기서 설명되는 바와 같이 4-비트 디지털 신호를 아날로그 계조 전압 신호로 변환하는 D/A 변환 회로의 경우, 비트수가 증가되면, 스위치의 수도 지수적으로 증가된다. 다른 말로 하면, n 비트 디지털 신호를 아날로그 계조 신호로 변환하는 공지된 D/A 변환 회로에서는 2n개의 스위치가 필요하다. 그러므로, 구동기 회로의 면적을 낮추기가 어렵다.
상술된 바와 같은 D/A 변환 회롤르 포함하는 구동기 회로의 경우, 그 면적을 낮추기가 어려워, 반도체 장치, 특히 액티브 매트릭스 액정 표시 장치의 소형화를 방해하는 원인이 된다.
또한, 반도체 표시 장치를 매우 정밀하게 만들기 위해서는 픽셀의 수는 증가하여야 한다. 즉, 소스 신호 라인의 수가 증가되어야 한다. 그러나, 소스 신호 라인의 수가 증가되면, D/A 변환 회로의 수도 상술된 바와 같이 증가되어, 구동기 회로의 면적이 증가되고, 이는 고정밀 미세 구조의 실현을 방해하는 원인이 된다.
상술된 이유로, D/A 변환 회로의 면적을 작게 유지하려는 요구가 증가되고 있다.
또한, 상술된 저항 분리형 DAC 이외에, 저항 분리가 커패시턴스에 의해 이루어지는 커패시턴스 분리형 DAC가 있다. 커패시턴스 분리형 DAC를 동작시키기 위해서는 커패시턴스에 전하를 축적하는 시간 주기와 이들을 GND(접지)와 똑같은 전하로 재설정하도록 커패시턴스에 축적된 전하를 방전시키는 시간 주기가 필요하므로, 동작 속도가 느리다.
그래서, 본 발명은 상술된 문제점을 고려하여 이루어졌고, 본 발명의 목적은 D/A 변환 회로의 면적을 작은 값으로 낮추는 것이다.
도 1의 (a) 내지 (d)는 실시예 모드 1에 따른 DAC의 회로도.
도 2의 (a) 내지 (d)는 실시예 1에 따른 DAC의 회로도.
도 3은 실시예 2의 DAC를 사용하는 액티브 매트릭스 액정 표시 장치의 개요를 도시한 블록도.
도 4는 실시예 3에 따른 DAC의 회로도.
도 5의 (a) 및 (b)는 실시예 모드 2의 DAC에 대해 상세한 회로도.
도 6은 실시예 모드 2에 따른 DAC에서 사용되는 스위치 및 저항기의 회로도.
도 7은 실시예 모드 2에 따른 DAC에서 사용되는 스위치 및 트랜지스터를 구성하는 TFT의 상면도.
도 8의 (a) 내지 (c)는 실시예 4에 따른 TFT의 제작 단계를 도시한 도면.
도 9의 (a) 내지 (c)는 실시예 4에 따른 TFT의 제작 단계를 도시한 도면.
도 10의 (a) 내지 (c)는 실시예 4에 따른 TFT의 제작 단계를 도시한 도면.
도 11은 실시예 4에 따라 인가 전압에 대한 빛 투과율에서 무한계치-반강유전성 혼합 액정의 특성을 도시한 도면.
도 12의 (a) 내지 (f)는 실시예 5에 따른 반도체 장치에 포함된 전자 장치를 도시한 도면.
도 13의 (a) 내지 (d)는 실시예 5에 따른 반도체 장치에 포함된 3-플레이트형 전방 프로젝터 및 후방 프로젝터를 도시한 도면.
도 14의 (a) 내지 (c)는 실시예 5에 따른 반도체 장치에 포함된 단일-플레이트형을 도시한 도면
도 15는 종래의 디지털 구동형 액티브 매트릭스 액정 표시 장치의 구조적 개요를 도시한 도면.
도 16은 종래 DAC의 회로도.
도 17은 종래 DAC의 회로도.
도 18의 (a) 및 (b)는 실시예 6에 따른 반도체 장치 중 하나인 EL 표시 장치의 상면도 및 단면도.
도 19는 실시예 6에 따른 반도체 장치 중 하나인 EL 표시 장치의 단면도.
도 20의 (a) 및 (b)는 실시예 6에 따른 반도체 장치 중 하나인 EL 표시 장치의 상면도 및 회로도.
도 21은 실시예 7에 따른 반도체 장치 중 하나인 EL 표시 장치의 단면도.
도 22의 (a) 내지 (c)는 실시예 8에 따른 반도체 장치 중 하나인 EL 표시 장치의 회로도.
도 23의 (a) 및 (b)는 실시예 9에 따른 반도체 장치 중 하나인 EL 표시 장치에서 픽셀부의 회로도.
도 24의 (a) 및 (b)는 실시예 10에 따른 반도체 장치 중 하나인 EL 표시 장치에서 픽셀부의 회로도.
도 25의 (a) 및 (b)는 실시예 12에 따른 반도체 장치가 포함된 전자 장치의 도면.
* 도면의 주요 부분에 대한 부호의 설명
301 : 소스 신호 라인 구동기 회로 A
302 : 소스 신호 라인 구동기 회로 B
303 : 게이트 신호 라인 구동기 회로
304 : 픽셀부
305 : 디지털 비디오 데이터 분할 회로
본 발명에 따른 DAC는 각각 n 비트 디지털 신호에 대응하는 n 개의 저항기 A0, A1,..., An-1과, n 개의 저항기 B0, B1,..., Bn-1로 구성된 저항기 B 그룹으로 구성된다. 저항기 A 그룹 및 저항기 B 그룹의 일반적인 저항값 표시는 2n-1R이다(여기서, n은 1 이상의 자연수를 나타내고, R은 양수를 나타낸다). 또한, 본 발명에 따른 DAC는 각 n 비트 신호에 대응하는 스위치 SWa0, SWa1,..., SWan-1로 구성된 스위치 SWa 그룹 및 n 개의 스위치 SWb0, SWb1,..., SWbn-1로 구성된 스위치 SWb 그룹을 포함한다. 본 발명에 따른 DAC는 또한 서로 다른 전위로 유지되는 2개의 전원 공급 전압 라인, 전원 공급 전압 라인(L) 및 전원 공급 전압 라인(H)를 포함한다.
스위치 SWa 그룹의 스위치들이 on 상태로 될 때, 전원 공급 전압 라인(L) 및 출력 라인은 n 개의 저항기 A0, A1,..., An-1로 구성되는 저항기 A 그룹을 통해 서로 연결된다. 또한, 스위치 SWa 그룹의 스위치들이 on 상태로 될 때, 전원 공급 전압 라인(H) 및 출력 라인은 n 개의 저항기 B0, B1,..., Bn-1로 구성되는 저항기 B 그룹을 통해 서로 연결된다.
반대로, 스위치 SWa 그룹의 스위치들이 off 상태로 되면, 전원 공급 전압 라인(L) 및 출력 라인 사이의 연결은 절단된다. 또한, 유사하게, 스위치 SWb 그룹의 스위치들이 off 상태로 되면, 전원 공급 전압 라인(H) 및 출력 라인 사이의 연결은 절단된다.
스위치 SWa 그룹은 외부로부터 입력되는 n 비트 디지털 신호에 의해 제어되고, 스위치 SWb 그룹은 n 비트 디지털 신호의 반전 신호에 의해 제어된다. 이어서, 입력된 n 비트 디지털 신호에 대응하는 아날로그 계조(gradation) 전압 신호가 출력 라인을 통해 출력된다.
본 발명에 따른 DAC는 본 발명의 특정한 특성을 근거로 이제 설명된다.
(실시예 모드 1)
도 1은 실시예 모드 1에 따른 DAC 회로를 도시한다. 도 1에 도시된 본 발명의 DAC는 n 비트 디지털 신호를 아날로그 계조 전압 신호로 변환한다. 본 발명에서, n은 자연수를 나타낸다.
도 1의 (a) 내지 도 1의 (d)에 도시된 바와 같이, 본 발명에 따른 DAC는 n 개의 저항기 A0, A1,..., An-1및 n 개의 저항기 B0, B1,..., Bn-1를 포함한다. 함께 놓이는 n 개의 저항기 A0, A1,..., An-1은 일반적으로 저항기 A 그룹이라 칭하여진다. 또한, 함께 놓이는 n 개의 저항기 B0, B1,..., Bn-1은 일반적으로 저항기 B 그룹이라 칭하여진다.
저항기 A 그룹을 구성하는 각 저항기는 다음과 같다: A1= R, A2= 2R, A3= 22R,..., An-1= 2n-1R. 또한, 저항기 B 그룹을 구성하는 각 저항기는 다음과 같다: B1= R, B2= 2R, B3= 22R,..., Bn-1= 2n-1R. 본 발명에서, R은 저항값을 나타내는 상수이다.
본 발명에서, n 개의 저항기 A0, A1,..., An-1및 n 개의 저항기 B0, B1,..., Bn-1은 각각 2개 이상의 단자를 가지고 있다. 이들 단자로는 저항기에 입력하고 저항기로부터 출력하는 입력 및 출력 단자가 있고, 그 외에, 공통 단자는 저항기에서 입출력하는데 공통적이다. 본 발명에서는 이후 저항기의 2개 입력 및 출력 단자가 저항기의 단부로 칭하여진다.
또한, 본 발명에 따른 DAC는 n 개의 스위치 SWa0, SWa1,..., SWan-1및 n 개의 스위치 SWb0, SWb1,..., SWbn-1를 포함한다. 함께 놓이는 n 스위치 SWa0, SWa1,..., SWan-1는 일반적으로 스위치 Swa 그룹이라 칭하여진다. 또한, 함께 놓이는 n 스위치 SWb0, SWb1,..., SWbn-1는 일반적으로 스위치 그룹 SWb라 칭하여진다. 또한, 함께 놓이는 스위치 SWa 그룹 및 스위치 SWb 그룹은 일반적으로 스위치 SW 그룹이라 칭하여진다. 본 실시예 모드에서, 스위치 SW 그룹의 내부 저항은 0으로 간주되지만, 스위치 SW 그룹의 내부 저항을 고려하여 회로 설계를 이루는 것도 허용가능하다.
본 발명에서, n 스위치 SWa0, SWa1,..., SWan-1및 n 스위치 SWb0, SWb1,..., SWbn-1는 각각 스위치에 입력하고 스위치로부터 출력하는 입력 및 출력 단자를 가지고 있다. 또한, 일부 경우에서, 스위치는 각각 입력 및 출력 단자 이외에, 스위치에서 입출력에 공통적인 공통 단자를 가지고 있다. 본 발명에서, 스위치의 두 단자, 입력 및 출력 단자는 스위치의 단부라 칭하여진다.
또한, 본 발명에 따른 DAC는 출력 라인, 전원 공급 전압 라인(L), 및 전원 공급 전압 라인(H)을 포함한다. DAC가 가진 출력 라인에서는 디지털 신호의 변환으로 기인된 아날로그 계조 전압 신호가 출력된다. 출력 라인으로부터 출력되는 아날로그 계조 전압 신호의 출력 전위는 Vout이라 칭하여진다.
전원 공급 전압 라인(L) 및 전원 공급 전압 라인(H)은 DAC 외부에서 제공되는 전원 공급에 연결되고, 일정한 전위를 유지한다. 전원 공급 전압 라인(L)은 전원 공급 전위 VL로 유지되고, 전원 공급 전압 라인(H)는 전원 공급 전위 VH로 유지된다.
전원 공급 전위 VL및 전원 공급 전위 VH는 모두 접지(GND) 전위를 근거로 비슷하다.
본 명세서에서, 연결한다는 것은 전기적으로 전도됨을 의미한다. 전기적으로 전도된다는 것은 정도 문제이다. 전기가 공급되는 것이 목적 기능을 실행하는 경우나 전기가 공급되는 것의 목적 기능이 망쳐진 경우, 전기적 연결이 이루어졌다고 정의된다. 또한, 본 명세서에서는 절단된 연결은 전기적 전도가 이루어지지 않는 상태로 정의된다.
전원 공급 전위 VL및 전원 공급 전위 VH의 관계에 대해, VH< VL인 경우 및 VH> VL인 경우, 서로에 대해 반전된 아날로그 신호는 출력 전위 Vout로 출력된다. 여기서, VH> VL인 경우의 출력은 양의 위상으로 설정되고, VH< VL인 경우의 출력은 반대 위상으로 설정된다.
여기서는 본 발명에 따른 DAC의 회로 배열이 설명된다.
저항기 A0의 양 단부는 각각 스위치 SWa0및 출력 라인에 연결된다. 저항기 A0에 연결되지 않은 스위치 SWa0의 단부는 전원 공급 전압 라인(L)에 연결된다.
또한, 저항기 A1의 양 단부는 각각 스위치 SWa1및 출력 라인에 연결된다. 저항기 A1에 연결되지 않은 스위치 SWa1의 단부는 전원 공급 전압 라인(L)에 연결된다.
또한, 저항기 A2의 양 단부는 각각 스위치 SWa2및 출력 라인에 연결된다. 저항기 A2에 연결되지 않은 스위치 SWa2의 단부는 전원 공급 전압 라인(L)에 연결된다.
유사하게, 저항기 An-1의 양 단부는 각각 스위치 SWan-1및 출력 라인에 연결된다. 저항기 An-1에 연결되지 않은 스위치 SWan-1의 단부는 전원 공급 전압 라인(L)에 연결된다.
상술된 바와 같이, 저항기 A0, A1,..., An-1의 양 단부는 각각 스위치 SWa0, SWa1,..., SWan-1및 출력 라인에 연결된다. 저항기 A0, A1,..., An-1에 연결되지 않은 스위치 SWa0, SWa1,..., SWan-1의 단부는 전원 공급 전압 라인(L)에 연결된다.
저항기 B0, B1,..., Bn-1및 스위치 SWb0, SWb1,...,SWbn-1사이의 관계는 또한 저항기 A0, A1,..., An-1및 스위치 SWa0, SWa1,..., SWan-1사이의 관계와 유사하다. 즉, 저항기 B0, B1,..., Bn-1의 양 단부는 각각 스위치 SWb0, SWb1,..., SWbn-1및 출력 라인에 연결된다. 저항기 B0, B1,..., Bn-1에 연결되지 않은 스위치 SWb0, SWb1,..., SWbn-1의 단부는 전원 공급 전압 라인(H)에 연결된다.
다음에는 본 발명에 따른 DAC의 동작이 설명된다.
스위치 SWa0이 on 상태로 될 때, 전원 공급 전압 라인(L) 및 저항기 A0은 서로 연결된다. 다른 말로 하면, 스위치 SWa0이 on 상태로 될 때, 스위치 SWa0에 연결된 저항기 A0의 단부는 전원 공급 전위 VL와 똑같은 전위로 유지된다. 반대로, 스위치 SWa0이 off 상태일 때, 전원 공급 전압 라인(L)과 저항기 A0사이의 연결은 절단된다.
또한, 스위치 SWa1이 on 상태이면, 전원 공급 전압 라인(L) 및 저항기 A1은 서로 연결된다. 다른 말로 하면, 스위치 SWa1이 on 상태이면, 스위치 SWa1에 연결된 저항기 A1의 단부는 전원 공급 전위 VL와 똑같은 전위로 유지된다. 반대로, 스위치 SWa1이 off 상태이면, 전원 공급 전압 라인(L)과 저항기 A1사이의 연결은 절단된다.
또한, 스위치 SWa2이 on 상태이면, 전원 공급 전압 라인(L) 및 저항기 A2은 서로 연결된다. 다른 말로 하면, 스위치 SWa2이 on 상태이면, 스위치 SWa2에 연결된 저항기 A2의 단부는 전원 공급 전위 VL와 똑같은 전위로 유지된다. 반대로, 스위치 SWa2이 off 상태이면, 전원 공급 전압 라인(L)과 저항기 A2사이의 연결은 절단된다.
유사하게, 스위치 SWan-1이 on 상태이면, 전원 공급 전압 라인(L) 및 저항기 An-1은 서로 연결된다. 다른 말로 하면, 스위치 SWan-1이 on 상태이면, 스위치 SWan-1에 연결된 저항기 An-1의 단부는 전원 공급 전위 VL와 똑같은 전위로 유지된다. 반대로, 스위치 SWan-1이 off 상태이면, 전원 공급 전압 라인(L)과 저항기 An-1사이의 연결은 절단된다.
상술된 바와 같이, 스위치 SWa0, SWa1,..., SWan-1각각이 on 상태이면, 전원 공급 전압 라인(L) 및 저항기 A0, A1,..., An-1각각은 서로 연결된다. 다른 말로 하면, 스위치 SWa0, SWa1,..., SWan-1각각이 on 상태이면, 스위치 SWa0, SWa1,..., SWan-1각각에 연결된 저항기 A0, A1,..., An-1각각의 단부는 전원 공급 전위 VL와 똑같은 전위로 유지된다. 반대로, 스위치 SWa0, SWa1,..., SWan-1각각이 off 상태이면, 전원 공급 전압 라인(L)과 저항기 A0, A1,..., An-1각각 사이의 연결은 절단된다.
유사하게, 스위치 SWb0, SWb1,..., SWbn-1각각이 on 상태이면, 전원 공급 전압 라인(H) 및 저항기 B0, B1,..., Bn-1각각은 서로 연결된다. 다른 말로 하면, 스위치 SWa0, SWa1,..., SWan-1각각이 on 상태이면, 스위치 SWb0, SWb1,..., SWbn-1각각에 연결된 저항기 B0, B1,..., Bn-1각각의 단부는 전원 공급 전위 VH와 똑같은 전위로 유지된다. 반대로, 스위치 SWb0, SWb1,..., SWbn-1각각이 off 상태이면, 전원 공급 전압 라인(H)과 저항기 B0, B1,..., Bn-1각각 사이의 연결은 절단된다.
스위치 SWa 그룹 및 스위치 SWb 그룹의 on 또는 off 제어는 DAC에 입력되는 디지털 신호 Da0, Da1,..., Dan-1에 따라 결정된다. 모두 함께 놓이는 디지털 신호 Da0, Da1,..., Dan-1은 일반적으로 디지털 신호 Da라 칭하여진다.
디지털 신호의 값은 Hi 또는 Lo이다. 편의상, Hi일 때는 디지털 값이 1로 정의되고, Lo일 때는 디지털 값이 0으로 정의된다. 디지털 신호는 Da0이 LSB(least significant bit)이고, Dan-1이 MSB(most significant bit)인 방식으로 정의된다.
또한, 디지털 신호 Da0, Da1,..., Dan-1의 반전으로부터 기인되는 신호는 Db0, Db1,..., Dbn-1라 표시된다. 그래서, Da0이 1이면, Db0이 0이고, 반대로 Da0이 0이면, Db0이 1이다. 모두 함께 놓이는 디지털 신호 Db0, Db1,..., Dbn-1는 일반적으로 디지털 신호 Db라 칭하여진다.
디지털 신호 Da가 DAC로 입력되면, 디지털 신호 Da는 스위치 SWa0, SWa1,..., SWan-1로 입력되고, 디지털 신호 Db는 스위치 SWb0, SWb1,..., SWbn-로 입력된다.
스위치 SWa0, SWa1,..., SWan-1각각으로 입력되는 디지털 Da가 1인 것으로 가정하면, 스위치 SWa0, SWa1,..., SWan-1는 각각 on 상태가 된다. 스위치 SWb0, SWb1,..., SWbn-1각각으로 입력되는 디지털 신호 Db는 디지털 신호 Da의 반전으로서 0이므로, 스위치 SWb0, SWb1,..., SWbn-1는 각각 off 상태가 된다.
반대로, 스위치 SWa0, SWa1,..., SWan-1각각으로 입력되는 디지털 Da가 0이면, 스위치 SWa0, SWa1,..., SWan-1는 각각 off 상태가 된다. 스위치 SWb0, SWb1,..., SWbn-1각각으로 입력되는 디지털 신호 Db는 디지털 신호 Da의 반전으로서 1이므로, 스위치 SWb0, SWb1,..., SWbn-1는 각각 on 상태가 된다.
이 방법으로, 스위치 SWa 그룹 및 스위치 SWb 그룹은 동작면에서 서로 연관된다.
제 1 비트인 디지털 신호 Da0를 조사해 보자; 디지털 신호 Da0= 1이 DAC에 입력되면, Da0는 디지털 신호 Da0에 대응하는 스위치 SWa0에 입력되고, 스위치 SWa0는 on 상태가 된다. 그 결과로, 전원 공급 전압 라인(L)의 전원 공급 전위 VL은 스위치 SWa0에 대응하는 저항기 A0으로 인가된다.
Da0= 1일 때, Db0= 0이다. 디지털 신호 Db0는 대응하는 스위치 SWb0에 입력되므로, 스위치 SWb0는 off 상태가 된다. 그 결과로, 스위치 SWb0에 대응하는 저항기 B0는 전원 공급 전압 라인(H)로부터 분리된다.
디지털 신호 Da1, Da2,..., Dan-1에는 디지털 신호 Da0에 대해 상술된 바와 같은 것이 또한 적용된다.
DAC에 입력된 디지털 신호 Da가 모두 1인 경우에서 본 발명의 DAC에 의해 실행되는 동작이 도 1의 (a)를 참고로 설명된다.
입력된 디지털 신호 Da(Da0, Da1,..., Dan-1)가 모두 1인 경우, 스위치 SWa0, SWa1,..., SWan-1은 모두 on 상태가 되고, 출력 라인은 저항기 A0, A1,..., An-1각각을 통해 전원 공급 전압 라인(L)에 연결된다. 디지털 신호 Db(Db0, Db1,..., Dbn-1)가 모두 0인 경우, 스위치 SWb0, SWb1,..., SWbn-1은 모두 off 상태가 되고, 출력 라인은 전원 공급 전압 라인(H)로부터 분리된 상태가 된다.
그 결과로, 전원 공급 전압 라인(L)의 전원 공급 전위 VL는 그대로 출력 라인에서 출력된다. DAC의 출력 라인으로부터의 출력 전위 Vout은 Vout(Da0= Da1= ... = Dan-1= 1) = VL이 된다.
DAC에 입력된 디지털 신호 Da가 모두 0인 경우에서 본 발명의 DAC에 의해 실행되는 동작이 도 1의 (b)를 참고로 설명된다.
입력된 디지털 신호 Da가 모두 0인 경우, 스위치 SWa0, SWa1,..., SWan-1은 모두 off 상태가 되고, 출력 라인은 전원 공급 전압 라인(L)으로부터 분리된 상태가 된다. 디지털 신호 Db가 모두 1이므로, 스위치 SWb0, SWb1,..., SWbn-1은 모두 on 상태가 되고, 출력 라인은 저항기 B0, B1,..., Bn-1각각을 통해 전원 공급 전압 라인(H)에 연결된다.
그 결과로, 전원 공급 전압 라인(H)의 전원 공급 전위 VH는 출력 라인으로부터 직접 출력된다. DAC의 출력 라인으로부터의 출력 전위 Vout은 Vout(Da0= Da1= ... = Dan-1= 0) = VH이 된다.
DAC에 입력된 디지털 신호 Da 중에서 Da0만이 0이고 Da1, Da2,..., Dan-1은 모두 1인 경우에서, 본 발명에 따른 DAC의 동작이 도 1의 (c)를 사용해 설명된다.
Da0가 0이므로, SWa0는 off 상태가 되는 반면 SWb0는 on 상태가 되고, 출력 라인은 저항기 B0를 통해 전원 공급 전압 라인(H)에 연결된다. 한편, Da1, Da2,..., Dan-1이 모두 1이므로, SWa1, SWa2,..., SWan-1은 모두 on 상태가 되는 반면 SWb1, SWb2,..., SWbn-1은 모두 off 상태가 되고, 출력 라인은 저항기 A1, A2,..., An-1을 통해 전원 공급 전압 라인(L)에 연결된다.
저항기 A0, A1,..., An-1중에서, on 상태인 스위치 SWa1, SWa2,..., SWan-1에 연결된 모든 저항기(이 경우에서는 저항기 A1, A2,..., An-1가 이들 저항기에 대응한다)의 조합된 저항은 AT라 가정한다. 또한, 저항기 B0, B1,..., Bn-1중에서, on 상태인 스위치 SWb0에 연결된 모든 저항기(이 경우에서는 저항기 B0가 이들 저항기에 대응한다)의 조합된 저항은 BT라 가정한다.
조합된 저항 AT의 역수는 on 상태인 스위치 SWa1, SWa2,..., SWan-1에 연결된 각 저항기 A1, A2,..., An-1의 역수합과 같다.
[식 1]
식 1을 AT에 대해 풀면, 식 2가 구해진다.
[식 2]
또한, 유사하게, 조합된 저항 BT의 역수는 on 상태인 스위치 SWb0에 연결된 저항기 B0의 역수와 같다(식 3).
[식 3]
식 3을 BT에 대해 풀면, 식 4가 구해진다.
[식 4]
식 2 및 식 4에 의해 평가된 조합 저항 AT및 조합 저항 BT를 사용함으로서, DAC의 출력 라인으로부터의 출력 전위 Vout(Da0= 0, Da1= Da2= ... = Dan-1= 1)가 평가된다. 출력 전위 Vout(Da0= 0, Da1= Da2= ... = Dan-1= 1)는 식 2의 조합 저항 AT및 식 4의 조합 저항 BT의 합으로 식 2의 조합 저항 AT를 나누고 이와 같이 구해진 몫을 전원 공급 전위 VH와 전원 공급 전위 VL간의 차이로 곱함으로서 구해진 것이다(식 5).
[식 5]
이 방법에서는 스위치의 on/off 동작에 의해, n 비트 디지털 신호가 아날로그 계조 전압 신호로 변환될 수 있다.
도 1의 (d)를 사용해, 본 발명의 DAC에 입력되는 디지털 신호 Da 중에서 Da0및 Da1은 0이고 Da2, Da3,..., Dan-1은 모두 1인 경우에서, 본 발명에 따른 DAC의 동작이 설명된다.
Da0및 Da1이 0이므로, SWa0및SWa1은 off 상태인 반면 SWb0및 SWb1은 on 상태이고, 출력 라인은 저항기 B0및 B1을 통해 전원 공급 전압 라인(H)에 연결된다. 한편, Da2, Da3,..., Dan-1이 모두 1이므로, SWa2, SWa3,..., SWan-1은 모두 on 상태가 되는 반면 SWb2, SWb3,..., SWbn-1은 모두 off 상태가 되고, 출력 라인은 저항기 A2, A3,..., An-1을 통해 전원 공급 전압 라인(L)에 연결된다.
저항기 A0, A1,..., An-1중에서, on 상태인 스위치 SWa2, SWa3,..., SWan-1에 연결된 모든 저항기(이 경우에서는 저항기 A2, A3,..., An-1가 이들 저항기에 대응한다)의 조합된 저항은 AT라 가정한다. 또한, 저항기 B0, B1,..., Bn-1중에서, on 상태인 스위치 SWb0및 SWb1에 연결된 모든 저항기(이 경우에서는 저항기 B0및 B1이 이들 저항기에 대응한다)의 조합된 저항은 BT라 가정한다.
조합된 저항 AT의 역수는 on 상태인 스위치 SWa2, SWa3,..., SWan-1에 연결된 각 저항기 A2, A3,..., An-1의 역수합과 같다.
[식 6]
식 6을 AT에 대해 풀면, 식 7이 구해진다.
[식 7]
또한, 유사하게, 조합된 저항 BT의 역수는 on 상태인 스위치 SWb0및 SWb1에 연결된 각 저항기 B0의 및 B1의 역수합과 같다.
[식 8]
식 8을 BT에 대해 풀면, 식 9가 구해진다.
[식 9]
식 7 및 식 9에 의해 평가된 조합 저항 AT및 조합 저항 BT를 사용함으로서, DAC의 출력 라인으로부터의 출력 전위 Vout(Da0= Da1= 0, Da2= Da3= ... = Dan-1= 1)가 평가된다. 출력 전위 Vout(Da0= Da1= 0, Da2= Da3= ... = Dan-1= 1)는 식 7의 조합 저항 AT및 식 9의 조합 저항 BT의 합으로 식 7의 조합 저항 AT를 나누고 이와 같이 구해진 몫을 전원 공급 전위 VH와 전원 공급 전위 VL간의 차이로 곱함으로서 구해진 것이다(식 10).
[식 10]
이 방법으로, 스위치를 on/off 시킴으로서, n 비트 디지털 신호가 아날로그 계조 전압 신호로 변환될 수 있다.
상기에서는 각 디지털 신호의 값이 구체적으로 공지된 경우를 참고로 식 1 내지 10을 사용해 설명이 이루어졌고; 이후에는 본 발명에 따른 DAC의 조합 저항 AT, 조합 저항 BT, 및 출력 전위 Vout이 일반적인 표현으로 표시된다.
조합 저항 AT의 역수는 스위치 SWa0, SWa1,..., SWan-1중에서 on 상태인 스위치에 연결된 각 저항기의 역수의 합과 같다. SWa0, SWa1,..., SWan-1중에서 on 상태인 스위치는 1인 디지털 신호 Da0, Da1,..., Dan-1이 입력된 스위치이다. 그래서, 조합 저항 AT의 역수는 스위치 SWa0, SWa1,..., SWan-1에 연결된 각 저항기 A0, A1,..., An-1의 역수를 각 스위치 SWa0, SWa1,..., SWan-1에 대응하는 디지털 신호 Da의 값을 곱하여 구해진 곱의 합과 같다(식 11).
[식 11]
식 11을 AT에 대해 풀면, 식 12가 구해진다.
[식 12]
또한, 유사하게, 조합 저항 BT의 역수는 스위치 SWb0, SWb1,..., SWbn-1에 연결된 각 저항기 B0, B1,..., Bn-1의 역수를 각 스위치 SWb0, SWb1,..., SWbn-1에 대응하는 디지털 신호 Da의 값을 곱하여 구해진 곱의 합과 같다(식 13).
[식 13]
식 13을 BT에 대해 풀면, 식 14가 구해진다(식 14).
[식 14]
출력 전압 Vout은 식 12의 조합 저항 AT및 식 14의 조합 저항 BT의 합으로 식 12의 조합 저항 AT를 나누고 이와 같이 구해진 몫을 전원 공급 전위 VH와 전원 공급 전위 VL간의 차이로 곱함으로서 구해진 것이다(식 15).
[식 15]
이 방법에서, 디지털 신호 Da의 값에 따라 결정되는 출력 전위 Vout는 출력 라인에서 출력된다. 식 15로부터 명백해지는 바와 같이, 출력 전위 Vout는 저항값 R에 의해 결정되지 않는다. 또한, 출력 전위 Vout의 진폭은 VH와 VL간의 차이에 의해 결정될 수 있다.
본 발명에 따른 DAC에서는 종래 DAC의 경우와 같이 디지털 신호의 비트수와 같은 수의 스위치 또는 계조 전압 라인을 제공할 필요가 없다. 그러므로, DAC의 면적이 낮게 유지될 수 있어, 구동기 회로 및 액티브 매트릭스 액정 표시 장치의 소형화가 가능해진다.
또한, 종래 DAC의 경우에서는 디지털 신호의 비트수가 증가됨에 따라 스위치의 수가 지수적으로 증가될 필요가 있었다. 그러나, 본 발명에 따라, n 비트 디지털 신호를 변환하는 경우, 스위치의 수는 2n이 된다. 그래서, 비트수가 증가되더라도, 공지된 DAC와 다르게 스위치수의 증가를 낮추는 것이 가능해진다; 그러므로, 구동기 회로 및 액티브 매트릭스 액정 표시 장치를 소형화하는 것이 가능해진다.
또한, DAC 자체의 면적이 낮게 유지될 수 있으므로, 픽셀의 수를 증가시킴으로서, 즉 소스 신호 라인을 증가시킴으로서 D/A 변환 회로의 수가 증가되더라도 구동기 회로의 면적이 낮게 유지될 수 있다; 그래서, 매우 정밀하고 미세한 액티브 매트릭스 액정 표시 장치를 제작하는 것이 가능해진다.
또한, 커패시턴스 분리형 DAC의 경우와 다르게, 커패시턴스에 전하를 축적시키는 시간 주기와 GND(접지)와 같은 전하로 이들 재설정하도록 커패시턴스에 축적된 전하를 방전시키는 시간 주기가 더 이상 필요하지 않으므로, 커패시턴스 분리형 DAC와 비교해 동작 속도가 증진된다.
(실시예 모드 2)
본 실시예 모드는 2-비트 디지털 신호를 아날로그 계조 전압 신호로 변환하는 DAC가 박막 트랜지스터를 사용해 제작되는 경우의 예를 참고로 설명된다. 본 실시예 모드는 이 비트수에 제한되지 않는다.
도 5의 (a)는 2-비트 디지털 신호를 아날로그 계조 전압 신호로 변환하는 DAC의 상세한 회로도를 도시한다. DAC에는 디지털 신호 Da0이 IN0을 통해 입력되고, 디지털 신호 Da1이 IN1을 통해 입력된다.
IN0을 통해 입력된 디지털 신호 Da0은 SWa0에 입력되므로, SWa0의 on 또는 off는 디지털 신호 Da0이에 의해 결정된다. 인버터에 의해 디지털 신호 Da0을 변환하여 구해진 디지털 신호 Db0은 SWb0에 입력되므로, SWb0의 on 또는 off는 디지털 신호 Db0이에 의해 결정된다. Db0은 Da0의 반전 신호이므로, SWb0은 SWa0이 on 상태인 경우 off 상태가 되고, SWa0이 off 상태인 경우 on 상태가 된다.
디지털 신호 Da1이 IN1에 입력되는 경우, SWa1및 SWb1은 디지털 신호 Da0이 IN0에 입력되는 경우와 같은 방식으로 디지털 신호 Da1에 의해 제어된다.
도 5의 (b)는 본 실시예 모드에서 사용되는 인버터의 구체적인 회로도의 예를 도시한다. Vin을 통해, 1 또는 0의 디지털 신호가 입력된다. 본 실시예 모드에서, 1은 Hi 신호를 나타내고, 0은 Lo 신호를 나타낸다. Vddh는 디지털 신호의 Hi와 같은 전원 공급 전위가 인가됨을 나타내고, Vss는 디지털 신호의 Lo와 같은 전원 공급 전위가 인가됨을 나타낸다.
Hi 디지털 신호가 Vin에 인가될 때, Lo 디지털 신호가 Vout으로부터 출력된다. 반대로, Lo 디지털 신호가 Vin에 인가되면, Hi 디지털 신호가 Vout으로부터 출력된다.
본 실시예 모드의 경우, DAC에 제공되는 저항으로는 박막 트랜지스터(TFT)의 내부 저항이 스위치 SW 그룹을 형성한다. TFT의 내부 저항은 TFT의 액티브 층이 가진 채널 형성 영역에서 소스 영역 및 드레인 영역을 연결시키는 방향으로 존재하는 저항을 의미한다. 도 6은 본 실시예 모드에서 사용되는 스위치 SW 모드의 구체적인 회로도의 예를 도시한다.
도 6에 도시된 바와 같이, 스위치 SW 그룹은 N-채널형 박막 트랜지스터(N-채널형 TFT) 및 P-채널형 박막 트랜지스터(P-채널형 TFT)를 포함한다. N-채널형 TFT 및 P-채널형 TFT 각각의 소스 영역과 드레인 영역 중 하나는 출력 라인에 연결되고, 다른 영역은 전원 공급 전압 라인에 연결된다.
1의 디지털 신호가 스위치 SW 그룹에 인가될 때, 스위치 SW 그룹에서 N-채널형 TFT 및 P-채널형 TFT의 소스 영역과 드레인 영역은 전기적으로 전도 상태가 되고; 스위치 그룹은 on 상태가 된다.
반대로, 0의 디지털 신호가 인가될 때, 스위치 SW 그룹에서 N-채널형 TFT 및 P-채널형 TFT의 소스 영역과 드레인 영역은 전기적으로 비전도 상태가 되고; 스위치 그룹은 off 상태가 된다.
도 7은 스위치 SW 그룹에서 사용되는 박막 트랜지스터의 상면도의 예를 도시한다. 액티브 층과 게이트 전극은 도 7에 도시된 바와 같이 제공된다. 게이트 전극은 게이트 신호 라인 일부가 게이트 전극으로 동작하는 방식으로 구성된다. 도시되지 않았지만, 게이트 절연막은 액티브 층과 게이트 전극 사이에 제공된다.
한 전도성 종류를 가진 불순물이 부가된 드레인 영역 및 소스 영역은 액티브 층에 제공된다. 또한, 소스 영역과 드레인 영역 사이에는 게이트 전극에 전압을 인가할 때 채널을 형성하는 채널 형성 영역이 제공된다.
소스 영역과 드레인 영역을 서로 연결시키는 방향에서, 채널 형성 영역의 길이는 채널 길이(L)로 정의된다. 또한, 소스 영역과 드레인 영역을 서로 연결시키는 방향에 수직인 방향에서, 채널 형성 영역의 길이는 채널폭(W)으로 정의된다.
박막 트랜지스터(TFT)의 내부 저항의 저항값은 채널 길이(L)가 동일한 경우 채널폭(W)에 의존해 결정한다. 내부 저항의 저항값은 채널폭에 반비례하므로, TFT의 내부 저항의 저항값이 2배가 되는 경우, 채널폭(W)은 절반이 되고, TFT의 내부 저항의 저항값이 22배가 되는 경우, 채널폭(W)은 1/22배가 된다.
본 실시예 모드에서는 DAC로부터 출력되는 아날로그 계조 전압 신호가 악영향을 주지 않을 정도로 N-채널형 TFT 및 P-채널형 TFT의 내부 저항의 저항값을 동일하게 하는 것이 중요하다.
본 실시예 모드는 도 5에 도시된 회로도를 근거로 하는 DAC를 참고하여 설명되었지만, 본 실시예 모드는 이 회로도에 반드시 제한되는 것이 아니고, 설계자가 용도에 따라 적절하게 수정할 수 있다.
또한, 본 실시예 모드는 박막 트랜지스터의 내부 저항의 저항값이 채널폭(W)을 제어함으로서 변화되는 경우의 예를 참고로 설명되었지만, 박막 트랜지스터의 내부 저항의 저항값은 또한 채널 길이(L)를 제어함으로서 제어될 수도 있다. TFT의 내부 저항의 저항값은 채널 길이(L)에 비례한다. 그래서, TFT의 내부 저항의 저항값이 2배가 되는 경우, 채널 길이(L)는 2배가 되고, TFT의 내부 저항의 저항값이 22배로 증가되는 경우, 채널 길이(L)는 22배가 된다. 또한, 채널 길이(L) 및 채널폭(W)을 함께 제어함으로서, TFT의 내부 저항의 저항값을 제어하는 것이 가능하다.
본 발명에 따른 DAC에서는 종래 DAC의 경우와 같이 디지털 신호의 비트수와 같은 수의 스위치 또는 계조 전압 라인을 제공할 필요가 없다. 그 결과로, DAC의 면적을 낮게 유지하는 것이 가능해진다; 그래서, 구동기 회로 및 액티브 매트릭스 액정 표시 장치의 소형화가 가능해진다.
또한, 종래 DAC의 경우에서는 디지털 신호의 비트수가 증가되면, 스위치의 수를 지수적으로 증가시킬 필요가 있었다. 그러나, 본 발명에 따라, n 비트 디지털 신호를 변화하는 경우, 스위치의 수는 2n이 된다. 상기에 보여진 바와 같이, 비트수가 증가되더라도, 종래 DAC의 경우와 다르게 스위치의 수의 증가를 낮추는 것이 가능하다; 그래서, 구동기 회로 및 액티브 매트릭스 액정 표시 장치의 소형화가 가능해진다.
또한, DAC의 면적 자체가 낮게 유지되므로, 픽셀수를 증가시킴으로서, 즉 소스 신호 라인을 증가시킴으로서, D/A 변환 회로의 수가 증가되더라도, 구동기 회로의 면적을 낮게 유지한다; 그래서, 매우 정밀하고 미세한 액티브 매트릭스 액정 표시 장치의 제작이 가능해진다.
또한, 커패시턴스 분리형 DAC의 경우와 다르게, 커패시턴스에 전하를 축적시키는 시간 주기와 GND(접지)와 같은 전하로 이들을 재설정하도록 커패시턴스에 축적된 전하를 방전시키는 시간 주기가 불필요해지므로, 커패시턴스 분리형 DAC와 비교해 동작 속도가 증진된다.
또한, 본 실시예 모드에서, DAC는 스위치가 가진 박막 트랜지스터의 내부 저항을 사용해 구성된다. 그 결과로, 실시예 모드 1의 경우와 다르게, 저항기를 새롭게 제공할 필요가 없으므로, DAC의 면적 및 그 DAC를 포함하는 반도체 장치의 면적을 낮게 유지하는 것이 가능해진다. 또한, DAC 자체를 제작하는 단계의 수가 낮게 유지될 수 있다.
이제는 본 발명에 따른 DAC의 실시예가 설명된다. 그러나, 본 발명에 따른 DAC의 구체적인 구성은 이어지는 실시예의 구성에 제한되지 않는다.
실시예 1
본 실시예는 4-비트 디지털 신호에 대응하는 DAC의 예를 참고로 도 2를 사용해 설명된다.
도 2의 (a) 내지 (d)에 도시된 본 실시예의 DAC는 4-비트 디지털 신호 Da(Da0, Da1,..., Da3)를 아날로그 계조(gradation) 전압 신호로 변환한다. 본 실시예에서는 전원 공급 전위 VH가 5 V로 설정되고, 전원 공급 전압 VL이 0 V로 설정되지만, 본 발명은 이 값들에 제한되지 않는다.
도 2에 도시된 바와 같이, 본 발명에 따른 DAC는 4개의 스위치 SWa0, SWa1,..., SWa3및 4개의 스위치 SWb0, SWb1,..., SWb3를 포함한다. DAC는 또한 4개의 저항기 A0, A1,..., A3및 4개의 저항기 B0, B1,..., B3를 포함한다.
여기서는 본 발명에 따른 DAC의 회로 배열이 설명된다.
저항기 A0의 양 단부는 각각 스위치 SWa0및 출력 라인에 연결된다. 저항기 A0에 연결되지 않은 스위치 SWa0의 단부는 전원 공급 전압 라인(L)에 연결된다. 본 실시예에서, 스위치 SW 그룹의 내부 저항은 0으로 간주되지만, 스위치 SW 그룹의 내부 저항을 고려하여 회로를 설계하는 것이 허용가능하다.
또한, 저항기 A1의 양 단부는 각각 스위치 SWa1및 출력 라인에 연결된다. 저항기 A1에 연결되지 않은 스위치 SWa1의 단부는 전원 공급 전압 라인(L)에 연결된다.
또한, 저항기 A2의 양 단부는 각각 스위치 SWa2및 출력 라인에 연결된다. 저항기 A2에 연결되지 않은 스위치 SWa2의 단부는 전원 공급 전압 라인(L)에 연결된다.
유사하게, 저항기 A3의 양 단부는 각각 스위치 SWa3및 출력 라인에 연결된다. 저항기 A3에 연결되지 않은 스위치 SWa3의 단부는 전원 공급 전압 라인(L)에 연결된다.
저항기 B0, B1,..., B3와 스위치 SWb0, SWb1,..., SWb3사이의 관계는 또한 저항기 A0, A1,..., A3와 스위치 SWa0, SWa1,..., SWa3사이의 관계와 유사하다. 즉, 각 저항기 B0, B1,..., B3의 양 단부는 각 스위치 SWb0, SWb1,..., SWb3및 출력 라인에 연결된다. 저항기 B0, B1,..., B3에 연결되지 않은 각 스위치 SWb0, SWb1,..., SWb3의 단부는 전원 공급 전압 라인(H)에 연결된다.
다음에는 본 실시예에 따른 DAC의 동작이 설명된다.
스위치 SWa0이 on 상태로 될 때, 전원 공급 전압 라인(L) 및 저항기 A0은 서로 연결된다. 다른 말로 하면, 스위치 SWa0이 on 상태로 될 때, 스위치 SWa0에 연결된 저항기 A0의 단부는 전원 공급 전위 VL과 같은 전위로 유지된다. 반대로, 스위치 SWa0이 off 상태이면, 전원 공급 전압 라인(L)과 저항기 A0사이의 연결은 절단된다.
또한, 스위치 SWa1이 on 상태이면, 전원 공급 전압 라인(L) 및 저항기 A1은 서로 연결된다. 다른 말로 하면, 스위치 SWa1이 on 상태이면, 스위치 SWa1에 연결된 저항기 A1의 단부는 전원 공급 전위 VL와 똑같은 전위로 유지된다. 반대로, 스위치 SWa1이 off 상태이면, 전원 공급 전압 라인(L)과 저항기 A1사이의 연결은 절단된다.
또한, 스위치 SWa2가 on 상태이면, 전원 공급 전압 라인(L) 및 저항기 A2은 서로 연결된다. 다른 말로 하면, 스위치 SWa2이 on 상태이면, 스위치 SWa2에 연결된 저항기 A2의 단부는 전원 공급 전위 VL와 똑같은 전위로 유지된다. 반대로, 스위치 SWa2이 off 상태이면, 전원 공급 전압 라인(L)과 저항기 A2사이의 연결은 절단된다.
유사하게, 스위치 SWa3이 on 상태이면, 전원 공급 전압 라인(L) 및 저항기 A3은 서로 연결된다. 다른 말로 하면, 스위치 SWa3이 on 상태이면, 스위치 SWa3에 연결된 저항기 An\3의 단부는 전원 공급 전위 VL와 똑같은 전위로 유지된다. 반대로, 스위치 SWa3이 off 상태이면, 전원 공급 전압 라인(L)과 저항기 A3사이의 연결은 절단된다.
상술된 바와 같이, 스위치 SWa0, SWa1,..., SWa3각각이 on 상태이면, 전원 공급 전압 라인(L) 및 저항기 A0, A1,..., A3각각은 서로 연결된다. 다른 말로 하면, 스위치 SWa0, SWa1,..., SWa3각각이 on 상태이면, 스위치 SWa0, SWa1,..., SWa3각각에 연결된 저항기 A0, A1,..., A3각각의 단부는 전원 공급 전위 VL와 똑같은 전위로 유지된다. 반대로, 스위치 SWa0, SWa1,..., SWa3각각이 off 상태이면, 전원 공급 전압 라인(L)과 저항기 A0, A1,..., A3각각 사이의 연결은 절단된다.
유사하게, 스위치 SWb0, SWb1,..., SWb3각각이 on 상태이면, 전원 공급 전압 라인(H) 및 저항기 B0, B1,..., B3각각은 서로 연결된다. 다른 말로 하면, 스위치 SWb0, SWb1,..., SWb3각각이 on 상태이면, 스위치 SWb0, SWb1,..., SWb3각각에 연결된 저항기 B0, B1,..., B3각각의 단부는 전원 공급 전위 VH와 똑같은 전위로 유지된다. 반대로, 스위치 SWb0, SWb1,..., SWb3각각이 off 상태이면, 전원 공급 전압 라인(H)과 저항기 B0, B1,..., B3각각 사이의 연결은 절단된다.
스위치 SWa 그룹 및 스위치 SWb 그룹의 on 또는 off 제어는 DAC에 입력되는 디지털 신호 Da0, Da1,..., Da3에 따라 결정된다.
디지털 신호 Da가 DAC로 입력되면, 디지털 신호 Da는 스위치 SWa0, SWa1,..., SWa3로 입력되고, 디지털 신호 Da의 반전 신호 Db는 스위치 SWb0, SWb1,..., SWb3으로 입력된다.
각 스위치 SWa0, SWa1,..., SWa3로 입력되는 디지털 Da가 1이면, 스위치 SWa0, SWa1,..., SWa3는 각각 on 상태가 된다. 각 스위치 SWb0, SWb1,..., SWb3로 입력되는 디지털 신호 Db는 디지털 신호 Da의 반전으로서 0이므로, 스위치 SWb0, SWb1,..., SWb3는 각각 off 상태가 된다.
반대로, 각 스위치 SWa0, SWa1,..., SWa3로 입력되는 디지털 Da가 0이면, 스위치 SWa0, SWa1,..., SWa3는 각각 off 상태가 된다. 각 스위치 SWb0, SWb1,..., SWb3로 입력되는 디지털 신호 Db는 디지털 신호 Da의 반전으로서 1이므로, 스위치 SWb0, SWb1,..., SWb3는 각각 on 상태가 된다.
이 방법으로, 스위치 SWa 그룹 및 스위치 SWb 그룹은 동작면에서 서로 연관된다.
DAC로 입력되는 디지털 신호 Da(Da0, Da1,..., Da3)가 모두 1인 경우에서 본 발명의 DAC에 의해 실행되는 동작이 도 2의 (a)를 사용해 설명된다.
DAC에 입력된 디지털 신호 Da(Da0, Da1,..., Da3)가 모두 1인 경우, 스위치 SWa0, SWa1,..., SWa3은 모두 on 상태가 되고, 출력 라인은 저항기 A0, A1,..., A3각각을 통해 전원 공급 전압 라인(L)에 연결된다. 반대로, 디지털 신호 Db0, Db1,..., Db3가 모두 0이 되므로, 스위치 SWb0, SWb1,..., SWb3는 모두 off 상태가 되고, 출력 라인은 전원 공급 전압 라인(H)로부터 분리된 상태가 된다(도 2의 (a)).
그 결과로, 전원 공급 전압 라인(L)의 전원 공급 전위 VL는 출력 라인에서 직접 출력된다. DAC의 출력 라인으로부터의 출력 전위 Vout은 Vout(Da0= Da1= ... = Da3= 1) = VL= 0 V가 된다.
본 발명의 DAC에 입력된 디지털 신호 Da 중에서 Da0만이 0이고 Da1, Da2, 및 Da3은 모두 1인 경우에서, 본 발명의 DAC에 의해 실행되는 동작이 도 2의 (b)를 사용해 설명된다.
Da0가 0이므로, SWa0는 off 상태가 되는 반면 SWb0는 on 상태가 되고, 출력 라인은 저항기 B0를 통해 전원 공급 전압 라인(H)에 연결된다. 한편, Da1, Da2,..., Da3이 모두 1이므로, SWa1, SWa2,..., SWa3은 모두 on 상태가 되는 반면 SWb1, SWb2, 및 SWb3은 모두 off 상태가 되고, 출력 라인은 저항기 A1, A2, A3을 통해 전원 공급 전압 라인(L)에 연결된다.
저항기 A0, A1,..., A3중에서, on 상태인 스위치 SWa1, SWa2, SWa3에 연결된 모든 저항기(이 경우에서는 저항기 A1, A2, A3이 이들 저항기에 대응한다)의 조합된 저항은 AT라 가정한다. 또한, 저항기 B0, B1,..., B3중에서, on 상태인 스위치 SWb0에 연결된 모든 저항기(이 경우에서는 저항기 B0가 이들 저항기에 대응한다)의 조합된 저항은 BT라 가정한다.
조합된 저항 AT의 역수는 on 상태인 스위치 SWa1, SWa2,..., SWa3에 연결된 각 저항기 A1, A2, A3의 역수합과 같다(식 16).
[식 16]
식 16을 AT에 대해 풀면, 식 17이 구해진다.
[식 17]
또한, 유사하게, 조합된 저항 BT의 역수는 on 상태인 스위치 SWb0에 연결된 저항기 B0의 역수와 같다(식 18).
[식 18]
식 18을 BT에 대해 풀면, 식 19가 구해진다(식 19).
[식 19]
식 17 및 식 19에 의해 평가된 조합 저항 AT및 조합 저항 BT를 사용함으로서, DAC의 출력 라인으로부터의 출력 전위 Vout(Da0= 0, Da1= Da2= Da3= 1)이 평가된다. 출력 전위 Vout(Da0= 0, Da1= Da2= Da3= 1)은 식 17의 조합 저항 AT및 식 19의 조합 저항 BT의 합으로 식 17의 조합 저항 AT를 나누고 이와 같이 구해진 몫을 전원 공급 전위 VH와 전원 공급 전위 VL간의 차이로 곱함으로서 구해진 것이다.
[식 20]
이 방법에서는 스위치의 on/off 동작에 의해, n 비트 디지털 신호가 아날로그 계조 전압 신호로 변환될 수 있다.
도 2의 (c)를 사용해, DAC에 입력되는 디지털 신호 Da 중에서 Da0및 Da1은 0이고 Da2및 Da3은 1인 경우에서, 본 발명에 따른 DAC에 의해 실행되는 동작이 설명된다.
Da0및 Da1이 0이므로, SWa0및 SWa1은 off 상태인 반면 SWb0및 SWb1은 on 상태이고, 출력 라인은 저항기 B0및 B1을 통해 전원 공급 전압 라인(H)에 연결된다. 한편, Da2및 Da3이 1이므로, SWa2및 SWa3은 on 상태가 되는 반면 SWb2및 SWb3은 off 상태가 되고, 출력 라인은 저항기 A2, A3을 통해 전원 공급 전압 라인(L)에 연결된다.
저항기 A0, A1,..., A3중에서, on 상태인 스위치 SWa2, SWa3에 연결된 모든 저항기(이 경우에서는 저항기 A2, A3이 이들 저항기에 대응한다)의 조합된 저항은 AT라 가정한다. 또한, 저항기 B 중에서, on 상태인 스위치 SWb0및 SWb1에 연결된 모든 저항기(이 경우에서는 저항기 B0및 B1이 이들 저항기에 대응한다)의 조합된 저항은 BT라 가정한다.
조합된 저항 AT의 역수는 on 상태인 스위치 SWa2, SWa3에 연결된 각 저항기 A2, A3의 역수합과 같다(식 21).
[식 21]
식 21을 AT에 대해 풀면, 식 22이 구해진다.
[식 22]
또한, 유사하게, 조합된 저항 BT의 역수는 on 상태인 스위치 SWb0및 SWb1에 연결된 각 저항기 B0및 B1의 역수합과 같다(식 23).
[식 23]
식 23을 BT에 대해 풀면, 식 24가 구해진다.
[식 24]
식 22 및 식 24에 의해 평가된 조합 저항 AT및 조합 저항 BT를 사용함으로서, DAC의 출력 라인으로부터의 출력 전위 Vout(Da0= Da1= 0, Da2= Da3= 1)이 평가된다. 출력 전위 Vout(Da0= Da1= 0, Da2= Da3= 1)은 식 22의 조합 저항 AT및 식 24의 조합 저항 BT의 합으로 식 22의 조합 저항 AT를 나누고 이와 같이 구해진 몫을 전원 공급 전위 VH와 전원 공급 전위 VL간의 차이로 곱함으로서 구해진 것이다.
[식 25]
이 방법으로, 스위치를 on/off 시킴으로서, n 비트 디지털 신호가 아날로그 계조 전압 신호로 변환될 수 있다.
도 2의 (d)를 사용해, 본 발명의 DAC에 입력되는 디지털 신호 Da(Da0, Da1,..., Da3) 중에서 Da2만이 0이고 Da0, Da1, 및 Da3은 모두 1인 경우에서, DAC에 의해 실행되는 동작이 설명된다.
Da2가 0인 경우, SWa2는 off 상태인 반면 SWb2는 on 상태이고, 출력 라인은 저항기 B2를 통해 전원 공급 전압 라인(H)에 연결된다. 한편, Da0, Da1및 Da3이 모두 1이므로, SWa0, SWa1및 SWa3은 on 상태가 되는 반면 SWb0, SWb1및 SWb3은 off 상태가 되고, 출력 라인은 저항기 A의 A0, A1, A3을 통해 전원 공급 전압 라인(L)에 연결된다.
저항기 A0, A1,..., A3중에서, on 상태인 스위치 SWa0, SWa1, SWa3에 연결된 모든 저항기(이 경우에서는 저항기 A0, A2, A3이 이들 저항기에 대응한다)의 조합된 저항은 AT라 가정한다. 또한, on 상태인 스위치 SWb2에 연결된 모든 저항기(이 경우에서는 저항기 B2가 이들 저항기에 대응한다)의 조합된 저항은 BT라 가정한다.
조합된 저항 AT의 역수는 on 상태인 스위치 SWa0, SWa1, SWa3에 연결된 각 저항기 A0, A1, A3의 역수합과 같다(식 26).
[식 26]
식 26을 AT에 대해 풀면, 식 27이 구해진다.
[식 27]
또한, 유사하게, 조합된 저항 BT의 역수는 on 상태인 스위치 SWb3에 연결된 저항기 B3의 역수와 같다(식 28).
[식 28]
식 28을 BT에 대해 풀면, 식 29가 구해진다.
[식 29]
식 27 및 식 29에 따라 구해진 조합 저항 AT및 조합 저항 BT를 사용함으로서, DAC의 출력 라인으로부터의 출력 전위 Vout(Da2= 0, Da0= Da1= Da3= 1)이 다음의 식 30에 따라 평가된다. 출력 전위 Vout(Da2= 0, Da0= Da1= Da3= 1)은 식 27의 조합 저항 AT및 식 29의 조합 저항 BT의 합으로 식 27의 조합 저항 AT를 나누고 이와 같이 구해진 몫을 전원 공급 전위 VH와 전원 공급 전위 VL간의 차이인 5로 곱함으로서 구해진 것이다.
[식 30]
이 방법으로, 스위치의 on/off에 의해, n 비트 디지털 신호가 아날로그 계조 전압 신호로 변환될 수 있다.
상기에서는 디지털 신호의 값이 구체적으로 공지된 경우를 참고로 식 16 내지 30을 사용해 설명이 이루어졌지만, 이후에는 본 발명에 따른 DAC의 조합 저항 AT, 조합 저항 BT, 및 출력 전위 Vout이 일반적인 표현으로 표시된다.
조합 저항 AT의 역수는 스위치 SWa0, SWa1,..., SWa3중에서 on 상태인 스위치에 연결된 각 저항기의 역수의 합과 같다. SWa0, SWa1,..., SWa3중에서 on 상태인 스위치는 1인 디지털 신호 Da0, Da1,..., Da3이 입력된 스위치이다. 그래서, 조합 저항 AT의 역수는 스위치 SWa0, SWa1,..., SWa3에 연결된 각 저항기 A0, A1,..., A3의 역수를 각 스위치 SWa0, SWa1,..., SWa3에 대응하는 디지털 신호 Da의 값으로 곱하여 구해진 곱의 합과 같다.
[식 31]
식 31을 AT에 대해 풀면, 식 32가 구해진다.
[식 32]
또한, 유사하게, 조합 저항 BT의 역수는 스위치 SWb0, SWb1,..., SWb3에 연결된 각 저항기 B0, B1,..., B3의 역수를 각 스위치 SWb0, SWb1,..., SWb3에 대응하는 디지털 신호 Da의 값으로 곱하여 구해진 곱의 합과 같다(식 33).
[식 33]
식 33을 BT에 대해 풀면, 식 34가 구해진다.
[식 34]
출력 전압 Vout은 식 32의 조합 저항 AT및 식 34의 조합 저항 BT의 합으로 식 32의 조합 저항 AT를 나누고 이와 같이 구해진 몫을 전원 공급 전위 VH와 전원 공급 전위 VL간의 차이로 곱함으로서 구해진 것이다(식 35).
[식 35]
이 방법으로, 디지털 신호 Da의 값에 따라 결정되는 출력 전위 Vout이 출력 라인으로부터 출력된다. 식 35로부터 이해되는 바와 같이, 출력 전위 Vout은 저항값 R에 의존해 결정되지 않는다.
본 실시예에 따른 DAC에서는 종래 DAC의 경우와 같이 디지털 신호의 비트수와 같은 수의 스위치 또는 계조 전압 라인을 제공할 필요가 없다. 그러므로, DAC의 면적이 낮게 유지될 수 있어, 구동기 회로 및 액티브 매트릭스 액정 표시 장치의 소형화가 가능해진다.
또한, 종래 DAC의 경우에서는 디지털 신호의 비트수가 증가됨에 따라 스위치의 수가 지수적으로 증가될 필요가 있었다. 그러나, 본 발명에 따라, 비트수가 증가되더라도, 종래 DAC와 다르게, 스위치 수의 증가를 낮게 유지시키는 것이 가능하고; 그래서, 구동기 회로 및 액티브 매트릭스 액정 표시 장치의 소형화가 가능해진다.
또한, DAC 자체의 면적이 낮게 유지되므로, 픽셀의 수를 증가시킴으로서, 즉 소스 신호 라인을 증가시킴으로서, D/A 변환 회로의 수가 증가되더라도 구동기 회로의 면적이 낮게 유지될 수 있고; 그래서, 매우 정밀하고 미세한 액티브 매트릭스 액정 표시 장치를 제작하는 것이 가능하다.
본 실시예에서는 VH가 5 V로 설정되고, VL이 0 V로 설정되지만, 본 발명은 이들 값에 제한되지 않는다. 출력 전위 Vout의 진폭은 VH와 VL간의 차이에 의존해 결정될 수 있다. 또한, 본 실시예는 디지털 신호가 4 비트인 경우를 참고로 설명되었지만, 디지털 신호의 비트수는 이 값에 제한되지 않는다.
실시예 2
본 실시예는 실시예 1에 따른 DAC가 액티브 매트릭스 액정 표시 장치(active matrix liquid crystal display device)의 구동기 회로에 사용되는 경우를 참고로 설명된다.
도 3은 본 실시예에 따른 액티브 매트릭스 액정 표시 장치의 개요를 도시한 블록도이다. 참고번호(301)는 소스 신호 라인 구성 회로 A를 나타내고, 참고번호(302)는 소스 신호 라인 구동기 회로 B를 나타낸다. 참고번호(303)는 게이트 신호 라인 구동기 회로를 나타낸다. 참고번호(304)는 픽셀(pixel) 부분을 나타낸다. 참고번호(305)는 디지털 비디오 데이터 분할 회로(SPC; Serial-to-Parallel Conversion Circuit)를 나타낸다.
소스 신호 라인 구동기 회로 A(301)는 소스 신호 라인측 시프트 레지스터 회로(240 스테이지(stage) x 2의 시프트 레지스터 회로)(301-1), 래치(latch) 회로(1)(960 x 8 디지털 래치 회로)(301-2), 래치 회로 2(960 x 8 디지털 래치 회로)(301-3), 선택기 회로 1(304-4), D/A 변환 회로(DAC)(301-5), 및 선택기 회로 2(301-6)를 포함한다. 소스 신호 라인 구동기 회로 A(301)는 또한 버퍼 회로 및 레벨 쉬퍼터(level shifter)(도시되지 않음) 회로를 포함한다. 또한, 소스 신호 라인 구동기 회로 A(301)는 레벨 쉬프터 회로를 포함하는 것으로 구성 될 수 있지만, 본 설명에서는 편의상 생략된다.
소스 신호 라인 구동기 회로 B(302)는 소스 신호 라인 구동기 회로 A(301)와 똑같은 구조를 가지고 있다. 소스 신호 라인 구동기 회로 A(301)는 비디오 신호(아날로그 계조 전압 신호)를 홀수 소스 신호 라인에 공급하도록 구성되고, 소스 신호 라인 구동기 회로 B(302)는 비디오 신호를 짝수 소스 신호 라인에 공급하도록 구성된다.
본 실시예에 따른 액티브 매트릭스 액정 표시 장치에서, 2개의 소스 신호 라인 구동기 회로인 소스 신호 라인 구동기 회로 A 및 소스 신호 라인 구동기 회로 B는 회로의 배치와 관련된 이유로 상하에서 픽셀부(304)와 샌드위치형으로 구성되도록 제공되지만, 회로 배치가 허용되면, 단 하나의 소스 신호 라인 구동기 회로를 제공하는 것도 가능하다.
또한, 참고번호(303)는 시프트 레지스터 회로, 버퍼 회로, 및 레벨 쉬프터 회로(도시되지 않음)를 포함한느 게이트 신호 라인 구동기 회로를 나타낸다.
픽셀부(304)는 1920 x 1080(폭방향 x 길이방향)의 픽셀을 가지고 있다. 각 픽셀에 대해, 픽셀 TFT가 배치된다; 각 픽셀 TFT의 소스 영역에는 소스 신호 라인이 연결되고, 게이트 전극에는 게이트 신호 라인이 연결된다. 또한, 각 픽셀 TFT의 드레인 영역에는 픽셀 전극이 연결된다. 픽셀 TFT는 각 픽셀 TFT에 연결된 픽셀에 대한 비디오 신호(아날로그 계조 전압 신호)의 공급을 각각 제어한다. 각 픽셀 전극에는 비디오 신호(아날로그 계조 전압 신호)가 공급되므로, 전압은 각 픽셀 전극과 반대 전극 사이에 샌드위치형으로 주어진 액정에 인가되어, 액정이 구동된다.
여기서는 본 실시예에 따른 액티브 매트릭스 액정 표시 장치의 동작 및 신호 흐름이 설명된다.
먼저, 소스 신호 라인 구동기 회로 A(301)의 동작이 설명된다. 소스 신호 라인측 시프트 레지스터 회로(301-1)에는 클럭 신호(CK) 및 시작 펄스(SP)가 입력된다. 소스 신호 라인측 시프트 레지스터 회로(301-1)는 클럭 신호(CK) 및 시작 펄스(SP)를 근거로 연속적으로 타이밍 신호를 만들고, 이들을 버퍼 회로 등(도시되지 않음)을 통해 다음 스테이지에서 회로로 공급한다.
소스 신호 라인측 시프트 레지스터 회로(301-1)로부터의 타이밍 신호는 버퍼 회로 등에 의해 버퍼 처리된다. 타이밍 신호가 공급되는 소스 신호 라인에는 많은 수의 회로 또는 소자가 연결되므로, 로드 커패시턴스(load capacitance)(여진 커패시턴스(parasitic capacitance)가 크다. 이와 같이 큰 로드 커패시턴스로 인해 타이밍 신호의 상승 엣지 및 하강 엣지가 애매해지는 것을 방지하기 위해, 이 버퍼 회로가 제공된다.
버퍼 회로에 의해 버퍼 처리된 타이밍 신호는 래치 회로 1(301-2)에 공급된다. 래치 회로 1(301-2)은 디지털 신호를 처리하기 위해 960 스테이지의 래치 회로를 가지고 있다. 래치 회로 1(301-2)는 타이밍 신호가 공급될 때 디지털 비디오 데이터 분할 회로로부터 공급된 디지털 신호를 취하여 유지한다.
디지털 신호가 래치 회로 1(301-2)의 모든 스테이지로 철저하게 기록되는데 요구되는 시간 길이는 1 라인 주기(one line period)라 칭하여진다. 즉, 래치 회로 1(301-2)에서 가장 좌측 스테이지에 있는 래치 회로로 디지털 신호를 기록하기 시작하는 시점으로부터 가장 우측 스테이지에 있는 래치 회로로 디지털 신호를 기록하는 것이 종료되는 시점까지의 시간 간격이 1 라인 주기이다. 실제로는 일부 경우에서 상술된 라인 주기와 수평 방향의 재추적(retrace) 주기를 더한 것을 포함하는 주기가 1 라인 주기라 칭하여진다.
1 라인 주기가 완료된 이후, 래치 신호는 시프트 레지스터 회로(301-1)의 동작 타이밍에 래치 회로 2(301-3)로 공급된다. 이때, 래치 회로 1(301-2)에 기록되어 유지되는 디지털 신호는 함께 래치 회로 2(301-3)로 전달되고, 거기서 래치 회로 2(301-3)의 모든 스테이지로 기록되어 유지된다.
래치 회로 2(301-3)로의 디지털 신호의 전송을 끝낸 래치 회로 1(301-2)에는 디지털 비디오 데이터 분할 회로로부터 공급되는 디지털 신호가 소스 신호 라인측 시프트 레지스터 회로(301-1)로부터의 타이밍 신호를 근거로 연속하여 운반된다.
제2 1-라인 주기 동안, 래치 회로 2(301-3)에 기록되어 유지되는 디지털 신호는 연속적으로 선택기 회로 1(301-4)에 의해 선택되고 D/A 변환 회로(DAC)(301-5)에 공급된다. 선택기 회로 1(301-4)에서, 한 선택기 회로는 4개의 소스 신호 라인에 대응한다. 선택기 회로로는 일본 특허 공개 No. 9-286098에서 설명되는 것이 사용될 수 있다.
선택기 회로(301-4)에 의해 선택된 디지털 신호는 DAC(301-5)에 공급된다.
DAC(301-5)는 디지털 신호를 아날로그 계조 전압 신호로 변환하고, 이는 선택기 회로 2(301-6)에 의해 선택된 소스 신호 라인에 연속적으로 공급된다. 본 실시예에 따른 DAC는 디지털 신호에 대응하고, 그 동작은 실시예 1의 동작과 일치하고, 또한 출력 Vout은 상술된 식 5에 의해 표시된다.
소스 신호 라인에 공급된 아날로그 계조 전압 신호는 소스 신호 라인에 연결된 픽셀부(304)내의 픽셀 TFT의 소스 영역에 공급된다.
참고번호(302)는 소스 신호 라인 구동기 회로 B를 나타내고, 그 구성은 소스 신호 라인 구동기 회로 A(301)와 동일하다. 소스 신호 라인 구동기 회로 B(302)는 비디오 신호(아날로그 계조 전압 신호)를 짝수 소스 신호 라인에 공급한다.
게이트 신호 라인 구동기 회로(303)에서, 시프트 레지스터(도시되지 않음)로부터의 타이밍 신호는 버퍼 회로(도시되지 않음)에 공급되어 대응하는 게이트 신호 라인(주사선)에 공급된다. 게이트 신호 라인에는 한 라인에 대응하는 픽셀 TFT의 게이트 전극이 연결되고, 한 라인에 대응하는 모든 픽셀 TFT는 동시에 on 상태로 되어야 하므로, 버퍼 회로로는 큰 전류 용량을 가진 버퍼 회로가 선택된다.
이 방법에서, 게이트 신호 라인 구동기 회로로부터의 주사 신호에 의해, 대응하는 픽셀 TFT의 스위칭이 실행되고, 소스 신호 라인 구동기 회로로부터의 아날로그 계조 전압 신호가 픽셀 TFT에 공급되어, 액정 분자가 구동된다.
참고번호(305)는 디지털 비디오 데이터 분할 회로(SPC: Series-to-Parallel Conversion Circuit)를 나타낸다. 디지털 비디오 데이터 분할 회로(305)는 외부로부터 입력되는 디지털 신호의 주파수를 1/m으로 낮추는 회로이다. 외부로부터 입력되는 디지털 신호를 분할함으로서, 구동기 회로의 동작에 필요한 신호의 주파수가 또한 1/m으로 낮추어질 수 있다.
본 발명에 따른 DAC는 본 실시예를 통해 설명된 바와 같이 구성된 액티브 매트릭스 액정 표시 장치 이외의 장치에서 사용될 수 있다. 본 발명에 따른 DAC를 사용함으로서, 구동기 회로 및 액티브 매트릭스 액정 표시 회로의 소형화가 가능해진다.
실시예 3
본 실시예는 실시예 1을 통해 설명된 4-비트 DAC의 또 다른 예를 참고로 도 4를 사용해 설명된다.
도 4에 도시된 본 실시예에 따른 DAC는 4-비트 디지털 신호 Da(Da0, Da1,..., Da3)를 아날로그 계조 전압 신호로 변환한다. 본 실시예는 4-비트 디지털 신호에 대응하는 DAC를 참고로 설명되지만, 본 발명은 이 비트수에 제한되지 않는다. 또한, 본 실시예에서, 전원 공급 전위 VH는 6 V로 설정되고, 전원 공급 전위 VL은 2 V로 설정되지만, 본 발명은 이들 전원 공급 전위값에 제한되지 않는다.
도 4에 도시된 바와 같이, 본 발명에 따른 DAC는 4개의 스위치 SWa0, SWa1,..., SWa3및 4개의 스위치 SWb0, SWb1,..., SWb3을 포함한다. DAC는 또한 4개의 저항기 A0, A1,..., A3및 4개의 저항기 B0, B1,..., B3을 포함한다.
저항기 A0의 양 단부는 각각 스위치 SWa0및 전원 공급 전압 라인(L)에 연결된다. 저항기 A0에 연결되지 않은 SWa0의 단부는 출력 라인에 연결된다.
똑같은 것이 저항기 A1, A2, A3에 적용된다. 이 방법으로, 저항기 A0, A1,..., A3각각의 양 단부는 스위치 SWa0, SWa1,..., SWa3각각과 전원 공급 전압 라인(L)에 연결된다. 각 저항기 A0, A1,..., A3에 연결되지 않은 스위치 SWa0, SWa1,..., SWa3각각의 단부는 출력 라인에 연결된다.
저항기 B0, B1,..., B3과 스위치 SWb0, SWb1,..., SWb3사이의 관계는 또한 저항기 A0, A1,..., A3과 스위치 SWa0, SWa1,..., SWa3사이의 관계와 유사하다. 다른 말로 하면, 저항기 B0, B1,..., B3각각의 양 단부는 스위치 SWb0, SWb1,..., SWb3각각과 전원 공급 전압 라인(H)에 연결된다. 각 저항기 B0, B1,..., B3에 연결되지 않은 스위치 SWb0, SWb1,..., SWb3각각의 단부는 출력 라인에 연결된다.
다음에는 본 실시예에 따른 DAC의 동작이 설명된다.
스위치 SWa0이 on 상태로 될 때, 출력 라인과 저항기 A0은 서로 연결된다. 다른 말로 하면, 스위치 SWa0이 on 상태로 될 때, 스위치 SWa0및 출력 라인에 연결된 저항기 A0의 단부는 똑같은 전위로 유지된다. 반대로, 스위치 SWa0이 off 상태이면, 출력 라인과 저항기 A0사이의 연결이 절단된다.
스위치 SW1, SW2, SW3에도 똑같은 것이 적용된다. 스위치 SWa0, SWa1,..., SWa3각각이 on 상태로 되면, 출력 라인과 저항기 A0, A1,..., A3은 서로 연결된다. 다른 말로 하면, 스위치 SWa0, SWa1,..., SWa3이 on 상태로 되면, 스위치 SWa0, SWa1,..., SWa3및 출력 라인에 연결된 저항기 A0, A1,..., A3의 단부는 똑같은 전위로 유지된다. 반대로, 스위치 SWa0, SWa1,..., SWa3이 off 상태이면, 출력 라인과 저항기 A0, A1,..., A3사이의 연결이 절단된다.
똑같은 것이 스위치 SWb0, SWb1,..., SWb3에도 적용된다. 스위치 SWb0, SWb1,..., SWb3각각이 on 상태로 되면, 출력 라인과 저항기 B0, B1,..., B3은 서로 연결된다. 다른 말로 하면, 스위치 SWb0, SWb1,..., SWb3이 on 상태로 되면, 스위치 SWb0, SWb1,..., SWb3및 출력 라인에 연결된 저항기 B0, B1,..., B3의 단부는 똑같은 전위로 유지된다. 반대로, 스위치 SWb0, SWb1,..., SWb3이 off 상태이면, 출력 라인과 저항기 B0, B1,..., B3사이의 연결이 절단된다.
본 실시예는 스위치 및 저항기가 제공되는 위치가 서로 대치된다는 점에서 실시예 1과 다르다. 본 실시예에서, 저항기는 스위치를 기준으로 전원 공급 전압 라인측에 더 가깝게 제공되는 반면, 실시예 1에서는 스위치가 저항기를 기준으로 전원 공급 전압 라인측에 더 가깝게 제공된다.
본 실시예는 모든 저항기가 스위치를 기준으로 전원 공급선측에 더 가깝게 제공되는 방식으로 구성되지만, 본 발명은 또한 일부 저항기가 스위치를 기준으로 전원 공급 전압 라인측에 더 가깝게 제공되고 나머지 스위치는 저항기를 기준으로 전원 공급 전압 라인에 더 가깝게 제공되는 방식으로 구성될 수 있다.
실시예 4
본 실시예는 도 8의 (a) 내지 도 10의 (c)를 사용하여, 본 발명의 반도체 표시 장치의 예인 액티브 매트릭스 액정 표시 장치에서 픽셀부의 TFT 및 그 픽셀부의 주변에 배치된 구동기 회로 TFT를 동시에 제작하는 방법의 예를 설명한다. 본 실시예는 단순히 한 예이고 본 발명이 이 제작 방법에 제한되지 않음을 주목한다.
도 8의 (a)에서는 비알칼리 유리 기판이나 수정 기판이 바람직하게 액티브 매트릭스 기판(6001)으로 사용된다. 기판상에 형성된 절연막을 가진 금속 기판이나 실리콘 기판이 액티브 매트릭스 기판으로 사용될 수 있다.
TFT가 형성될 기판(6001)의 표면상에는 산화실리콘막, 질화실리콘막, 또는 질산화실리콘을 구비하는 기저막(base film)이 플라스마(plasma) CVD 또는 스퍼터링(sputtering)에 의해 100 내지 400 nm의 두께로 형성된다. 예를 들면, 기저막은 25 내지 100 nm, 여기서는 50 nm의 두께를 가진 질화실리콘막(6002)과 50 내지 300 nm, 여기서는 150 nm의 두께를 가진 산화실리콘막(6003)이 형성된 이중층 구조이다. 기저막은 액티브 매트릭스 기판에서 불순물 오염을 방지하도록 제공되고, 수정 기판을 사용하는 경우에는 항상 필요한 것은 아니다.
다음에는 20 내지 100 nm의 두께를 가진 비결정질 실리콘막이 공지된 막 피착 방법에 의해 기저막상에 형성된다. 비록 수소 내용물에 의존하지만, 비결정질 실리콘막은 바람직하게 수소 제거를 위해 수 시간 동안 400 내지 550 ℃로 가열되어, 결정화 단계를 준비하도록 수소 내용물을 5 atom% 이하로 줄인다. 비결정질 실리콘막은 스퍼터링 또는 증발 건조(evaporation)와 같은 다른 형성 방법에 의해 형성될 수 있다. 이 경우에는 막에 포함되는 산소 및 질소 등과 같은 불순물 원소가 충분히 감소되는 것이 바람직하다. 기저막 및 비결정질 실리콘막은 똑같은 막 피착 방법에 의해 형성될 수 있으므로, 막이 연속적으로 형성된다. 그 경우에는 공기에 노출되지 않으므로 표면에서 오염을 방지하고, 제작되는 TFT의 특성 변동을 감소시키는 것이 가능하다.
비결정질 실리콘막으로부터 결정질 실리콘막을 형성하는 단계로는 공지된 레이저 결정화 기술 또는 열적 결정화 기술이 사용될 수 있다. 결정질 실리콘막은 실리콘의 결정화를 촉진하는 촉매 원소를 사용해 열적 산화에 의해 형성될 수 있다. 다른 옵션으로, 미결정질 실리콘막을 사용하는 것과 결정질 실리콘막의 직접적인 피착이 포함된다. 또한, 결정질 실리콘막은 단일결정 실리콘이 기판에 부착되는 SOI(Silicon On Insulators)에 대한 공지된 기술을 사용해 형성될 수 있다.
이와 같이 형성된 결정질 실리콘막의 불필요한 부분은 에칭되고 제어되어 아일랜드(island) 반도체층(6004 내지 6007)을 형성한다. n-채널 TFT가 형성되는 결정질 실리콘막의 영역은 한계 전압을 제어하기 위해 약 1 x 1015내지 5 x 1017cm-3의 농도로 붕소(B)를 미리 도핑시킨다.
산화실리콘 또는 질화실리콘으로 주로 구성되는 게이트 절연막(6008)은 아일랜드 반도체층(6004 내지 6007)을 덮도록 형성된다. 게이트 절연막(6008)의 두께는 10 내지 200 nm, 양호하게 50 내지 150 nm이다. 예를 들면, 질산화실리콘은 N2O 및 SiH4의 생물질로부터 플라스마 CVD에 의해 75 nm 두께로 형성되고, 이어서 그 막은 산소 대기 또는 산소와 염화수소의 혼합 대기에서 800 내지 1000 ℃ 온도의 115 nm의 두께로 열적 산화된다(도 8의 (a)).
레지스트 마스크(resist mask)(6009 내지 6012)는 아일랜드 반도체층(6004, 6007)의 전체 표면, 아일랜드 반도체층(6005)의 일부(채널 형성 영역이 되는 영역을 포함하는), 또한 아일랜드 반도체층(6006)의 일부(채널 형성 영역이 되는 영역을 포함하는)에 걸쳐 형성되고, 저농도 불순물 영역(6013 내지 6015)은 n형을 첨가하는 불순물 원소를 부가함으로서 형성된다. 이들 저농도 불순물 영역(6013 내지 6015)은 구동기 회로의 n-채널 TFT에서 게이트 절연막을 삽입하여 게이트 전극을 오버랩시키는 LDD(lightly doped drain) 영역(본 명세서에서 Lov 영역이라 칭하여지고, 여기서 "ov"는 "오버랩(overlap)"을 의미한다)을 형성하기 위한 불순물 영역이다. 여기서 형성된 저농도 불순물 영역에 포함되는 n형을 첨가하기 위한 불순물 원소의 농도는(n-)으로 나타내진다. 따라서, 저농도 불순물 영역(6013 내지 6015)은 본 명세서에서 n-이라 칭하여진다.
인은 이에 대한 대량 분리를 실행하지 않고 플라스마-여기 인화수소(PH3)를 사용하는 이온 도핑에 의해 도핑된다. 말할 필요도 없이, 대량 분리를 포함하는 이온 주입이 사용될 수 있다. 이 단계에서, 게이트 절연막(6008) 바로 밑에 있는 반도체층은 막(6008)을 통해 인으로 도핑된다. 도핑에서 사용되는 인의 농도는 바람직하게 5 x 1017atoms/cm3내지 5 x 1018atoms/cm3의 범위이고, 본 실시예에서의 농도는 1 x 1018atoms/cm3으로 설정된다(도 8의 (b)).
이후에는 레지스트 마스크(6009 내지 6012)가 제거되고, 질소 대기의 400 내지 900 ℃, 바람직하게 550 내지 800 ℃에서 1 내지 12 시간 동안 열처리가 실행되어, 이 단계에서 부가된 인을 활성화시킨다.
제 1 전도막(conductive film)(6016)은 Ta(tantlum), Ti(titanium), Mo(molybdenum), 및 W(tungssten)에서 선택된 원소 중 하나를 포함하는 전도성 물질 또는 이들 원소 중 하나를 주성분으로 가진 전도성 물질로부터 10 내지 100 nm 사이의 두께로 형성된다. 예를 들면, 질화탄탈(TaN) 또는 질화텅스텐(WN)이 바람직하게 제 1 전도막(6016)으로 사용된다. 제 2 전도막(6017)은 Ta, Ti, Mo, 및 W에서 선택된 한 원소 또는 이들 원소 중 하나를 주성분으로 구비하는 전도성 물질로부터 100 내지 400 nm 사이의 두께로 형성된다. 예를 들면, Ta 막이 200 nm의 두께로 형성된다. 도시되지는 않았지만, 제 1 전도막(6016) 및 제 2 전도막(6017)(특히, 제 2 전도막 6017)의 산화를 방지할 목적으로, 제 1 전도막(6016) 아래에 약 2 내지 20 nm의 두께로 실리콘막을 형성하는 것이 효과적이다(도 8의 (c)).
레지스트 마스크(6018 내지 6020)가 형성되고, 제 1 전도막(6016) 및 제 2 전도막(6017)(이후 적층막으로 다루어지는)은 p-채널 TFT의 게이트 전극(6021)을 형성하도록 에칭된다. 여기서, 전도막(6022, 6023)은 n-채널 TFT가 형성되는 영역의 전체 표면을 덮도록 남겨진다.
레지스트 마스크(6018 내지 6020)는 마스크로 동작하도록 남겨지고, p-채널 TFT가 형성될 반도체층(6004)의 일부는 p형을 첨가하기 위한 불순물 원소로 도핑된다. 여기서는 불순물 원소로 붕소가 사용되고, B2H6(diborane)를 사용하는 이온 도핑(이온 주입이 또한 사용될 수 있다)에 의해 도핑된다. 여기서는 붕소가 5 x 1020내지 3 x 1021atoms/cm3의 농도로 도핑된다. 여기서 형성된 불순물 영역에 포함되는 p형을 첨가하기 위한 불순물 원소의 농도는(p++)라 표시된다. 따라서, 불순물 영역(6024, 6025)은 본 명세서에서 p++영역이라 칭하여진다(도 9의 (a)).
여기서, p형을 첨가하는 불순물 원소의 도핑 처리는 대신에 레지스트 마스크(6018 내지 6020)를 사용하여 에칭으로 게이트 절연막(6008)을 제거함으로서 아일랜드 반도체층(6004) 일부를 노출시킨 이후에 실행될 수 있다. 이 경우에는 저가속 전압이 낮게 유지되므로, 아일랜드 반도체막은 다소 손상되고, 처리량은 증가된다.
레지스트 마스트(6026 내지 6029)는 저항기 마스크(6018 내지 6020)를 제거한 이후에 형성되고, n-채널 TFT의 게이트 전극(6030 내지 6032)이 형성된다. 이때, 게이트 전극(6030)은 게이트 절연막(6008)을 통해 n-영역(6013)과 오버랩되도록 형성된다. 또한, 게이트 전극(6031)은 게이트 절연막(6008)을 삽입함으로서 n-영역(6014, 6015)과 오버랩되도록 형성된다(도 9의 (b)).
이어서, 레지스트 마스크(6026 내지 6029)가 제거되고, 새로운 레지스트 마스크(6033, 6034)가 형성된다. 이어서, n-채널 TFT에서 소스 영역 또는 드레인 영역으로 동작하는 불순물 영역을 형성하는 단계가 실행된다. 레지스트 마스크(6034)는 n-채널 TFT의 게이트 전극(6032)을 덮도록 형성된다. 이는 픽셀부의 n-채널 TFT에서 게이트 전극과 오버랩되지 않는 LDD 영역을 추후 단계에서 형성하기 위한 것이다.
p형을 첨가하는 불순물 원소는 불순물 영역(6035 내지 6041)을 형성하도록 그에 부가된다. 여기서는 인화수소(PH3)를 사용하는 이온 도핑(물론, 이온 주입도 행해진다)이 다시 사용되고, 이 영역에서의 인의 농도는 1 x 1020내지 1 x 1021atoms/cm3으로 설정된다. 여기서 형성된 불순물 영역(6039 내지 6041)에 포함된 n형을 첨가하기 위한 불순물 원소의 농도는(n+)라 표시된다. 따라서, 불순물 영역(6039 내지 6041)은 본 명세서에서 n+영역이라 칭하여진다. 불순물 영역(6035, 6038)은 이미 형성된 n-영역을 가지므로, 엄격히 말하자면, 이들은 불순물 영역(6039 내지 6041) 보다 약간 더 높은 농도의 인을 포함한다.
여기서, n형을 첨가하는 불순물 원소의 도핑 처리는 대신에 마스크로 레지스트 마스크(6033, 6034) 및 게이트 전극(6030, 6031)을 사용한 에칭에 의해 게이트 절연막(6008)을 제거함으로서 아일랜드 반도체층(6005 내지 6007)의 일부를 노출시킨 이후 실행될 수 있다. 이 경우에는 저가속 전압이 도핑에 충분하므로, 아일랜드 반도체층에 대한 손상을 감소시키고 처리량을 개선하게 된다(도 9의 (c)).
다음에는 레지스트 마스크(6033, 6034)가 제거되고, 픽셀부의 n-채널 TFT가 형성되는 아일랜드 반도체층(6007)에 n형을 첨가하는 불순물 원소가 도핑된다. 이와 같이 형성된 불순물 영역(6042 내지 6044)은 상기 n-영역의 농도와 같거나 더 작은 농도(특별히, 5 x 1016내지 1 x 1018atoms/cm3)의 인으로 도핑된다. 여기서 형성된 불순물 영역(6042 내지 6045)에 포함된 n형을 첨가하는 불순물 영역의 농도는(n--)로 표시된다. 따라서, 불순물 영역(6042 내지 6045)은 본 명세서에서 n--영역으로 칭하여진다. 또한, 게이트 전극 아래에 숨겨진 불순물 영역(6070, 6074, 6075)을 제외한 모든 불순물 영역은 이 단계에서 n--의 농도의 인으로 도핑된다. 그러나, 인의 농도는 낮아서 그 영향을 무시할 수 있다(도 10의 (a)).
다음에는 추후 제 1 층간 절연막(interlayer insulating film)의 일부가 되는 보호 절연막(6046)이다. 보호 절연막(6046)은 질화실리콘막, 산화실리콘막, 질산화실리콘막, 또는 이들 막을 조합하는 적층막을 구비한다. 막의 두께는 100 nm 내지 400 nm의 범위에 있다.
이후에는 각 농도로 n형 또는 p형을 첨가하기 위해 부가된 불순물 원소를 활성화시키도록 열처리 단계가 실행된다. 이 단계는 용광로 가열냉각(furnance annealing), 레이저 가열냉각(laser annealing), 또는 고속 열적 가열냉각(rapid thermal annealing, RTA)을 사용할 수 있다. 본 실시예 모드에서는 용광로 가열냉각에 의해 활성화 단계가 실행된다. 열처리는 질소 대기에서 300 내지 650 ℃, 바람직하게 400 내지 550 ℃로, 여기서는 450 ℃로 2 시간 동안 행해진다.
또 다른 열처리는 3 내지 100 %의 수소를 포함하는 대기에서 300 내지 450 ℃로 1 내지 12 시간 동안 실행되어, 아일랜드 반도체층(6004 내지 6007)을 수소화한다. 이 단계는 열적으로 여기된 수소로 반도체층의 댕글링 결합(dangling bond)를 종료하는 것이다. 다른 수소화 수단은 플라스마 수소화(플라스마에 의해 여기된 수소를 사용함)를 포함한다(도 10의 (b)).
활성화 단계가 완료되면, 보호 절연막(6046)에는 0.5 내지 1.5 μm의 두께를 가진 층간 절연막(6047)이 형성한다. 보호 절연막(6046) 및 층간 절연막(6047)으로 구성되는 적층막은 제 1 층간 절연막으로 동작한다.
그 이후에, 각 TFT의 소스 영역 또는 드레인 영역에 이르는 접촉홀은 소스 전극(6048, 6050, 6052, 6054) 및 드레인 전극(6049, 6051, 6053, 6055)을 형성하도록 형성된다. 도시되지는 않았지만, 본 실시예 모드의 이들 전극은 100 nm 두께의 Ti막, 300 nm 두께의 알루미늄을 포함하는 Ti막, 및 150 nm 두께의 또 다른 Ti막이 순차적으로 스퍼터링에 의해 형성되는 3층 구조를 가진 적층막을 구비한다.
패시베이션막(passivation film)(6056)은 질화실리콘막, 산화실리콘막, 또는 질산화실리콘막을 사용해 50 내지 500 nm(전형적으로, 200 내지 300 nm)의 두께로 형성된다. 이 상태에서 실행되는 이어지는 수소화 처리는 TFT 특성을 개선하는데 있어서 바람직한 결과를 제공한다. 예를 들면, 열처리가 3 내지 100 %의 수소를 포함하는 대기에서 300 내지 450 ℃로 1 내지 12 시간 동안 실행하는 것으로 충분하다. 플라스마 수소화 방법이 사용될 때도 똑같은 결과가 얻어진다. 여기서는 추후 픽셀 전극과 드레인 전극을 연결시키도록 접촉홀(contact hole)이 형성되는 위치에서 패시베이션막(6056)에 개구가 형성된다.
이후에는 유기체 수지(organic resin)를 구비하는 제 2 층간 절연막(6057)이 약 1 μm의 두께를 갖도록 형성된다. 유기체 수지로는 폴리이미드(polyimide), 아크릴(arcylic), 폴리아미드(polyamide), 폴리이미데아미드(polyimideamide), BCB(benzocyclobutene) 등이 사용될 수 있다. 유기체 수지막을 사용하는 이점은 간단한 막의 형성, 비교적 낮은 유전율로 인해 감소된 여진 커패시턴스, 뛰어난 평평함 등을 포함한다. 상기에 리스트된 것 이외의 다른 유기체 수지막이나 유기체 근거의 SiO 화합물이 또한 사용될 수 있다. 여기서, 기판에 적용된 이후에 열적으로 폴리머화되는 종류의 폴리이미드는 막(6057)을 형성하도록 사용되어 300 ℃로 가열된다.
이어서, 픽셀부가 형성되는 영역에서 제 2 층간 절연막(6057)상에 차폐막(shielding film)(6058)이 형성된다. 차폐막(6058)은 Al, Ti, Cr, 및 Ta로부터 선택된 원소 또는 이들 원소 중 하나를 주요 성분으로 포함하는 막을 100 내지 300 nm의 두께로 구비한다. 차폐막(6058)의 표면상에는 30 내지 150 nm(바람직하게 50 내지 75 nm) 두께의 유전체 물질(6059)이 양극 산화(anodic oxidation) 또는 플라스마 산화(plasma oxidation)에 의해 형성된다. 여기서는 알루미늄막 또는 알루미늄을 주로 포함하는 막이 차폐막(6058)으로 사용되고, 산화알루미늄막(알루미나막(alumina film))이 유전체 물질(6059)로 사용된다.
유전체 물질은 본 실시예 모드에서 차폐막(6058)의 표면상에만 제공된다. 유전체 물질은 차폐막(6058)을 덮도록 플라스마 CVD, 열적 CVD와 같은 증기 피착 방법에 의해, 또는 제 2 층간 절연막(6057)에 걸친 스퍼터링에 의해 형성된다. 이 경우에는 또한, 그 두께가 바람직하게 30 내지 150 nm(바람직하게, 50 내지 75 nm)이다. 유전체 물질(6059)로는 산화실리콘막, 질화실리콘막, 질산화실리콘, DLC(diamond like carbon)막, 또는 유기체 수지막이 사용될 수 있다. 조합되어 쌓여진 이들 층을 포함되는 적층막이 또한 사용될 수 있다.
드레인 전극(6055)에 이르는 접촉홀은 픽셀 전극(6060, 6061, 6062)을 형성하도록 제 2 층간 절연막(6057) 및 패시베이션막(6056)에 형성된다. 픽셀 전극(6061, 6062)은 인접하지만 각각 개별적인 픽셀임을 주목한다. 픽셀 전극(6060 내지 6062)으로는 전송형 액티브 매트릭스 액정 표시 장치를 제작하는 경우 투명 전도막이 사용될 수 있고, 반사형 액티브 매트릭스 액정 표시 장치의 경우에는 금속막이 사용될 수 있다. 여기서는 전송형 액티브 매트릭스 액정 표시 장치를 제작하기 위해, 100 nm 두께의 ITO(indium tin oxide)막이 스퍼터링에 의해 형성된다.
이때, 저장 캐패시터는 픽셀 전극(6060)이 유전체 물질(6059)을 통해 차폐막(6058)과 오버랩되는 영역(6063)에 형성된다.
이 방법으로, 같은 기판상에 구동기 회로 및 픽셀부를 구비하는 액티브 매트릭스 기판이 완성된다. p-채널 TFT(6091), n-채널 TFT(6092), 및 n-채널 TFT(6093)는 구동기 회로에 형성되고, 픽셀 TFT(6094)는 픽셀부 내의 n-채널 TFT로부터 형성된다.
구동기 회로의 p-채널 TFT(6091)는 채널 형성 영역(6064), 및 p+영역에 각각 형성되는 소스 영역(6065)과 드레인 영역(6066)을 구비한다. n-채널 TFT(6092)는 채널 형성영역(6067), 소스 영역(6068), 드레인 영역(6069), 및 게이트 절연막(6008)을 통해 게이트 전극(6030)과 오버랩되는 LDD 영역(이후 Lov 영역이라 칭하여지고, 'ov'는 '오버랩(overlap)'을 나타낸다)(6070)을 구비한다. 소스 영역(6068) 및 드레인 영역(6069)은(n-+ n+) 영역으로부터 각각 형성되고, Lov 영역(6070)은 n-영역으로부터 형성된다.
n-채널 TFT(6093)에는 채널 형성 영역(6071), 소스 영역(6072), 드레인 영역(6073), 게이트 절연막(6008)을 삽입하여 게이트 전극(6031)과 오버랩되는 LDD 영역(이후 Lov 영역이라 칭하여지고, 'ov'는 '오버랩(overlap)'을 나타낸다)(6074, 6075)이 형성된다. 소스 영역(6072) 및 드레인 영역(6073)은 각각(n-+ n+) 영역으로부터 형성되고, Lov 영역(6074, 6075)은 n-영역으로부터 형성된다.
픽셀부의 TFT(픽셀 TFT)(6094)는 채널 형성 영역(6076, 6077), 소스 영역(6078), 드레인 영역(6080), 게이트 절연막(6008)을 통해 게이트 전극(6032)과 오버랩되지 않는 LDD 영역(6081 내지 6084)(이후 Loff 영역이라 칭하여지고, 'off'는 '오프셋(offset)'을 나타낸다), Loff 영역(6082, 6083)과 접촉하는 n+영역을 가지고 있다. 소스 영역(6078) 및 드레인 영역(6080)은 각각 n+영역으로부터 형성되고, Loff 영역(6081 내지 6084)은 n--영역으로부터 형성된다.
Lov 영역의 길이는 3 내지 7 μm의 채널 길이에 대해 0.5 내지 3.0 μm, 전형적으로 1.0 내지 1.5 μm가 된다. 픽셀 TFT(6094)에 배열된 Loff 영역(6081 내지 6084)의 길이는 0.5 내지 3.5 μm, 전형적으로 2.0 내지 2.5 μm가 된다.
상술된 실시예에 따라 제작된 액정 표시 장치에서는 다양한 종류의 액정을 사용하는 것이 가능하다. 예를 들면, 사용가능한 액정 물질로는: H. Furue, 1998, SID, "고속 응답 시간 및 그레이-스케일 기능에서의 높은 대조 비율을 나타내는 폴리머-안정화 단조안정 FLCD의 특성 및 구동 구조(Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability)"; T. Yoshida, 1997, SID DIGEST, 841, "고속 응답 시간으로 넓은 시청각도를 나타내는 전칼라 무한계치 반강유전성 LDC(A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time)"; S. Inui, 1996, J. Mater. Chem. 6(4), 671-673, "액정에서의 무한계치 반강유전성 및 표시에 대한 그 응용(Thresholdless Antiferroelectricity in Liquid Crystals and its Application to Display)"; 및 미국 특허 No. 5,594.569에서 설명되는 것이 있다.
특정한 온도 범위에서 반강유전성을 나타내는 액정은 반강유전성 액정이라 칭하여진다. 반강유전성 액정을 가진 혼합된 액정 중에는 무한계치-반강자성 혼합 액정(thresholdless-antiferroelectric mixed liquid crystal)이라 칭하여지는 것이 있고, 이는 전기장에 대해 투과율이 연속적으로 변한다는 점에서 전자-광학 응답 특성을 나타낸다. 일부 무한계치-반강유전성 혼합 액정은 V형의 전자-광학 응답 특성을 도시하고, 그 중에서는 구동 전압이 약 ±2.5 V(약 1 μm 내지 2 μm의 셀 두께로)인 것이 발견된다.
여기서는 인가된 전압에 대한 빛의 투과율에서 V형의 전자-광학 응답 특성을 나타내는 무한계치-반강유전성 혼합 액정의 모범적인 특성을 도시한 도 11이 참고된다. 도 11에 도시된 그래프에서, 세로축은 투과율(임의의 단위로)을 나타내고, 가로축은 인가된 전압을 나타낸다. 액정 표시 장치의 입사측에서 분극 플레이트의 전송축은 실질적으로 액정 표시 장치의 마찰 방향과 일치하는 무한계치-반강유전성 혼합 액정의 스멕틱층(smectic layer)의 수직선 방향과 평행하게 설정된다. 한편, 방사측에서 분극 플레이트의 전송축은 입사측에서의 분극 플레이트의 전송축에 대해 실질적으로 교차 니콜(crossed Nicol)을 형성하도록 설정된다.
도 11에 도시된 바와 같이, 이러한 무한계치-반강유전성 혼합 액정을 사용하는 것은 저전압 구동 및 그레이 스케일 표시를 가능하게 만드는 것으로 이해할 수 있다.
또한, 저전압 구동의 무한계치-반강유전체 혼합 액정이 디지털적으로 동작되는 소스 신호 라인 구동기 회로를 가진 액정 표시 장치에서 사용되는 경우, D/A 변환기 회로의 출력 전압은 D/A 변환기 회로의 동작 공급 전압을 낮추고 구동기의 동작 공급 전압을 낮추도록 감소될 수 있다. 따라서, 전력 소모가 낮아지고 확실성이 높아진 액정 표시 장치가 실현될 수 있다.
그러므로, 저전압 구동의 무한계치-반강유전성 혼합 액정을 사용하는 것은 폭이 비교적 작은(예를 들면, 0 nm 내지 500 nm, 또는 0 nm 내지 200 nm) LDD 영역(lightly doped region)을 가진 TFT를 사용할 때 유효하다.
일반적으로, 무한계치-반강유전성 혼합 액정은 순간 분극이 크고, 액정 자체의 유전체 유전율이 높다. 그러한 이유로, 액정 표시 장치에 무한계치-반강유전성 혼합 액정을 사용할 때 픽셀에는 비교적 큰 저장 캐패시터가 요구된다. 그래서, 순간 분극이 작은 무한계치-반강유전성 혼합 액정이 바람직하게 사용된다. 다른 방법으로, 액정 표시 장치 구동 방법으로 라인을 순차적으로 구동하는 실시예에서, 픽셀로의 전압 그레이 스케일의 기록 주기(픽셀 공급 주기)는 작은 저장 캐패시터가 보충될 수 있도록 연장된다.
이러한 무한계치-반강유전성 혼합 액정의 사용은 저전압 구동을 실현하고, 그에 의해 전력 소모가 낮아진 액정 표시 장치를 실현하게 된다.
실시예 5
본 발명의 D/A 변환기 회로는 다양한 반도체 장치(액티브 매트릭스 액정 표시 장치 및 EL 표시 장치)에서 사용될 수 있다. 본 발명은 표시 매체와 같은 반도체 장치를 포함하는 모든 전자 장치에서 실시될 수 있다.
이러한 전자 장치는 비디오 카메라, 디지털 카메라, 프로젝터(후방형이나 전방형), 머리에 설치하는 표시(고급형 표시), 자동차 항해 시스템, 개인용 컴퓨터, 및 휴대용 정보 단자(이동 컴퓨터, 휴대용 전화기, 또는 전자 서적 등)를 포함한다. 이들의 예는 도 12의 (a) 내지 도 14의 (c)에 도시된다.
도 12의 (a)는 본체(2001), 영상 입력부(2002), 표시 장치(2003), 및 키보드(2004)를 구비하는 개인용 컴퓨터이다. 본 발명은 영상 입력부(2002), 표시 장치(2003), 및 다른 신호 제어 회로에 적용될 수 있다.
도 12의 (b)는 본체(2101), 표시 장치(2102), 음성-입력부(2103), 동작 스위치(2104), 배터리(2105), 및 영상 수신부(2106)를 구비하는 비디오 카메라이다. 본 발명은 표시 장치(2102), 음성 입력부(2103), 및 다른 신호 제어 회로에 적용될 수 있다.
도 12의 (c)는 본체(2201), 카메라부(2202), 영상 수신부(2203), 동작 스위치(2204), 및 표시 장치(2205)를 구비하는 이동 컴퓨터이다. 본 발명은 표시 장치(2205) 및 다른 신호 제어 회로에 적용될 수 있다.
도 12의 (d)는 본체(2301), 표시 장치(2302), 및 암부(arm section)(2303)를 구비하는 고글형 표시이다. 본 발명은 표시 장치(2302) 및 다른 신호 제어 회로에 적용될 수 있다.
도 12의 (e)는 본체(2401), 표시 장치(2402), 스피커부(2403), 기록 매체(2404), 및 동작 스위치(2405)를 구비하고, 프로그램이 기록된 기록 매체(이후 기록 매체라 칭하여지는)를 사용하는 장치이다. 기록 매체로 DVD(digital versatile disk), CD 등을 사용하여 이 장치와 함께 음악 감상, 영화 감상, 게임, 및 인터넷 사용이 실행될 수 있음을 주목한다. 본 발명은 표시 장치(2402) 및 다른 신호 제어 회로에 적용될 수 있다.
도 12의 (f)는 본체(2502), 표시 장치(2502), 뷰 파인더부(view finder section)(2503), 동작 스위치(2504), 및 영상 수신부(도면에서는 도시되지 않음)를 구비하는 디지털 카메라이다. 본 발명은 표시 장치(2502) 및 다른 신호 제어 회로에 적용될 수 있다.
도 13의 (a)는 광학적 광원 시스템 및 표시 장치(2601)와 화면(2602)을 구비하는 전방형 프로젝터이다. 도 13의 (a)에서, 표시 장치는 액티브 매트릭스 액정 표시 장치이다. 본 발명은 표시 장치 및 다른 신호 제어 회로에 적용될 수 있다.
도 13의 (b)는 본체(2701), 광학적 광원 시스템 및 표시 장치(2702), 미러(mirror)(2703), 및 화면(2704)을 구비하는 후방형 프로젝터이다. 도 13의 (b)에서, 표시 장치는 액티브 매트릭스 액정 표시 장치이다. 본 발명은 표시 장치 및 다른 신호 제어 회로에 적용될 수 있다.
도 13의 (c)는 도 13의 (a) 및 (b)에서 광학적 광원 시스템 및 표시 장치(2601, 2702)의 구조예를 도시한 도면이다. 광학적 광원 시스템 및 표시 장치(2601, 2702)는 광학적 광원 시스템(2801), 미러(2802, 2804 내지 2806), 이색성 미러(dichroic mirror)(2803), 광시스템(2807), 표시 장치(2808), 위상 미분 플레이트(2809), 및 프로젝션 광시스템(2810)을 구비한다. 프로젝션 광시스템(2810)은 프로젝션 렌즈를 가진 다수의 광학적 렌즈를 구비한다. 이 구조는 3개의 표시 장치(2808)가 사용되기 때문에 3-플레이트형이라 칭하여진다. 또한, 작동자는 도 13의 (c)에서 화살표로 도시된 광경로에 광학적 렌즈, 분극화 기능을 가진 막, 위상차를 조정하는 막, 또는 IR막 등을 적절하게 배치할 수 있다.
도 13의 (d)는 도 13의 (c)에서 광학적 광원 시스템(2801)의 구조예를 도시한 도면임을 주목한다. 광학적 광원 시스템(2801)은 반사기(2811), 광원(2812), 렌즈 어레이(2813, 2814), 광 분극화 변환 소자(2815), 및 콘덴서 렌즈(2816)를 구비한다. 도 13의 (d)에 도시된 광학적 광원 시스템은 단순히 한 예이고, 그 구조는 이에 제한되지 않음을 주목한다. 예를 들면, 작동자는 광원 시스템에 광학적 렌즈, 분극화 기능을 가진 막, 위상차를 조정하는 막, 또는 IR막 등을 적절하게 배치할 수 있다.
도 13의 (c)는 3-플레이트형의 예를 도시하고, 도 14의 (a)는 단일 플레이트형의 예를 도시한다. 도 14의 (a)에 도시된 광학적 광원 시스템 및 표시 장치는 광학적 광원 시스템(2901), 표시 장치(2902), 및 프로젝션 광시스템(2903)을 구비한다. 프로젝션 광시스템(2903)은 프로젝션 렌즈를 포함하는 다수의 광학적 렌즈를 구비한다. 도 14의 (a)에 도시된 광원 시스템 및 표시 장치는 도 13의 (a) 및 (b)에 도시된 광학적 광원 시스템 및 표시 장치(2601, 2702)에 적용될 수 있다. 칼라 필터(color filter)는 표시 장치(2902)(도시되지 않음)에 배치되고 표시된 영상은 칼라화됨을 주목한다.
도 14의 (b)에 도시된 광학적 광원 시스템 및 표시 장치는 도 14의 (a)의 응용이고, 표시된 영상은 칼라 필터를 배치하는 대신에 RGB의 회전 칼라 필터 회로 플레이트(2905)를 사용해 칼라화된다. 도 14의 (b)에 도시된 광원 시스템 및 표시 장치는 도 13의 (a) 및 (b)에 도시된 광학적 광원 시스템 및 표시 장치(2601, 2702)에 적용될 수 있다.
도 14의 (c)에 도시된 광학적 광원 시스템 및 표시 장치는 칼라 필터를 포함하지 않는 단일 플레이트 시스템이다. 이 시스템은 표시 장치(2916)에 마이크로 렌즈 어레이(micro lens array)(2915)를 배치하였고, 표시된 영상은 이색성 미러(녹색)(2912), 이색성 미러(적색)(2913), 및 이색성 미러(청색)(2914)를 사용해 칼라화된다. 프로젝션 광시스템(2917)은 프로젝션 렌즈를 포함하는 다수의 광학적 렌즈를 구비한다. 도 14의 (c)에 도시된 광원 시스템 및 표시 장치는 도 13의 (a) 및 (b)에 도시된 광학적 광원 시스템 및 표시 장치(2601, 2702)에 적용될 수 있다. 또한, 광학적 광원 시스템(2911)으로는 광원에 부가하여 결합 렌즈 및 조준 렌즈를 사용하는 광시스템이 사용될 수 있다.
상술된 바와 같이, 본 발명의 액정 표시 장치에서 적용가능한 범위는 매우 크고, 다양한 영역의 전자 장치에 적용하는 것이 가능하다. 본 발명의 전자 장치는 실시예 1 내지 4의 구성과 조합되어 실현될 수 있다.
실시예 6
본 실시예에서는 본 발명의 D/A 변환기 회로를 구비하는 EL(electro-luminescence) 표시 장치를 제작하는 예가 설명된다. 도 18의 (a)는 본 발명의 D/A 변환기 회로를 구비하는 EL 표시 장치의 상단면이고, 도 18의 (b)는 그 단면 구조를 도시함을 주목한다.
도 18의 (a) 및 (b)에서, 참고번호(4001)는 기판을 나타내고;(4002)는 픽셀부(4003)는 소스 신호 라인 구동기 회로;(4004)는 게이트 신호 라인 구동기 회로를 나타낸다. 각 구동기 회로는 와이어(wiring)(4005)를 통해 FPC(flexible print circuit)(4006)에 이르고, 이어서 외부 기계에 연결된다.
여기서, 제 1 봉합(sealing) 물질(4101), 커버(cover) 물질(4102), 충전제(filling) 물질(4103), 및 제 2 봉합 물질(4104)은 픽셀부(4002), 소스 신호 라인 구동기 회로(4003), 및 게이트 신호 라인 구동기 회로(4004)를 둘러싸게 배치된다.
또한, 도 18의 (b)는 도 18의 (a)의 A-A'에서의 단면도에 대응한다. 소스 신호 라인 구동기 회로(4003)를 형성하는 구동기 TFT(4201)(도면에서는 n-채널 TFT 및 p-채널 TFT가 도시됨을 주목한다) 및 픽셀부(4002)를 형성하는 전류 제어 TFT(EL 소자로 흐르는 전류를 제어하는 TFT)(4202)는 기판(4001)에 걸쳐 형성된다.
본 실시예에서, 공지된 방법을 통해 제작되는 p-채널 TFT 또는 n-채널 TFT는 구동기 TFT(4201)로 사용되고; 공지된 방법을 통해 제작되는 p-채널 TFT는 전류 제어 TFT(4202)로 사용된다. 또한, 전류 제어 TFT(4202)의 게이트에 연결된 저장 캐패시터(도시되지 않음)는 픽셀부(4002)에 배치된다.
수지 물질을 구비하는 층간 절연막(평탄화막)(4301)은 드라이버 TFT(4201) 및 픽셀 TFT(4202)에 걸쳐 형성되고, 그 위에는 전기적으로 픽셀 TFT(4202)의 드레인에 연결된 픽셀 전극(양극)(4302)이 형성된다. 픽셀 전극(4302)으로는 큰 작업 기능을 가진 투명성 전도막이 사용된다. 산화인듐과 산화주석의 화합물, 산화인듐과 산화아연의 화합물, 산화아연, 산화주석, 또는 산화인듐이 투명성 전도막으로 사용될 수 있다. 부가하여, 상기 언급된 투명성 전도막에 갈륨(gallium)이 부가된 물질도 사용될 수 있다.
절연막(4303)은 픽셀 전극(4302)상에 형성되고, 개구부는 픽셀 전극(4302) 위에 있는 절연막(4303)에서 형성된다. 이 개구부에서는 픽셀 전극(4302)에 걸쳐 EL(electro-luminescence)층(4304)이 형성된다. EL층(4304)으로는 공지된 유기체 또는 비유기체 EL 물질이 사용될 수 있다. 또한, 비록 유기체 EL 물질에는 작은 분자 물질 및 폴리머 물질이 있지만, 이들 중 어느 하나가 사용될 수 있다.
EL층(4304)의 형성 방법으로는 공지된 증발 기술이나 코팅 기술이 사용될 수 있다. 또한, EL층의 구조는 홀(hole) 주입층, 홀 운송층, 발광층, 전자 운송층, 또는 전자 주입층을 자유롭게 조합함으로써 적층 구조 또는 단일층 구조가 될 수 있다.
광 차폐 특성을 가진 전도막(전형적으로, 주성분으로 알루미늄, 구리, 또는 은을 가진 전도막이나 이들과 다른 전도막의 적층)을 구비하는 음극(cathode)(4305)은 EL층(4304)에 형성된다. 음극(4305)과 EL층(4304) 사이의 인터페이스에 존재하는 습기 및 산소를 가능한한 많이 방지하는 것이 바람직하다. 따라서, 진공 상태에서 두 개의 연속적인 피착과 같은 측정, 또는 질소나 희가스(noble gas) 대기에서 EL층(4304)을 형성하고 이어서 산소 및 습기에 접하지 않고 음극(4305)을 형성하는 것이 요구된다. 본 실시예에서, 상술된 피착은 멀티챔버(multi-chamber) 시스템(클러스터-툴(cluster-tool) 시스템)과 같은 피착 장치를 사용함으로서 가능해진다.
음극(4305)은 참고번호(4306)로 나타내지는 영역에서 와이어(4005)에 전기적으로 연결된다. 와이어(4005)는 미리 설정된 전압을 음극(4305)에 인가하는 와이어이고, 등방성 전도막(4307)을 통해 FPC(4006)에 전기적으로 연결된다.
그래서, 픽셀 전극(양극)(4302), EL층(4304), 및 음극(4305)을 구비하는 EL 소자가 형성된다. EL 소자는 제 1 봉합 물질(4101)에 의해 기판(4001)으로 끼워지고 충전제 물질(4103)에 의해 봉합되는 커버 물질(4102) 및 제 1 봉합 물질(4101)에 의해 둘러싸여진다.
커버 물질(4102)로는 유리 물질, 금속 물질(전형적으로 스테인레스 강), 세라믹 물질, 및 플라스틱 물질(플라스틱막을 포함하는)이 사용될 수 있다. 플라스틱 물질로는 FRP(fiberglass-reinforced plastics) 플레이트, PVF(polyvinyl fluiride)막, Myler 막, 폴리에스테르(polyester)막, 또는 아크릴 수지막이 사용될 수 있다. 또한, 알루미늄 호일이 PVF막이나 Myler 막에 의해 샌드위치형으로 주어지는 구조를 가진 시트(sheet)가 사용될 수 있다.
그러나, EL 소자로부터의 방사가 커버 물질로의 방향으로 향하는 경우 커버 멤버가 투명할 필요가 있음을 주목한다. 이러한 경우, 유리 플레이트, 플라스틱 플레이트, 폴리에스테르막, 또는 아크릴막과 같은 투명 기판이 사용된다.
자외선 치료 수지 또는 열경화성 수지가 충전제 물질(4103)로 사용될 수 있고, PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시 수지(epoxy resin), 실리콘 수지, PVB(polyvinyl butyral), 또는 EVA(ethylene vinyl acetate)가 사용될 수 있다. 건조제(바람직하게 산화바륨) 또는 산소를 흡수하는 물질이 충전제 물질(4103) 내부에 형성되면, EL 소자의 변형이 방지될 수 있다.
또한, 충전제 물질(4103)내에는 스페이서(spacer)가 포함될 수 있다. 스페이셔가 산화바륨으로 형성될 때, 스페이서 자체로 습기를 흡수하는 기능을 제공하는 것이 가능하다. 부가하여, 스페이셔를 배치하는 경우에 스페이셔로부터 압력을 해제하는 버퍼층으로, 음극(4305)에 걸쳐 수지막을 제공하는 것이 효과적이다.
와이어(4005)는 이방성 전도막(4307)을 통해 FPC(4006)에 전기적으로 연결된다. 와이어(4005)는 픽셀부(4002), 소스측 구동기 회로(4003), 및 게이트측 구동기 회로(4004)에 전달된 신호를 FPC(4006)로 전송하고, FPC(4006)에 의해 외부 장치에 전기적으로 연결된다.
본 실시예에서는 외부 대기로부터 EL 소자를 철저하게 차폐시키는 구조가 사용되고, 여기서는 제 1 봉합 물질(4101)의 노출 부분과 FPC(4006)의 일부를 커버하도록 제 2 봉합 물질(4104)이 제공된다. 그래서, 도 18의 (b)의 단면 구조를 가진 EL 표시 장치가 완성된다.
픽셀부의 단면에 대해 보다 상세한 구조는 도 19에 도시되고, 상면도는 도 20의 (a)에 도시되고, 또한 회로도는 도 20의 (b)에 도시된다. 도 19, 도 20의 (a) 및 (b)에서는 공통된 참고번호가 사용되므로, 도면이 서로 비교될 수 있다.
도 19에서, 기판(4401)에 걸쳐 배치된 스위칭 TFT(4402)는 공지된 방법에 따라 제작된 n-채널 TFT로부터 형성된다. (4403)으로 도시되는 와이어는 스위칭 TFT(4402)의 게이트 전극(4404a, 4404b)을 전기적으로 연결시키는 게이트 와이어이다.
본 발명은 2개 채널 형성 영역이 형성된 이중 게이트 구조를 사용하지만, 1개 채널 형성 영역이 형성된 단일 게이트 구조나 3개 채널 형성 영역이 형성된 삼중 게이트 구조가 또한 수용될 수 있음을 주목한다.
스위칭 TFT(4402)의 드레인 와이어(4405)는 전류 제어 TFT(4406)의 게이트 전극(440)에 전기적으로 연결된다. 현재 제어 TFT(4406)는 공지된 방법을 통해 형성된 p-채널 TFT임을 주목한다. 본 실시예는 단일 게이트 구조를 사용하지만, 이중 게이트 구조나 삼중 게이트 구조가 또한 수용될 수 있음을 주목한다.
제 1 패시베이션막(passivation film)(4408)은 스위칭 TFT(4402) 및 전류 제어 TFT(4406)에 걸쳐 배치되고, 수지를 포함하는 평탄화막(4409)은 상단에 형성된다. TFT로 인한 계단을 평탄화막(4409)을 사용해 평평하게 하는 것은 매우 중요하다. 추후 형성되는 EL층이 매우 얇으므로, 계단의 존재로 인해 결함이 있는 발광이 발생되는 경우가 있다. 그러므로, 가능한한 평탄화된 표면상에 EL층을 형성하도록 픽셀 전극을 형성하기 이전에 평탄화하는 것이 바람직하다.
참고번호(4410)는 투명성 전도막을 구비하는 픽셀 전극(EL 소자의 양극)을 나타내고, 전류 제어 TFT(4406)의 드레인 와이어(4417)에 전기적으로 연결된다. 투명성 전도막으로는 산화인듐과 산화주석의 화합물, 산화인듐과 산화아연의 화합물, 산화아연, 산화주석, 또는 산화인듐이 사용될 수 있다. 또한, 갈륨을 포함하는 상기 투명성 도체가 사용될 수 있다.
EL층(4411)은 픽셀 전극(4410) 상에 형성된다. 도 19는 1 픽셀만을 도시하지만, 본 실시예에서는 R(red), G(green), 및 B(blue)의 각 칼라에 대응하는 EL층이 각각 적절하게 형성된다. 작은 분자형 유기체 EL 물질은 본 발명에서 증발에 의해 형성된다. 구체적으로, 적층 구조는 홀 주입층으로 배치된 20 nm 두께의 CuPc(copper phthalocyanine) 막과 70 nm 두께로 형성된 Alq3(tris-8-quinolinolate aluminum complex)막으로부터 발광층으로 형성된다. 발광 칼라는 Alq3에 퀴나크리돈(quinacridon), Perylene, 또는 DCM1과 같은 형광 염료를 부가함으로서 제어될 수 있다.
그러나, 상기의 예는 EL층으로 사용될 수 있는 유기체 EL 물질의 한 예이고, 이들 물질로 제한될 필요는 없다. EL층(발광층으로, 발광을 위해 캐리어 이동을 실행하는)은 발광층, 전하 운송층, 또는 전하 주입층을 자유롭게 조합함으로서 형성될 수 있다. 예를 들면, 본 실시예에서는 발광층으로 작은 분자형 물질을 사용하는 예가 도시되지만, 폴리머형 유기체 EL 물질도 사용될 수 있다. 또한, 전하 운송층 및 전하 주입층으로 탄화실리콘 등과 같은 비유기체 물질을 사용하는 것이 가능하다. 이들 유기체 EL 물질 및 비유기체 물질로는 일반적으로 공지된 물질이 사용될 수 있다.
다음에는 전도막을 구비하는 음극(4412)이 EL층(4411)에 형성된다. 본 실시예의 경우에는 알루미늄 및 리듐의 합금막이 전도막으로 사용된다. 말할 필요도 없이, 일반적으로 공지된 MgAg막(마그네슘과 은의 합금막)이 사용될 수 있다. 음극 물질로는 주기율표 그룹 1 또는 2에 속하는 원소를 구비하는 전도막, 또는 이들 원소 중 적어도 하나가 부가된 전도막이 사용될 수 있다.
EL 원소(4413)는 이 음극(4412)이 형성되는 시점에 완성된다. 여기서 형성된 EL 원소(4413)는 픽셀 전극(양극)(4410), EL층(4411), 및 음극(4412)으로부터 형성된 캐패시터를 나타냄을 주목한다.
다음에는 본 실시예에서 픽셀의 상면도가 도 20의 (a)를 사용해 설명된다. 스위칭 TFT(4402)의 소스 영역은 소스 와이어(소스 신호 라인)(4415)에 연결되고, 드레인 영역은 드레인 와이어(4405)에 연결된다. 또한, 드레인 와이어(4405)는 전류 제어 TFT(4406)의 게이트 전극(4407)에 전기적으로 연결된다. 전류 제어 TFT(4406)의 소스 영역은 전류 공급선(4416)에 전기적으로 연결되고, 드레인 영역은 드레인 와이어(4417)에 전기적으로 연결된다. 드레인 와이어(4417)는 점선으로 도시된 픽셀 전극(양극)(4410)에 전기적으로 연결된다.
여기서, 저장 캐패시터는(4419)에 의해 도시된 영역에 형성된다. 저장 캐패시터(4419)는 전류 공급선(4416)에 전기적으로 연결된 반도체막(4420), 게이트 절연막과 같은 층으로 형성된 절연막(도시되지 않음), 및 게이트 전극(4407)으로부터 형성된다. 또한, 게이트 전극(4407)으로부터 형성된 커패시턴스, 제 1 층간 절연막과 같은 층으로부터 형성된 층, 및 전류 공급선(4416)을 저장 캐패시터로 사용하는 것이 가능하다.
실시예 7
실시예 7에서는 실시예 6과 다른 픽셀 구조를 가진 EL 표시 장치가 설명된다. 설명에는 도 21이 사용된다. 도 6의 설명은 도 20과 같은 참고번호가 주어진 부분에 대해 참고될 수 있음을 주목한다.
도 21에서, 공지된 방법을 통해 제작된 n-채널 TFT는 전류 제어 TFT(4501)로 사용된다. 말할 필요도 없이, 전류 제어 TFT(4501)의 게이트 전극(4502)은 스위칭 TFT(4402)의 드레인 와이어(4405)에 전기적으로 연결된다. 전류 제어 TFT(4501)의 드레인 와이어(4503)는 픽셀 전극(4504)에 전기적으로 연결된다.
실시예 7에서, 전도막을 구비하는 픽셀 전극(4504)은 EL 소자의 음극으로 동작한다. 알루미늄과 리듐의 합금막이 구체적으로 사용되지만, 여기서는 주기율표 그룹 1 또는 2에 속하는 원소를 구비하는 전도막 또는 이러한 원소가 부가된 전도막이 사용될 수 있다.
EL층(4505)은 픽셀 전극(4504)의 상단에 형성된다. 도 21은 단 하나의 픽셀만을 도시하지만, 본 실시예에서는 증발 방법 또는 코팅 방법(바람직하게 스핀 (spin) 코팅)에 의해 G(green)에 대응하는 EL층이 형성됨을 주목한다. 구체적으로, 이는 전자 주입층으로 제공되는 20 nm 두께의 LiF(lithium fluoride) 막과, 그 위에 발광층으로 제공되는 70 nm 두께의 PPV(poly-p-phenylene vinylene)를 구비하는 적층 구조이다.
다음에는 투명성 전도막을 구비하는 양극(4506)이 EL층(4505)상에 배치된다. 본 실시예에서는 산화인듐과 산화주석의 화합물 또는 산화인듐과 산화아연의 화합물이 투명 전도막으로 사용된다.
양극(4506)의 형성이 완료되면, EL 소자(4507)가 종료된다. 여기서, EL 소자(4507)는 픽셀 전극(음극)(4504), EL층(4505), 및 양극(4506)으로부터 형성된 캐패시터를 나타냄을 주목한다.
핫 캐리어(hot carrier) 효과로 인한 변형은 EL 소자(4507)에 인가된 전압이 10 V를 넘을 정도로 높은 전압인 경우 전류 제어 TFT(4501)에서 실현된다. LDD 영역(4509)을 가진 n-채널 TFT를 전류 제어 TFT(4501)로 사용하는 것이 효과적이다.
본 실시예의 전류 제어 TFT(4501)는 게이트 전극(4502)과 LDD 영역(4509) 사이에서 게이트 커패시턴스라 칭하여지는 여진 커패시턴스를 형성함을 주목한다. 이 게이트 커패시턴스를 조정함으로서 도 20의 (a) 및 도 20의 (b)에 도시된 저장 캐패시터(4419)와 같은 기능을 제공하는 것이 가능하다. 특별히, 디지털 구동 방법에 의해 EL 표시 장치를 구동시키는 경우, 아날로그 구동 방법의 경우와 비교해 저장 캐패시터의 커패시턴스가 더 작을 수 있기 때문에, 게이트 커패시턴스를 저장 캐패시터로 사용하는 것이 가능하다.
도 21에 도시된 구조에서 LDD 영역(4509)이 생략되는 n-채널 TFT는 핫 캐리어 효과로 인한 상기 변형이 심각한 문제가 될 수 있기 때문에, EL 소자에 인가되는 전압이 10 V 이하, 바람직하게 5 V 이하인 경우에 사용될 수 있음을 주목한다.
실시예 8
본 실시예에서는 실시예 6 및 7에서 설명되는 EL 표시 장치의 픽셀부에 사용될 수 있는 픽셀 구조의 예가 도 22의 (a) 내지 (c)에 도시된다. 본 실시예에서, 참고번호(4601)는 스위칭 TFT(4602)의 소스 와이어(소스 신호 라인)을 나타내고;(4603)은 스위칭 TFT(4602)의 게이트 와이어(게이트 신호 라인);(4604)는 전류 제어 TFT;(4605)는 커패시턴스;(4606, 4608)은 전원 공급선; 또한(4607)은 EL 소자를 나타낸다.
도 22의 (a)는 전류 공급선(4606)이 두 픽셀에 의해 공유되는 예를 도시한다. 다른 말로 하면, 본 예는 두 픽셀이 전류 공급선(4606)에 대해 선대칭되도록 형성되는 것을 특징으로 한다. 이 경우, 전류 공급선의 수는 감소될 수 있으므로, 픽셀부의 선명도를 증진시키게 된다.
도 22의 (b)는 전류 공급선(4608)이 게이트 와이어(4603)와 나란하게 배열되는 예를 도시한다. 전류 공급선(4608)이 도 22의 (b)에서 게이트 와이어(4603)와 오버랩되지 않도록 배열되더라도, 선이 다른 층에 형성되면, 두 선은 절연막을 통해 서로 오버랩될 수 있다. 이 경우, 전류 공급선(4608)과 게이트 와이어(4603)는 점유 면적을 공유할 수 있어, 픽셀부의 선명도를 더 증진시키게 된다.
도 22의 (c)에 도시된 예는 도 22의 (b)의 구조와 유사하게 전류 공급선(4608)이 게이트 와이어(4603)와 평행하게 배열되고, 또한 두 픽셀이 전류 공급선(4608)에 대해 선대칭 되도록 형성되는 것을 특징으로 한다. 또한, 게이트 와이어(4603) 중 하나와 오버랩되도록 전류 공급선(4608)을 배열하는 것이 효과적이다. 이 경우, 전류 공급선의 수는 감소될 수 있어, 픽셀부의 선명도를 더 증진시키게 된다.
실시예 9
본 실시예는 본 발명이 적용된 EL 표시 장치의 픽셀 구조에 관련되고, 도 23의 (a) 및 (b)는 픽셀 구조의 예를 도시한다. 본 실시예에서, 참고번호(4701)는 스위칭 TFT(4702)의 소스 와이어(소스 신호 라인)를 나타내고, 참고번호(4703)는 스위칭 TFT(4702)의 게이트 와이어(게이트 신호 라인)를 나타내고, 참고번호(4704)는 전류 제어 TFT를 나타내고, 참고번호(4705)는 캐패시터(이는 생략될 수 있다)를 나타내고, 참고번호(4706)는 전원 공급 피드선(feed line)을 나타내고, 참고번호(4707)는 전원 공급 제어 TFT를 나타내고, 참고번호(4708)은 EL 소자를 나타내고, 또한 참고번호(4709)는 전원 공급 제어 게이트 와이어를 나타낸다. 전원 공급 제어 TFT(4707)의 동작에 대해서는 일본 특허 출원 No. 11-341272를 참고할 수 있다.
또한, 본 실시예에서는 전류 제어 TFT(4704)와 EL 소자(4708) 사이에 전원 공급 제어 TFT(4707)가 제공되지만, 본 실시예는 또한 전원 공급 제어 TFT(4707)와 EL 소자(4708) 사이에 전류 제어 TFT(4704)가 제공되는 방식으로 구성될 수 있다. 또한, 전원 공급 제어 TFT(4606)는 전류 제어 TFT(4704)와 같은 구조이거나 똑같은 액티브 층에 일렬로 형성되는 것이 바람직하다.
또한, 도 23의 (a)는 전원 공급선(4706)이 두 픽셀 사이에서 공통적으로 사용되는 경우의 예를 도시한다. 즉, 본 예의 특성은 두 픽셀이 전원 공급 피드선(4706)에 대해 선대칭 되도록 형성된다는 점에 있다. 이 경우, 전원 공급선의 수는 감소될 수 있으므로, 픽셀부가 더 정밀하고 미세하게 이루어질 수 있다.
또한, 도 23의 (b)는 전원 공급선(4710)이 전원 공급 제어 게이트 와이어(4711)와 평행하고 소스 와이어(4701)와 평행하게 제공되는 예를 도시한다. 도 23의 (b)에 도시된 구조에서, 전원 공급선(4710) 및 게이트 와이어(4703)는 서로 오버랩되지 않지만, 두 선이 다른 층에 형성되면, 이들은 절연막을 통해 서로 오버랩되도록 제공될 수 있다. 이 경우, 전원 공급선(4710)과 게이트 와이어(4703)에 의해 똑같은 면적이 공통적으로 차지될 수 있으므로, 픽셀부가 더 정밀하고 미세하게 이루어질 수 있다.
실시예 10
본 실시예는 본 발명이 적용되는 EL 표시 장치의 픽셀 구조에 관련되고, 도 24의 (a) 및 도 24의 (b)는 픽셀 구조의 예를 도시한다. 본 실시예에서, 참고번호(4801)는 스위칭 TFT(4802)의 소스 와이어(소스 신호 라인), 참고번호(4802)는 소스 와이어(소스 신호 라인), 참고번호(4803)는 스위칭 TFT(4802)의 게이트 와이어(게이트 신호 라인), 참고번호(4804)는 전류 제어 TFT, 참고번호(4805)는 캐패시터(이는 생략될 수 있다), 참고번호(4806)는 전원 공급 피드선, 참고번호(4807)는 삭제 TFT, 참고번호(4808)는 삭제 게이트 와이어, 또한 참고번호(4809)는 EL 소자를 나타낸다. 삭제 TFT(4807)의 동작에 대해서는 일본 특허 출원 No. 11-338786을 참고할 수 있다.
삭제 TFT(4807)의 드레인은 전류 제어 TFT(4804)의 게이트 전극에 연결되어 전류 제어 TFT(4804)의 게이트 전압을 강제로 변화시킬 수 있다. 삭제 TFT(4807)는 n-채널형 TFT 또는 p-채널형 TFT로 구성될 수 있지만, OFF 전류가 감소될 수 있도록 바람직하게 스위칭 TFT(4802)와 같은 구조가 되어야 한다.
또한, 도 24의 (a)는 전원 공급선(4806)이 두 픽셀 사이에 공통적으로 사용되는 경우의 예를 도시한다. 즉, 도 24의 (a)에 도시된 구조는 두 픽셀이 전원 공급선(4806)에 대해 선대칭 되도록 형성된다는 점에서 그 특성을 가지고 있다. 이 경우, 전원 공급선은 그 수가 감소될 수 있으므로, 픽셀부는 더 정밀하고 미세하게 이루어질 수 있다.
또한, 도 24의 (b)는 전원 공급선(4810)이 게이트 와이어(4803)에 평행하게 제공되고, 삭제 게이트 와이어(4811)가 소스 와이어(4801)와 평행하게 제공되는 경우의 예를 도시한다. 도 24의 (b)에 도시된 구조에서, 전원 공급선(4810) 및 게이트 와이어(4803)는 서로 오버랩되지 않도록 제공되지만, 이들이 다른 층에 형성되는 와이어인 경우, 이들은 또한 절연막을 통해 서로 오버랩되도록 제공될 수 있다. 이 경우, 전원 공급선(4810) 및 게이트 와이어(4803)에 의해 하나의 설치 면적이 공통적으로 사용될 수 있으므로, 픽셀부가 더 정밀하고 미세하게 이루어질 수 있다.
실시예 11
본 발명에 따른 D/A 변환 회로를 사용하는 EL 표시 장치는 수개의 TFT가 픽셀에 제공되는 방식으로 구성될 수 있다. 예를 들면, 4 내지 6개 이상의 TFT가 제공된다. 본 발명은 EL 표시 장치의 픽셀 구조에 제한되지 않고 실시될 수 있다.
실시예 12
본 실시예는 본 발명에 따른 D/A 변환 회로를 사용하는 전자 장치 중에서 실시예 5와 다른 예에 관련된다.
도 25의 (a)는 케이스 본체(casing body)(2601), 지지대(2602), 표시 장치(2603) 등을 포함하는 표시 장치를 도시한다. 본 발명은 표시 장치(2603) 및 다른 신호 제어 회로에 적용될 수 있다.
도 25의 (b)는 본체(2701), 신호 케이블(2702), 헤드 고정 밴드(2703), 화면 부분(2704), 광시스템(2705), 표시 장치(2706) 등을 포함하는 헤드 설치형 표시 장치 일부(우측)를 도시한다. 본 발명은 표시 장치(2706) 및 다른 신호 제어 회로에 적용될 수 있다.
상술된 바와 같이, 매우 넓은 범위의 응용을 가진 본 발명은 모든 분야의 전자 장치에 적용될 수 있다. 또한, 본 실시예에 따른 전자 장치는 실시예 1 내지 4 및 6 내지 11의 조합을 구비하는 구성을 사용해 실현될 수 있다.
본 발명에 따른 DAC에서는 공지된 DAC의 경우와 다르게, 디지털 신호의 비트수와 같은 수의 스위치 또는 계조 전압 라인을 제공할 필요가 없다. 그래서, DAC의 면적은 낮게 유지될 수 있어, 구동기 회로 및 반도체 장치의 소형화가 가능해진다.
또한, 종래 DAC의 경우에서는 디지털 신호의 비트수가 증가됨에 따라, 스위치의 수가 지수적으로 증가되어야 했었다. 그러나, 본 발명에 따라, n 비트 디지털 신호를 변환하는 경우, 스위치의 수는 2n이 된다. 그래서, 비트수가 증가되더라도, 종래 DAC와 다르게, 스위치 수에서의 증가가 낮게 유지될 수 있어, 구동기 회로 및 반도체 장치의 소형화가 가능해진다.
또한, DAC 자체의 면적이 낮게 유지될 수 있으므로, 픽셀수, 즉 소스 신호 라인의 수를 증가시킴으로서 D/A 변환 회로의 수가 증가되더라도, 구동기 회로의 면적이 낮게 유지될 수 있다; 그래서, 매우 정밀하고 미세한 반도체 장치를 제작하는 것이 가능해진다.
또한, 커패시턴스 분리형 DAC의 경우와 다르게, 커패시턴스에 전하를 축적하는 시간 주기와, 이를 GND(ground)와 똑같은 전하로 재설정하도록 커패시턴스에 축적된 전하를 방전시키는 시간 주기가 더 이상 불필요하므로, 커패시턴스 분리형 DAC에 비해 동작 속도가 증진된다.

Claims (32)

  1. n 개의 저항기(A0, A1,..., An-1)와,
    n 개의 저항기(B0, B1,..., Bn-1)와,
    서로 다른 전위로 유지되는 전원 공급 전압 라인(L) 및 전원 공급 전압 라인(H)과,
    n 개의 스위치(SWa0, SWa1,..., SWan-1)와,
    n 개의 스위치(SWb0, SWb1,..., SWbn-1)와,
    출력 라인을 구비하고 있고,
    상기 n 개의 저항기(A0, A1,..., An-1)의 저항값은 각각 R, 2R,..., 2n-1R이고,
    n은 1 이상의 자연수를 나타내고, R은 양수를 나타내며,
    상기 n 개의 저항기(B0, B1,..., Bn-1)의 저항값은 각각 R, 2R,..., 2n-1R이고,
    상기 n 개의 저항기(A0, A1,..., An-1) 각각의 양 단부는 n 개의 스위치(SWa0, SWa1,..., SWan-1) 각각의 한 단부 및 상기 출력 라인에 연결되어 있으며,
    상기 n 개의 저항기(A0, A1,..., An-1) 각각에 연결되지 않은 n 개의 스위치(SWa0, SWa1,..., SWan-1) 각각의 한 단부는 상기 전원 공급 전압 라인(L)에 연결되어 있고,
    상기 n 개의 저항기(B0, B1,..., Bn-1) 각각의 양 단부는 상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1) 각각의 한 단부 및 상기 출력 라인에 연결되어 있으며,
    상기 n 개의 저항기(B0, B1,..., Bn-1) 각각에 연결되지 않은 상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1) 각각의 한 단부는 상기 전원 공급 전압 라인(H)에 연결되어 있고,
    상기 n 개의 스위치(SWa0, SWa1,..., SWan-1)와 상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1)은 외부로부터 입력되는 n 비트 디지털 신호에 의해 제어되며,
    상기 n 개의 스위치(SWa0, SWa1,..., SWan-1)에 입력되는 상기 n 비트 디지털 신호의 반전 신호가 상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1)에 각각 입력되고,
    아날로그 계조(gradation) 전압 신호가 상기 출력 라인으로부터 출력되는 디지털/아날로그 변환 회로.
  2. 제 1 항에 있어서,
    상기 스위치(SWa0, SWa1,..., SWan-1)의 각각은 박막 트랜지스터를 포함하고 있는 디지털/아날로그 변환 회로.
  3. 제 1 항에 있어서,
    상기 스위치(SWb0, SWb1,..., SWbn-1)의 각각은 박막 트랜지스터를 포함하고 있는 디지털/아날로그 변환 회로.
  4. 제 2 항에 있어서,
    상기 박막 트랜지스터는 n-채널형 박막 트랜지스터와 p-채널형 박막 트랜지스터로 구성된 그룹으로부터 선택된 적어도 하나를 구비한 디지털/아날로그 변환 회로.
  5. 서로 다른 전위로 유지되는 전원 공급 전압 라인(H) 및 전원 공급 전압 라인(L)과,
    박막 트랜지스터를 각각 포함하고 있는 n 개의 스위치(SWa0, SWa1,..., SWan-1)와,
    박막 트랜지스터를 각각 포함하고 있는 n 개의 스위치(SWb0, SWb1,..., SWbn-1)와,
    출력 라인을 구비하고 있고,
    상기 박막 트랜지스터는,
    게이트 전극과,
    소스 영역, 드레인 영역, 및 채널 형성 영역을 가진 액티브 층과
    상기 게이트 전극과 액티브 층 사이에 제공된 게이트 절연막을 포함하고 있고,
    상기 박막 트랜지스터는 일반식 2n-1R로 표현되는 내부 저항의 저항값을 가지고 있고,
    n은 1 이상의 자연수를 나타내고, R은 양수를 나타내고,
    상기 n 개의 스위치(SWa0, SWa1,..., SWan-1) 각각의 한 단부는 상기 전원 공급 전압 라인(L)에 연결되어 있고, 다른 단부는 상기 출력 라인에 연결되어 있으며,
    상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1) 각각의 한 단부는 상기 전원 공급 전압 라인(H)에 연결되어 있고, 다른 단부는 상기 출력 라인에 연결되어 있으며,
    상기 n 개의 스위치(SWa0, SWa1,..., SWan-1)와 n 개의 스위치(SWb0, SWb1,..., SWbn-1)는 외부로부터 입력되는 n 비트 디지털 신호에 의해 제어되고,
    상기 n 개의 스위치(SWa0, SWa1,..., SWan-1)에 입력되는 n 비트 디지털 신호의 반전 신호가 상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1)에 각각 입력되고,
    아날로그 계조 전압 신호가 상기 출력 라인으로부터 출력되는 디지털/아날로그 변환 회로.
  6. 제 5 항에 있어서,
    상기 박막 트랜지스터의 내부 저항의 저항값은 상기 채널 형성 영역의 채널폭(W)에 따라 결정되는 디지털/아날로그 변환 회로.
  7. 제 5 항에 있어서,
    상기 박막 트랜지스터의 내부 저항의 저항값은 상기 채널 형성 영역의 길이(L)에 따라 결정되는 디지털/아날로그 변환 회로.
  8. 제 5 항에 있어서,
    상기 박막 트랜지스터는 n-채널형 박막 트랜지스터와 p-채널형 박막 트랜지스터로 구성된 그룹으로부터 선택된 적어도 하나를 구비한 디지털/아날로그 변환 회로.
  9. n 개의 저항기(A0, A1,..., An-1)와,
    n 개의 저항기(B0, B1,..., Bn-1)와,
    서로 다른 전위로 유지되는 전원 공급 전압 라인(L) 및 전원 공급 전압 라인(H)과,
    n 개의 스위치(SWa0, SWa1,..., SWan-1)와,
    n 개의 스위치(SWb0, SWb1,..., SWbn-1)와,
    출력 라인을 구비하고 있고,
    상기 n 개의 저항기(A0, A1,..., An-1)의 저항값은 각각 R, 2R,..., 2n-1R이고,
    n은 1 이상의 자연수를 나타내고, R은 양수를 나타내며,
    상기 n 개의 저항기(B0, B1,..., Bn-1)의 저항값은 각각 R, 2R,..., 2n-1R이고,
    상기 n 개의 저항기(A0, A1,..., An-1) 각각의 양 단부는 상기 n 개의 스위치(SWa0, SWa1,..., SWan-1) 각각의 한 단부 및 상기 전원 공급 전압 라인(L)에 연결되어 있고,
    상기 n 개의 저항기(A0, A1,..., An-1) 각각에 연결되지 않은 상기 n 개의 스위치(SWa0, SWa1,..., SWan-1) 각각의 한 단부는 출력 라인에 연결되어 있으며,
    상기 n 개의 저항기(B0, B1,..., Bn-1) 각각의 양 단부는 상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1) 각각의 한 단부 및 상기 전원 공급 전압 라인(H)에 연결되어 있고,
    상기 n 개의 저항기(B0, B1,..., Bn-1) 각각에 연결되지 않은 상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1) 각각의 한 단부는 상기 출력 라인에 연결되어 있으며,
    상기 n 개의 스위치(SWa0, SWa1,..., SWan-1) 및 n 개의 스위치(SWb0, SWb1,..., SWbn-1)는 외부로부터 입력되는 n 비트 디지털 신호에 의해 제어되고,
    상기 n 개의 스위치(SWa0, SWa1,..., SWan-1)에 입력되는 상기 n 비트 디지털 신호의 반전 신호가 상기 n 개의 스위치(SWb0, SWb1,..., SWbn-1)에 각각 입력되고,
    상기 아날로그 계조 전압 신호가 상기 출력 라인으로부터 출력되는 디지털/아날로그 변환 회로.
  10. 제 9 항에 있어서,
    상기 스위치(SWa0, SWa1,..., SWan-1)의 각각은 박막 트랜지스터를 포함하고 있는 디지털/아날로그 변환 회로.
  11. 제 9 항에 있어서,
    상기 스위치(SWb0, SWb1,..., SWbn-1)의 각각은 박막 트랜지스터를 포함하고 있는 디지털/아날로그 변환 회로.
  12. 제 10 항에 있어서,
    상기 박막 트랜지스터는 n-채널형 박막 트랜지스터 및 p-채널형 박막 트랜지스터로 구성된 그룹으로부터 선택된 적어도 하나를 구비한 디지털/아날로그 변환 회로.
  13. 제 1 항의 디지털/아날로그 변환 회로가 반도체 장치와 조합된 장치.
  14. 제 13 항에 있어서,
    상기 반도체 장치는 액티브 매트릭스 액정 표시 장치인 장치.
  15. 제 13 항에 있어서,
    상기 반도체 장치는 EL 표시 장치인 장치.
  16. 제 13 항에 있어서,
    상기 반도체 장치는 컴퓨터인 장치.
  17. 제 13 항에 있어서,
    상기 반도체 장치는 비디오 카메라인 장치.
  18. 제 13 항에 있어서,
    상기 반도체 장치는 DVD인 장치.
  19. 제 3 항에 있어서,
    상기 박막 트랜지스터는 n-채널형 박막 트랜지스터 및 p-채널형 박막 트랜지스터로 구성된 그룹으로부터 선택된 적어도 하나를 구비한 디지털/아날로그 변환 회로.
  20. 제 11 항에 있어서,
    상기 박막 트랜지스터는 n-채널형 박막 트랜지스터 및 p-채널형 박막 트랜지스터로 구성된 그룹으로부터 선택된 적어도 하나를 구비한 디지털/아날로그 변환 회로.
  21. 제 5 항의 디지털/아날로그 변환 회로가 반도체 장치와 조합된 장치.
  22. 제 21 항에 있어서,
    상기 반도체 장치는 액티브 매트릭스 액정 표시 장치인 장치.
  23. 제 21 항에 있어서,
    상기 반도체 장치는 EL 표시 장치인 장치.
  24. 제 21 항에 있어서,
    상기 반도체 장치는 컴퓨터인 장치.
  25. 제 21 항에 있어서,
    상기 반도체 장치는 비디오 카메라인 장치.
  26. 제 21 항에 있어서,
    상기 반도체 장치는 DVD인 장치.
  27. 제 9 항의 디지털/아날로그 변환 회로가 반도체 장치와 조합된 장치.
  28. 제 27 항에 있어서,
    상기 반도체 장치는 액티브 매트릭스 액정 표시 장치인 장치.
  29. 제 27 항에 있어서,
    상기 반도체 장치는 EL 표시 장치인 장치.
  30. 제 27 항에 있어서,
    상기 반도체 장치는 컴퓨터인 장치.
  31. 제 27 항에 있어서,
    상기 반도체 장치는 비디오 카메라인 장치.
  32. 제 27 항에 있어서,
    상기 반도체 장치는 DVD인 장치.
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