KR20010010840A - 반도체 소자의 금속배선 형성방법 - Google Patents

Abstract

LTS(long through sputtering) 시스템을 적용하여 인시튜(insitu) 방식으로 Ti/TiN 적층 구조의 장벽금속막 형성할 때 야기되는 불량(예컨대, 접촉(adhesion) 불량에 의해 콘택 홀 저면의 특정 부위에서 장벽금속막이 박리(lifting)되는 현상) 발생을 제거해 주어 반도체 제품의 성능 향상을 꾀할 수 있도록 한 반도체 소자의 금속배선 형성방법이 개시된다. 이를 구현하기 위하여 본 발명에서는, 반도체 기판 상에 콘택 홀이 구비된 절연막을 형성하는 단계와; LTS 시스템 내에서, 상기 콘택 홀을 포함한 상기 기판 상에 소정 두께의 Ti막을 형성하고, 진공의 깸없이 비 질소 분위기(non nitride mode)하에서 상기 Ti막 상에 소정 두께의 TiN막을 형성해 주어, Ti/TiN 적층막 구조의 장벽금속막을 형성하는 단계와; RTN 공정을 실시하여, 상기 콘택 홀 저면의 상기 기판과 상기 장벽금속막이 접촉되는 면에 실리사이드막을 형성하는 단계와; 상기 콘택 홀 내부가 충분히 채워지도록 상기 결과물 상에 도전성막을 형성하는 단계; 및 상기 절연막의 표면이 노출될 때까지 상기 도전성막을 평탄화하여 상기 콘택 홀 내에 도전성 플러그를 형성하는 단계로 이루어진 금속배선 형성방법이 제공된다.

Description

반도체 소자의 금속배선 형성방법{method for fabricating metal interconnection of semiconductor device}

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는 LTS(long through sputtering) 시스템을 적용하여 인시튜(insitu) 방식으로 Ti/TiN 적층 구조의 장벽금속막 형성할 때 야기되는 불량(예컨대, 접착(adhesion) 불량으로 인해 콘택 홀 저면의 특정 부위에서 장벽금속막이 박리(lifting)되는 현상) 발생을 제거해 주어 반도체 제품의 성능 향상을 꾀할 수 있도록 한 반도체 소자의 금속 배선 형성방법에 관한 것이다.

딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자의 집적도가 높아지게 되었고, 그 결과 단위 소자의 크기도 감소하게 되었다. 이러한 이유로 인해, 소자와 소자간을 연결하기 위한 도전성 플러그의 크기와 금속 배선간의 간격(space) 및 폭(width) 또한 작아지고 있어, 최근에는 반도체 소자 제조시 W-플러그, Al-리플로우 및, CMP(chemical mechanical polishing) 공정(혹은 에치백 공정)을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다.

도 1에는 이와 관련된 종래의 일반적인 금속배선 형성방법을 도시한 공정수순도가 제시되어 있고, 도 2에는 이에 근거한 종래의 금속배선 형성방법을 도시한 공정블럭도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다.

제 1 단계(100)로서, 도 1a에 도시된 바와 같이 반도체 기판 예컨대, 실리콘 기판(10) 상에 절연막(12)을 증착하고, 실리콘 기판 상에 형성될 반도체 소자와 이에 신호를 전달할 배선 금속이 연결될 부분의 절연막(12)을 식각하여 콘택 홀(h)을 형성한다.

제 2 단계(110)로서, 도 1b에 도시된 바와 같이 막질 간의 접착 특성을 향상시키기 위하여 LTS 시스템을 이용하여 상기 콘택 홀(h)을 포함한 절연막(12) 상에 인시튜 방식으로 Ti(14a)/TiN(14b) 적층막 구조의 장벽금속막(14)을 형성한다. 인시튜 방식을 적용한 장벽금속막(14) 형성 공정은 도 2의 블록도에서 알 수 있듯이 크게 다음의 두 단계(ⓐ,ⓑ)로 구분된다.

ⓐ 단계(110a)로서, 실리콘 기판(양극)이 탑재되는 기판대와 금속 타깃(음극)이 장착되는 타깃 지지판이 서로 대향되도록 배치된 구조의 LTS 시스템 내에, Ti 재질의 금속 타깃과 콘택 홀 형성이 완료된 기판(10)을 각각 장착한 후, 상기 시스템 내로 플라즈마(예컨대, 아르곤 이온)를 주입함과 동시에 금속 타깃에 전압을 가해 주면 고속으로 충돌하는 플라즈마에 맞은 타깃 입자가 타깃으로부터 떨어져 나와 자유각도로 기판(10) 상에 스퍼터링되는데, 그 결과 Ti막(14a) 형성이 이루어지게 된다.

ⓑ 단계(110b)로서, Ti막(14a) 증착이 완료되면 진공의 깸없이 상기 시스템 내로 질소 가스를 주입해 주어 상기 시스템 내부를 질소 분위기(nitride mode)로 만든 후 Ti 타깃에 전압을 인가해 준다. 이렇게 하면, 고속으로 충돌하는 플라즈마에 충돌되어 금속 타깃으로부터 떨어져 나온 Ti 입자가 상기 시스템 내로 공급된 질소와 반응하여 자유각도로 기판(10) 상에 스퍼터링되는데, 그 결과 TiN막(14b) 형성이 이루어지게 된다. 즉, TiN막(14b)은 Ti막(14a)과는 달리 반응성 스퍼터링(reactive sputtering)에 의해 형성된 막임을 알 수 있다.

제 3 단계(120)로서, 도 1c에 도시된 바와 같이 급속 열처리(Rapid Thermal Nitridation:이하, RTN이라 한다) 공정을 실시하여 실리콘 기판(10)과 장벽금속막(14) 간의 접합면에 저저항 금속막인 Ti-실리사이드막(16)을 형성한다. 이와 같이, 별도의 열처리 공정을 통해 Ti 실리사이드막(16)을 형성한 것은 콘택 저항을 감소시키기 위함이다.

제 4 단계(130)로서, 도 1d에 도시된 바와 같이 콘택 홀(h) 내부가 충분히 채워지도록 상기 결과물 상에 W 재질의 도전성막을 형성하고, 절연막(12)의 표면이 노출될 때까지 이를 평탄화하여 콘택 홀(h) 내에 장벽금속막(14)을 개제하여 도전성 플러그(18)를 형성한다.

제 5 단계(140)로서, 도 1e에 도시된 바와 같이 상기 도전성 플러그(18)를 포함한 절연막(12) 상의 소정 부분에 Al 재질의 금속배선(20)을 형성하므로써, 본 공정 진행을 완료한다.

그러나, 상기 공정을 적용하여 금속배선을 형성할 경우에는 장벽금속막을 증착한 후 RTN을 실시하는 과정에서 다음과 같은 문제가 발생된다.

TiN막 형성을 위하여 LTS 시스템 내로 공급된 질소 가스는 타깃으로부터 떨어져 나온 Ti 입자와만 반응하는 것이 아니라 그 중의 일부는 막질 증착 공정이 진행되는 동안 Ti 타깃과도 직접 반응을 일으키게 된다. 그러므로, 단위 공정 진행이 완료되면 타깃의 일부가 TiN화되는 현상이 발생하게 된다. 도 3에는 Ti 타깃의 일부가 TiN막 증착 과정에서 TiN화된 상태를 도시한 개략도가 제시되어 있다. 도 3에서 t1은 Ti 타겟의 원 두께를 나타내고, t2는 막질 성장 과정에서 TiN화된 타깃 두께를 나타낸다.

이와 같이 Ti 타깃의 표면이 일정량 TiN화될 경우, 후속 단위 공정(예컨대, 다음 기판의 Ti막 증착 공정) 진행시 Ti가 아닌 타킷 표면쪽의 오염된 TiN 입자가 스퍼터링되어져, 콘택 홀 저면의 특정 부분(표면이 노출된 실리콘 기판의 특정 부분)에서 상기 막질이 불안정 상태로 증착되는 불량이 발생하게 된다.

따라서, 이 상태에서 후속 RTN 공정을 실시하게 되면 고온 처리시 스트레스(stress)를 견디지 못하고 콘택 홀(h) 저면의 실리콘 기판(10)으로부터 상기 막질이 떨어져 나오는 장벽금속막의 박리 현상이 발생될 뿐 아니라 이로 인해 콘택 저항이 증가되어져 반도체 제품의 성능 저하가 초래되는 문제가 야기되게 된다.

이를 방지하기 위해서는 장벽금속막 형성시 Ti막(14a)과 TiN막(14b)을 하나의 시스템 내에서 형성하지 않고 Ti막과 TiN막을 각각의 시스템 내에서 개별적으로 형성해 주어야 하는데, 이 경우에는 설비의 운용 효율이 저하되고 생산성이 떨어지는 또 다른 단점을 야기시키게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.

이에 본 발명의 목적은, LTS 시스템을 적용하여 인시튜 방식으로 Ti/TiN 적층막 구조의 장벽금속막을 형성할 때, 상기 TiN막을 비 질소 분위기(non nitride mode)에서 형성해 주므로써, Ti 타깃 표면이 질소 가스로 인해 TiN화되는 것을 최소화할 수 있도록 하여 접촉 불량에 기인한 장벽금속막의 박리를 막을 수 있도록 하고, 반도체 제품의 성능 향상을 꾀할 수 있도록 한 반도체 소자의 금속배선 형성방법을 제공함에 있다.

도 1a 내지 도 1e는 일반적인 반도체 소자의 금속배선 형성방법을 도시한 공정수순도,

도 2는 도 1a 내지 도 1e의 공정수순에 의거한 종래의 금속배선 형성방법을 도시한 공정블럭도,

도 3은 도 2의 공정에 의거하여 금속배선을 제조할 때 야기되는 금속 타깃의 불량 발생 형태를 도시한 개략도,

도 4는 도 1a 내지 도 1e의 공정수순에 의거한 본 발명에 의한 금속배선 형성방법을 도시한 공정블럭도,

도 5는 도 4의 공정에 의거하여 금속배선을 제조하므로써 얻어지는 금속 타깃의 개선된 형태를 도시한 개략도이다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 콘택 홀이 구비된 절연막을 형성하는 단계와; LTS 시스템 내에서, 상기 콘택 홀을 포함한 상기 기판 상에 소정 두께의 Ti막을 형성하고, 진공의 깸없이 비 질소 분위기(non nitride mode)하에서 상기 Ti막 상에 소정 두께의 TiN막을 형성해 주어, Ti/TiN 적층막 구조의 장벽금속막을 형성하는 단계와; RTN 공정을 실시하여, 상기 콘택 홀 저면의 상기 기판과 상기 장벽금속막이 접촉되는 면에 실리사이드막을 형성하는 단계와; 상기 콘택 홀 내부가 충분히 채워지도록 상기 결과물 상에 도전성막을 형성하는 단계; 및 상기 절연막의 표면이 노출될 때까지 상기 도전성막을 평탄화하여 상기 콘택 홀 내에 도전성 플러그를 형성하는 단계로 이루어진 반도체 소자의 금속배선 형성방법이 제공된다.

상기와 같이 공정을 진행할 경우, 장벽금속막을 이루는 TiN막이 비 질소 분위기하에서 증착되므로, TiN막 증착 과정에서 Ti 타깃의 표면이 질소 가스에 의해 TiN화되는 것을 최대한 억제할 수 있게 된다. 또한, 이로 인해 후속 단위 공정(예컨대, 다음 기판의 Ti막 증착 공정)진행시 특정 부분에서 증착 막질의 접착력이 떨어지는 것을 방지할 수 있게 되므로, 콘택 홀 저면에서의 장벽금속막 박리를 막을 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 4는 본 발명에서 제안된 반도체 소자의 금속배선 형성방법을 도시한 공정블럭도를 나타낸 것이다. 본 실시예의 경우, 종래 기술과 비교할 때 공정 조건에 변화가 있을 뿐 기본 공정 자체는 도 1a 내지 도 1e에 제시된 일반적인 공정수순을 그대로 따르므로, 여기서는 도 1a 내지 도 1e에 제시된 공정수순도와 도 4에 제시된 공정블럭도를 모두 참조하여 그 제조방법을 5 단계로 구분하여 살펴본다.

제 1 단계(200)로서, 도 4a에 도시된 바와 같이 반도체 기판 예컨대, 실리콘 기판(10) 상에 절연막(12)을 증착하고, 상기 기판(10) 표면이 소정 부분 노출되도록 이를 선택식각하여 콘택 홀(h)을 형성한다.

제 2 단계(210)로서, 도 4b에 도시된 바와 같이 막질 간의 접착 특성을 향상시키기 위하여 LTS 시스템을 이용하여 상기 콘택 홀(h)을 포함한 절연막(12) 상에 인시튜 방식으로 Ti(14a)/TiN(14b) 적층막 구조의 장벽금속막(14)을 형성한다. 인시튜 방식을 적용한 장벽금속막(14) 형성 공정은 도 2의 블록도에서 알 수 있듯이 크게 다음의 두 단계(ⓐ,ⓑ)로 구분된다.

ⓐ 단계(210a)로서, 실리콘 기판(양극)이 탑재되는 기판대와 금속 타깃(음극)이 장착되는 타깃 지지판이 서로 대향되도록 배치된 구조의 LTS 시스템 내에, Ti 재질의 금속 타깃과 콘택 홀 형성이 완료된 기판(10)을 각각 장착한 후, 상기 시스템 내로 플라즈마(예컨대, 아르곤 이온)를 주입함과 동시에 금속 타깃에 전압을 가해 주면 고속으로 충돌하는 플라즈마에 맞은 타깃 입자가 타깃으로부터 떨어져 나와 자유각도로 기판(10) 상에 스퍼터링되는데, 그 결과 Ti막(14a) 형성이 이루어지게 된다.

ⓑ 단계(210b)로서, Ti막(14a) 증착이 완료되면 진공의 깸없이 상기 시스템 내로 질소 가스를 주입하되, 그 주입량을 제한하여 상기 시스템 내부를 비 질소 분위기(non nitride mode)로 만든 후 Ti 타깃에 전압을 인가해 준다. 이렇게 하면, 고속으로 충돌하는 플라즈마에 충돌되어 금속 타깃으로부터 떨어져 나온 Ti 입자가 상기 시스템 내로 공급된 질소와 반응하여 자유각도로 기판(10) 상에 스퍼터링되는데, 그 결과 TiN막(14b) 형성이 이루어지게 된다. TiN막(14b)을 비 질소 분위기하에서 형성한 것은 막질 증착 중에 질소 가스에 의해 Ti 타깃의 표면이 TiN화되는 것을 최소화하기 위함이다.

제 3 단계(220)로서, 도 1c에 도시된 바와 같이 RTN 공정을 실시하여 실리콘 기판(10)과 장벽금속막(14) 간의 접합면에 저저항 금속막인 Ti-실리사이드막(16)을 형성한다. 이와 같이, 별도의 열처리 공정을 실시한 것은 콘택 저항을 감소시키고, 후속 공정(예컨대, 도전성 플러그를 형성하기 위한 W 재질의 도전성막 증착 공정)을 진행시 공급되는 불소(F) 가스로 인해 장벽금속막(14)이 손상(attack)되어져 절연막화되는 것을 막기 위함이다.

제 4 단계(230)로서, 도 1d에 도시된 바와 같이 콘택 홀(h) 내부가 충분히 채워지도록 상기 결과물 상에 W 재질의 도전성막을 형성하고, 절연막(12)의 표면이 노출될 때까지 이를 CMP(또는 에치백)처리하여 콘택 홀(h) 내에 장벽금속막(14)을 개제하여 도전성 플러그(18)를 형성한다.

제 5 단계(240)로서, 도 1e에 도시된 바와 같이 상기 도전성 플러그(18)를 포함한 절연막(12) 상에 Al 재질의 도전성막을 형성하고, 절연막(12)의 표면이 소정 부분 노출되도록 이를 선택식각하여 금속배선(20)을 형성하므로써, 본 공정 진행을 완료한다. 이때, 상기 금속배선(20)은 도전성 플러그(18)와 전기적으로 연결되도록 형성된다.

이와 같이 금속배선을 제조할 경우, 장벽금속막(14)을 이루는 TiN막(14a)이 비 질소 분위기하에서 형성되므로, Ti 타깃의 일부가 TiN막 증착 중에 질소 가스에 의해 TiN화되는 것을 최소화할 수 있게 된다. 도 5에는 상기 비 질소 분위기하에서 TiN막을 형성한 경우에 있어서의 Ti 타깃 변화를 도시한 개략도가 제시되어 있다. 도 5에서 t1은 Ti 타깃의 원 두께를 나타내고, t2는 TiN막을 증착하는 과정에서 TiN으로 변화된 타깃 두께를 나타낸다. 도 5에 의하면, 질소 분위기하에서 TiN막(14a)을 증착한 종래의 경우(도 3)에 비해 Ti 타깃의 극히 작은 량만이 TiN으로 변화되었음을 확인할 수 있다.

본 실시예의 경우도 물론 Ti 타깃의 표면이 일부 TiN화되기는 하였으나 이 경우는 그 량이 극히 작아 접착 불량에 기인한 장벽금속막의 박리 현상이 발생되지 않으므로, 반도체 제품의 성능 저하를 막을 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, LTS 시스템을 이용하여 인시튜 방식으로 Ti/TiN 적층막 구조의 장벽금속막을 형성하고자 할 때 상기 TiN막을 비 질소 분위기에서 증착해 주므로써, Ti 타깃 표면이 질소 가스로 인해 TiN화되는 것을 최소화할 수 있게 되므로, 접촉 불량에 기인한 장벽금속막의 박리를 막을 수 있게 되어 반도체 제품의 성능 향상을 이룰 수 있게 된다.

Claims (1)

1. 반도체 기판 상에 콘택 홀이 구비된 절연막을 형성하는 단계와;

   LTS 시스템 내에서, 상기 콘택 홀을 포함한 상기 기판 상에 소정 두께의 Ti막을 형성하고, 진공의 깸없이 비 질소 분위기하에서 상기 Ti막 상에 소정 두께의 TiN막을 형성해 주어, Ti/TiN 적층막 구조의 장벽금속막을 형성하는 단계와;

   RTN 공정을 실시하여, 상기 콘택 홀 저면의 상기 기판과 상기 장벽금속막이 접촉되는 면에 실리사이드막을 형성하는 단계와;

   상기 콘택 홀 내부가 충분히 채워지도록 상기 결과물 상에 도전성막을 형성하는 단계; 및

   상기 절연막의 표면이 노출될 때까지 상기 도전성막을 평탄화하여 상기 콘택 홀 내에 도전성 플러그를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.