KR20010009504A - 반도체 집적회로의 감지 증폭장치 - Google Patents

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Abstract

반도체 집적회로의 감지 증폭장치가 제공된다. 감지 증폭장치는, 입력신호와 반전입력신호를 증폭하기 위한 감지 증폭기와 감지 증폭기의 출력을 증폭하기 위한 완전차동증폭기 및 완전차동증폭기의 출력을 래치하여 출력하는 래치를 구비하는 감지 증폭장치에 있어서, 완전차동증폭기는, 입력단을 통해 입력되는 입력신호의 레벨이 반전입력단을 통해 입력되는 반전입력신호의 레벨보다 큰 경우 출력단의 전압을 증가시키고, 입력신호의 레벨이 반전입력신호의 레벨보다 작은 경우 출력단의 전압을 감소시키는 제1차동증폭부와, 입력신호의 레벨이 반전입력신호의 레벨보다 큰 경우 반전출력단의 전압을 감소시키고, 입력신호의 레벨이 반전입력신호의 레벨보다 작은 경우 반전출력단의 전압을 증가시키는 제2차동증폭부 및 출력단과 반전출력단 사이에 구비되어 출력단과 반전출력단에서 출력되는 출력신호의 전압레벨을 제어하는 출력전압레벨 제어회로를 포함하여, 공급전압이 상승하더라도 출력신호의 평균전압레벨을 감소시킴으로써 후단의 래치의 동작을 안정화시킬 수 있으며, 저항값을 조정함으로써 완전차동증폭기의 전압이득을 용이하게 조정할 수 있고, 동작 속도가 빠르면서도 안정된 동작을 하는 이점이 있다.

Description

반도체 집적회로의 감지 증폭장치{Sense amplifying apparatus of semiconductor integrated circuit}
본 발명은 반도체 집적회로에 관한 것으로, 특히 입력되는 신호를 증폭하여 출력하는 감지 증폭장치에 관한 것이다.
반도체 집적회로에서 입출력 신호의 증폭을 위해 사용되는 감지 증폭장치에는 전류 감지형과 전압 감지형이 있다. 전류 감지 증폭장치는 동작 속도면에서 전압 감지 증폭장치보다 빠르므로 널리 사용되고 있다. 그리고, 전류 감지 증폭장치는, 도 1에 도시된 바와 같이, 전류 감지 증폭기(10)와 전류 감지 증폭기(10)의 출력을 증폭하기 위한 완전차동증폭기(12) 및 완전차동증폭기(12)의 출력을 래치하여 출력하는 래치(14)를 포함하고 있다.
한편, 완전 차동 증폭기(12)는, 전류 감지 증폭기(10)의 출력 전압 신호의 크기가 작기 때문에 이 신호를 이용하여 래치(14)를 통해 CMOS 레벨로 변환시키면 동작 속도가 둔화되므로, 이를 해결하기 위하여 전류 감지 증폭기(10)의 출력신호를 한번 더 증폭하여 증폭된 신호를 래치(14)에 출력하기 위한 것이다.
도 1에 도시된 종래의 감지 증폭장치에서 완전 차동 증폭기(12)의 동작을 살펴보면, 입력단(20)을 통해 입력되는 입력신호(IN)의 전압이 반전입력단(22)을 통해 입력되는 반전입력신호(INB)의 전압보다 큰 경우에는, 제1 NMOS트랜지스터(MN1), 제2 NMOS트랜지스터(MN2), 제5 NMOS트랜지스터(MN5)와, 제1 PMOS트랜지스터(MP1), 제2 PMOS트랜지스터(MP2)가 하나의 차동 증폭기로서 동작하여, 출력단(24)을 통해 출력되는 출력신호(OUT)의 전압이 상승한다. 마찬가지로, 제3 NMOS트랜지스터(MN3), 제4 NMOS트랜지스터(MN4), 제5 NMOS트랜지스터(MN5)와, 제3 PMOS트랜지스터(MP3), 제4 PMOS트랜지스터(MP4)가 하나의 차동 증폭기로서 동작하여, 반전출력단(26)을 통해 출력되는 반전출력신호(OUTB)의 전압이 하강한다.
그리고, 입력신호(IN)의 전압이 반전입력신호(INB)의 전압보다 작은 경우에는, 제1 NMOS트랜지스터(MN1), 제2 NMOS트랜지스터(MN2), 제5 NMOS트랜지스터(MN5)와, 제1 PMOS트랜지스터(MP1), 제2 PMOS트랜지스터(MP2)가 하나의 차동 증폭기로서 동작하여, 출력신호(OUT)의 전압이 하강하고, 마찬가지로, 제3 NMOS트랜지스터(MN3), 제4 NMOS트랜지스터(MN4), 제5 NMOS트랜지스터(MN5)와, 제3 PMOS트랜지스터(MP3), 제4 PMOS트랜지스터(MP4)가 하나의 차동 증폭기로서 동작하여, 반전출력신호(OUTB)의 전압이 상승한다. 따라서, 입력신호(IN)와 반전입력신호(INB)의 전압 차이에 비례하는 전압이 출력신호(OUT)와 반전출력신호(OUTB)의 전압 차이로 나타나게 된다.
한편, 출력신호(OUT)와 반전출력신호(OUTB)는 다음단에 위치하는 래치(14)의 입력으로 사용된다. 래치(14)는, 제6 NMOS트랜지스터(MN6)와, 제7 NMOS트랜지스터(MN7)와, 제8 NMOS트랜지스터(MN8)와, 제5 PMOS트랜지스터(MP5) 및 제6 PMOS트랜지스터(MP6)를 구비한다. 래치(14)는, 입력신호의 레벨을 변경시키기 위한 것으로서, 완전차동증폭기(12)에서 출력된 출력신호(OUT)와 반전출력신호(OUTB)의 전압레벨의 평균값이 래치(14)에 있는 NMOS트랜지스터(MN6, MN7)의 턴온전압 근처에 있어야 효과적인 래치 동작을 수행할 수 있다. 즉, 출력신호(OUT)와 반전출력신호(OUTB)중 어느 하나가 NMOS트랜지스터의 턴온전압보다 크다면 나머지 하나는 NMOS트랜지스터의 턴오프전압보다 작아야만 래치(14)가 효과적으로 래치 동작을 할 수 있다. 도 1에서, DOUT은 래치 회로의 출력신호, DOUTB는 래치 회로의 반전출력신호이고, EN는 인에이블신호로서 하이레벨일 때 제5 NMOS트랜지스터(MN5)와 제8 NMOS트랜지스터(MN8)를 턴온시켜 완전차동증폭기(12)와 래치(14)가 동작하도록 전류 경로를 형성시켜 준다.
일반적으로 공급전압(VDD)이 낮은 경우에는 출력신호(OUT)와 반전출력신호(OUTB)의 평균값이 NMOS트랜지스터의 턴온전압 근처에 있게 된다. 하지만, 공급전압(VDD)이 높아질수록 PMOS트랜지스터의 채널길이변조 효과가 NMOS트랜지스터의 채널길이변조 효과보다 커져서 도 1의 제1 내지 제4 PMOS트랜지스터(MP1, MP2, MP3, MP4)가 공급하는 전류가 제1 내지 제4 NMOS트랜지스터(MN1, MN2, MN3, MN4)가 씽킹(sinking)하는 전류보다 더 커지게 된다.
따라서, 공급전압(VDD)이 높아질수록 완전 차동 증폭기(12)의 출력신호(OUT)와 반전출력신호(OUTB)의 전체적인 동작점이 상승하게 되어 래치(14)의 입력단에 위치한 NMOS트랜지스터들(MN6, MN7)이 효과적인 동작을 할 수 없게 된다. 즉, 완전 차동 증폭기(12)의 출력신호(OUT)가 게이트에 인가되는 제6 NMOS트랜지스터(MN6)와 완전 차동 증폭기(12)의 반전출력신호(OUTB)가 게이트에 인가되는 제7 NMOS트랜지스터(MN7)가 모두 강하게 턴온되어 래치 동작에 오류가 생기게 되는 문제점이 있다. 이에 따라 공급전압으로 높은 전압을 사용하는 HITE(High Voltage Test Enable) 모드와 같은 반도체 집적회로의 테스트시 래치 회로에 오동작이 발생하여 정상적으로 반도체 집적회로를 테스트할 수 없는 문제점이 있다.
상기한 문제점을 해결하기 위하여, 완전차동증폭기(12)의 설계시 제2 PMOS트랜지스터(MP2)와 제3 PMOS트랜지스터(MP3)의 사이즈를 작게 하는 방법이 있지만, 이 경우 정상동작시 완전 차동 증폭기의 이득이 작아지는 문제점이 있다.
또한, 도 1에서 전류 감지 증폭기(10)는 동작 속도면에서 전압 감지 증폭기보다 빠르므로 널리 사용되고 있으나, 전류 입력신호를 효율적으로 받아들이기 위해 정궤환 회로를 사용하고 있으므로 동작이 불안정해지는 문제점이 있다.
도 1에 도시된 전류 감지 증폭기는, 소스가 입력포트(15)에 접속되고 드레인이 출력포트(16)에 접속되며 게이트가 반전출력포트(18)에 접속된 제7 PMOS 트랜지스터(MP7)와, 소스가 반전입력포트(17)에 접속되고 드레인이 반전출력포트(18)에 접속되며 게이트가 출력포트(16)에 접속된 제8 PMOS 트랜지스터(MP8)와, 드레인이 출력포트(16)와 게이트에 접속된 제9 NMOS 트랜지스터(MN9)와, 드레인이 반전출력포트(18)와 게이트에 접속된 제10 NMOS 트랜지스터(MN10)와, 드레인이 제9 NMOS 트랜지스터(MN9)와 제10 NMOS 트랜지스터(MN10)의 소스에 접속되고 소스가 접지되며 게이트에 인에이블 신호(EN)가 인가되는 제11 NMOS 트랜지스터(MN11)를 구비하고 있다.
상기에서 제11 NMOS 트랜지스터(MN11)는 전류소스원으로서 전류 감지 증폭기가 동작하도록 전류 경로를 형성시켜 주는 신호인 인에이블 신호(EN)에 따라 동작상태가 제어된다. 한편, I1과 I2는 각각 입력포트(15)와 반전입력포트(17)를 통하여 입력되는 입력전류신호이고, SAOUT, SAOUTB는 출력포트(16)와 반전출력포트(18)를 통하여 출력되는 출력전압신호이다.
도 1에 도시된 전류 감지 증폭기(10)의 동작을 설명하기 위해 제9 NMOS트랜지스터(MN9)와 제10 NMOS트랜지스터(MN10)의 트랜스컨턱턴스 값을 gmn이라 하고, 제7 PMOS트랜지스터(MP7)와 제8 PMOS트랜지스터(MP8)의 트랜스컨덕턴스 값을 gmp라 하며, △I를 입력전류(I1)와 반전입력전류(I2)의 차(△I=I1-I2)라 하면, 출력전압(SAOUT)과 반전출력전압(SAOUTB)의 전압 차이는 △I/gmn이 된다. 상기 전압 차이에 따라 제7 PMOS 트랜지스터(MP7)와 제8 PMOS트랜지스터(MP8)에 의해 증폭되는 전류값의 차이는 (출력전압(SAOUT)과 반전출력전압(SAOUTB)의 차)×gmp 이므로, △I×gmp/gmn 이 된다. 그런데, 이 값은 입력되는 전류 신호의 차이인 △I와 같아야 하므로 결국 PMOS트랜지스터(MP7, MP8)의 트랜스컨덕턴스 값(gmp)은 NMOS트랜지스터(MN9, MN10)의 트랜스컨덕턴스 값(gmn)과 같아야 한다.
만일 제7 PMOS 트랜지스터(MP7)와 제8 PMOS트랜지스터(MP8)의 이득을 증가시키기 위하여 제7 PMOS 트랜지스터(MP7)와 제8 PMOS트랜지스터(MP8)의 사이즈를 증대시키면 gmp 〉 gmn 이 되어, 제7 PMOS트랜지스터(MP7)와 제8 PMOS트랜지스터(MP8)가, 입력되는 전류신호의 차이인 △I보다 더 큰 전류 차이로 입력전류신호를 증폭하여 입력전류신호(I1)와 반전입력전류신호(I2) 값이 뒤바뀌게 되므로, 불안정한 상태로 진입하여 발진할 수 있다. 따라서, 안정성의 측면에서 gmp ≤ gmn이 되어야 한다. 그러나, gmp가 gmn보다 적어질수록 전류 감지 증폭기가 전류를 감지하는 효율이 그만큼 떨어지게 되므로 동작 속도가 저하된다. 그러므로, 안정성의 측면과 속도의 측면에서 트레이드 오프(trade-off)를 감안하여 gmn과 gmp의 값을 결정하여야 한다.
일반적으로, PMOS트랜지스터의 채널길이변조 효과는 NMOS트랜지스터의 채널길이변조 효과보다 크므로 공급 전압 값이 커질수록 PMOS트랜지스터의 트랜스컨덕턴스의 값이 상대적으로 NMOS트랜지스터의 트랜스컨덕턴스 값보다 커지게 된다.
도 2(a) 및 도 2(b)는 각각 NMOS트랜지스터와 PMOS트랜지스터의 트랜스컨덕턴스 값을 구하기 위한 NMOS 다이오드와 PMOS 다이오드를 도시한 도면으로서, 트랜지스터를 다이오드 형태로 연결한 것이다. 도 2에 도시된 각 트랜지스터 다이오드의 전류-전압 특성 곡선이 도 3에 도시된다. 도 3에서 전류-전압 특성 곡선의 기울기 값이 트랜스컨덕턴스 값이 된다.
도 3에 도시된 바와 같이 게이트-소스간 전압(Vgsn, Vsgp)이 소정 전압(Vc)보다 커질수록 PMOS트랜지스터의 전류-전압 특성 곡선의 기울기가 NMOS트랜지스터의 전류-전압 특성 곡선의 기울기보다 커지게 되므로, 전압 값이 증가할수록 gmp 〉 gmn이 된다. 따라서, 종래의 전류 감지 증폭기는 동작 전압이 낮은 동작점에서 PMOS트랜지스터의 트랜스컨덕턴스 값(gmp)을 NMOS트랜지스터의 트랜스컨덕턴스 값(gmn)과 동일하게 설계하면, 공급 전압이 증가함에 따라 PMOS트랜지스터의 트랜스컨덕턴스 값(gmp)이 NMOS트랜지스터의 트랜스컨덕턴스 값(gmn)보다 커지게 되므로 전류 감지 증폭기의 동작이 불안정해지는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 공급전압이 상승하더라도 출력신호의 평균전압레벨을 감소시킴으로써 후단의 래치 회로의 동작을 안정화시킬 수 있으며 전압이득을 용이하게 조정할 수 있는 완전 차동 증폭기를 구비한 반도체 집적회로의 감지 증폭장치를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는, 공급전압이 상승하더라도 출력신호의 평균전압레벨을 감소시킬 수 있으며 전압이득을 용이하게 조정할 수 있는 완전 차동 증폭기를 제공하는 것이다.
또한, 본 발명이 이루고자하는 다른 기술적 과제는, 동작 속도가 빠르면서도 안정된 동작을 하는 전류 감지 증폭기를 제공하는 것이다.
도 1은 종래의 감지 증폭장치를 도시한 도면이다.
도 2는 NMOS 다이오드와 PMOS 다이오드를 도시한 도면이다.
도 3은 도 2에 도시된 NMOS 다이오드와 PMOS 다이오드의 전류-전압 특성 곡선을 도시한 도면이다.
도 4는 본 발명의 실시예에 의한 반도체 집적회로의 감지 증폭장치를 도시한 도면이다.
도 5 및 도 6은 완전차동증폭기의 다른 실시예들을 도시한 도면이다.
도 7은 완전차동증폭기의 모의 실험에 사용된 입력신호의 파형도이다.
도 8은 모의 실험에 의한 본 발명과 종래 기술의 완전차동증폭기의 출력신호 파형도이다.
도 9는 모의 실험에 의한 본 발명과 종래 기술의 완전차동증폭기의 출력을 입력으로 사용하는 래치의 출력신호 파형도이다.
도 10은 본 발명의 실시예에 의한 감지 증폭장치에 있는 전류 감지 증폭기의 동작을 설명하기 위한 PMOS 다이오드를 도시한 도면이다.
도 11은 도 10에 도시된 PMOS 다이오드의 전류-전압 특성 곡선을 도시한 도면이다.
도 12는 본 발명의 실시예에 의한 감지 증폭장치에 있는 전류 감지 증폭기의 모의 실험용 회로도이다.
도 13은 모의 실험에 의한 본 발명의 감지 증폭장치에 있는 전류 감지 증폭기와 종래의 전류 감지 증폭기의 출력전압신호의 파형도이다.
도 14는 모의 실험에 의한 본 발명의 감지 증폭장치에 있는 전류 감지 증폭기와 종래의 전류 감지 증폭기의 입력전류신호의 파형도이다.
도 15 내지 도 17은 도 4에 있는 전류 감지 증폭기의 저항을 트랜지스터에 직접 형성하는 방법을 설명하기 위한 도면이다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 집적회로의 감지 증폭장치는, 입력신호와 반전입력신호를 증폭하기 위한 감지 증폭기와 상기 감지 증폭기의 출력을 증폭하기 위한 완전차동증폭기 및 상기 완전차동증폭기의 출력을 래치하여 출력하는 래치를 구비하는 감지 증폭장치에 있어서, 상기 완전차동증폭기는, 제1입력단을 통해 입력되는 입력신호의 레벨이 제1반전입력단을 통해 입력되는 반전입력신호의 레벨보다 큰 경우 제1출력단의 전압을 증가시키고, 상기 입력신호의 레벨이 상기 반전입력신호의 레벨보다 작은 경우 상기 제1출력단의 전압을 감소시키는 제1차동증폭부; 상기 입력신호의 레벨이 상기 반전입력신호의 레벨보다 큰 경우 상기 제1반전출력단의 전압을 감소시키고, 상기 입력신호의 레벨이 상기 제1반전입력신호의 레벨보다 작은 경우 상기 제1반전출력단의 전압을 증가시키는 제2차동증폭부; 및 상기 제1출력단과 상기 제1반전출력단 사이에 구비되어 상기 제1출력단과 상기 제1반전출력단에서 출력되는 출력신호의 전압레벨을 제어하는 출력전압레벨 제어회로를 포함한다.
상기 출력전압레벨 제어회로는, 상기 제1출력단과 상기 제1반전출력단에서 각각 출력되는 신호의 전압레벨의 평균값을 감지하는 출력전압레벨 평균값 감지부 및 상기 출력전압레벨의 평균값이 소정값 이상으로 상승하는 것을 방지하도록 제어하는 출력전압레벨 평균값 제어부를 포함하는 것이 바람직하다.
또한, 상기 출력전압레벨 평균값 감지부는, 상기 제1출력단과 상기 제1반전출력단 사이에 직렬로 연결된 제1저항과 제2저항을 구비하며, 상기 제1저항과 상기 제2저항이 연결된 접속단에서 상기 출력전압레벨의 평균값이 출력되는 것이 바람직하다.
또한, 상기 제1저항과 상기 제2저항의 저항값은 동일한 것이 바람직하다.
또한, 상기 출력전압레벨 평균값 제어부는 드레인과 게이트가 연결되고 상기 드레인이 상기 제1저항과 상기 제2저항의 접속단에 연결되며 소스에 접지전압이 인가되는 NMOS 트랜지스터를 포함하는 것이 바람직하다.
또한, 상기 출력전압레벨 평균값 제어부는, 게이트가 상기 제1저항과 상기 제2저항의 접속단에 접속되고 드레인이 상기 제1출력단에 접속되며 소스에 접지전압이 인가되는 제1NMOS트랜지스터와, 게이트가 상기 제1저항과 상기 제2저항의 접속단에 접속되고 드레인이 상기 제1반전출력단에 접속되며 소스에 접지전압이 인가되는 제2NMOS트랜지스터를 구비하는 것이 바람직하다.
또한, 상기 완전차동증폭기는, 상기 제1차동증폭부와 상기 제2차동증폭부 및 상기 출력전압레벨 제어회로에 연결되어 인에이블 신호에 따라 상기 제1차동증폭부와 상기 제2차동증폭부 및 상기 출력전압레벨 제어회로의 동작을 제어하는 동작제어부를 더 포함하는 것이 바람직하다.
또한, 상기 제1차동증폭부는, 소스에 공급전압이 인가되고 드레인과 게이트가 연결된 제1 PMOS트랜지스터와, 소스에 상기 공급전압이 인가되고 게이트가 상기 제1 PMOS트랜지스터의 게이트에 연결되며 드레인이 상기 제1출력단에 연결된 제2 PMOS트랜지스터와, 게이트가 상기 제1입력단에 연결되고 드레인이 상기 제1 PMOS트랜지스터의 드레인에 연결된 제1 NMOS트랜지스터와, 게이트가 상기 제1반전입력단에 연결되고 드레인이 상기 제1출력단에 연결된 제2 NMOS트랜지스터를 포함하고, 상기 제2차동증폭부는, 소스에 상기 공급전압이 인가되고 드레인이 상기 제1반전출력단에 연결된 제3 PMOS트랜지스터와, 소스에 공급전압이 인가되고 드레인과 게이트가 연결되며 게이트가 상기 제3 PMOS트랜지스터의 게이트와 연결된 제4 PMOS트랜지스터와, 게이트가 상기 제1입력단에 연결되고 드레인이 상기 제1반전출력단에 연결된 제3 NMOS트랜지스터와, 드레인이 상기 제4 PMOS트랜지스터의 드레인에 연결되고 게이트가 상기 제1반전입력단에 연결된 제4 NMOS트랜지스터를 포함하며, 상기 동작제어부는, 드레인이 상기 제1 NMOS트랜지스터와 상기 제2 NMOS트랜지스터와 상기 제3 NMOS트랜지스터와 상기 제4 NMOS트랜지스터 및 상기 출력레벨평균값 제어부의 NMOS트랜지스터의 소스에 연결되고 게이트에 상기 인에이블 신호가 인가되며 소스에 접지 전압이 인가되는 제5 NMOS트랜지스터를 포함한다.
또한, 상기 감지 증폭기는, 제1전류신호를 입력하는 제2입력단과, 제2전류신호를 입력하는 제2반전입력단과, 제1접합단자를 통하여 상기 제2입력단과 상기 제2 반전입력단에서 출력된 전류신호를 각각 입력하여 제1출력신호와 제2출력신호를 각각 상기 제2출력단과 상기 제2반전출력단에 출력하며 크로스 커플된 제1트랜지스터와 제2트랜지스터 및 상기 제2출력단과 상기 제2반전출력단에 전류를 공급하는 제3트랜지스터와 제4트랜지스터를 구비한 전류 감지 증폭기에 있어서, 상기 제2입력단과 상기 제1트랜지스터의 상기 제1접합단자 사이에 직렬로 연결된 제1저항수단 및 상기 제2반전입력단과 상기 제2트랜지스터의 상기 제1접합단자 사이에 직렬로 연결된 제2저항수단을 포함한다.
또한, 상기 제1저항수단 및 상기 제2저항수단은 상기 제1트랜지스터 및 상기 제2트랜지스터의 상기 제1접합단자에 최대한 근접한 곳에 각각 위치하는 것이 바람직하다.
또한, 상기 감지 증폭기는, 인에이블 신호에 따라 상기 제3트랜지스터와 상기 제4트랜지스터가 동작하도록 전류 경로를 형성시켜 주는 제5트랜지스터를 더 포함하는 것이 바람직하다.
또한, 상기 감지 증폭기의 상기 제3트랜지스터와 상기 제4트랜지스터는 다이오드 형태로 연결된 것이 바람직하다.
또한, 상기 제1트랜지스터와 상기 제2트랜지스터는 PMOS트랜지스터이고, 상기 제3트랜지스터와 상기 제4트랜지스터 및 상기 제5트랜지스터는 NMOS트랜지스터인 것이 바람직하다.
또한, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 콘택을 하나로 형성하고 드레인 전극의 콘택수를 상대적으로 많이 형성함으로써 상기 제1트랜지스터의 소스 전극의 콘택 저항이 상기 제1저항수단의 저항값을 갖도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 콘택을 하나로 형성하고 드레인 전극의 콘택수를 상대적으로 많이 형성함으로써 상기 제2트랜지스터의 소스 전극의 콘택 저항이 상기 제2저항수단의 저항값을 갖도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것이 바람직하다.
또한, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 콘택이 드레인 전극의 콘택보다 게이트 전극을 기준으로 더 멀리 이격되도록 형성하여 상기 소스 전극의 액티브 졍션이 갖는 저항값이 상기 제1저항수단의 저항값이 되도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 콘택이 드레인 전극의 콘택보다 게이트 전극을 기준으로 더 멀리 이격되도록 형성하여 상기 소스 전극의 액티브 졍션이 갖는 저항값이 상기 제2저항수단의 저항값이 되도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것이 바람직하다.
또한, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 액티브 졍션의 깊이를 얇게 형성하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제1저항수단의 저항값이 되도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 액티브 졍션의 깊이를 얇게 형성하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제2저항수단의 저항값이 되도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것이 바람직하다.
또한, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 졍션의 농도를 낮게 하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제1저항수단의 저항값이 되도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 졍션의 농도를 낮게 하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제2저항수단의 저항값이 되도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것이 바람직하다.
상기 다른 과제를 이루기위하여 본 발명에 의한 완전차동증폭기는, 제1입력단을 통해 입력되는 입력신호의 레벨이 제1반전입력단을 통해 입력되는 반전입력신호의 레벨보다 큰 경우 제1출력단의 전압을 증가시키고, 상기 입력신호의 레벨이 상기 반전입력신호의 레벨보다 작은 경우 상기 제1출력단의 전압을 감소시키는 제1차동증폭부; 상기 입력신호의 레벨이 상기 반전입력신호의 레벨보다 큰 경우 상기 제1반전출력단의 전압을 감소시키고, 상기 입력신호의 레벨이 상기 제1반전입력신호의 레벨보다 작은 경우 상기 제1반전출력단의 전압을 증가시키는 제2차동증폭부; 및 상기 제1출력단과 상기 제1반전출력단 사이에 구비되어 상기 제1출력단과 상기 제1반전출력단에서 출력되는 출력신호의 전압레벨을 제어하는 출력전압레벨 제어회로를 포함한다.
또한, 상기 다른 과제를 이루기위하여 본 발명에 의한 전류 감지 증폭기는, 제1전류신호를 입력하는 제1입력단과, 제2전류신호를 입력하는 제1반전입력단과, 제1접합단자를 통하여 상기 제1입력단과 상기 제1 반전입력단에서 출력된 전류신호를 각각 입력하여 제1출력신호와 제2출력신호를 각각 제1출력단과 제1반전출력단에 출력하며 크로스 커플된 제1트랜지스터와 제2트랜지스터 및 상기 제1출력단과 상기 제1반전출력단에 전류를 공급하는 제3트랜지스터와 제4트랜지스터를 구비한 전류 감지 증폭기에 있어서, 상기 제1입력단과 상기 제1트랜지스터의 상기 제1접합단자 사이에 직렬로 연결된 제1저항수단 및 상기 제1반전입력단과 상기 제2트랜지스터의 상기 제1접합단자 사이에 직렬로 연결된 제2저항수단을 포함한다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 의한 반도체 집적회로의 감지 증폭장치에 대해 상세히 설명하기로 한다.
도 4는 본 발명의 실시예에 의한 반도체 집적회로의 감지 증폭장치를 도시한 도면으로, 전류 감지 증폭기(40)와 전류 감지 증폭기(40)의 출력을 증폭하기 위한 완전차동증폭기(42) 및 완전차동증폭기(42)의 출력을 래치하여 출력하는 래치(44)를 포함하고 있다.
도 4에서 완전차동증폭기(42)는, 제1 PMOS트랜지스터(MP9), 제2 PMOS 트랜지스터(MP10), 제1 NMOS트랜지스터(MN12) 및 제2 NMOS트랜지스터(MN13)를 구비하는 제1차동증폭부와, 제3 PMOS트랜지스터(MP11), 제4 PMOS 트랜지스터(MP12), 제3 NMOS트랜지스터(MN14) 및 제4 NMOS트랜지스터(MN15)를 구비하는 제2차동증폭부와, 제5 NMOS트랜지스터(MN16) 및 출력전압레벨 제어회로(60)를 구비한다.
그리고, 완전차동증폭기(42)의 출력신호(OUT)와 반전출력신호(OUTB)는 다음단에 위치하는 래치(44)의 입력으로 사용된다. 래치(44)는, 제7 NMOS트랜지스터(MN18)와, 제8 NMOS트랜지스터(MN19)와, 제9 NMOS트랜지스터(MN20)와, 제5 PMOS트랜지스터(MP13) 및 제6 PMOS트랜지스터(MP14)를 구비한다.
도 4에 도시된 바와 같이 본 발명의 실시예에 의한 감지 증폭장치에 있는 완전차동증폭기(42)는, 도 1에 도시된 종래의 감지 증폭장치에 있는 완전차동증폭기(12)에 비해 제1출력단(46)과 제1반전출력단(48) 사이에 출력전압레벨 제어회로(60)를 더 구비하고 있다.
완전차동증폭기(42)에 있어서, 제1 PMOS트랜지스터(MP9)의 소스에는 공급전압(VDD)이 인가되고 드레인과 게이트는 연결된다. 제2 PMOS트랜지스터(MP10)의 소스에는 공급전압(VDD)이 인가되고 게이트는 제1 PMOS트랜지스터(MP9)의 게이트에 연결되며 드레인은 제1출력단(46)에 연결된다. 제1 NMOS트랜지스터(MN12)의 게이트는 제1입력단(52)에 연결되고 드레인은 제1 PMOS트랜지스터(MP9)의 드레인에 연결된다. 제2 NMOS트랜지스터(MN13)의 게이트는 제1반전입력단(54)에 연결되고 드레인은 제1출력단(46)에 연결된다.
제3 PMOS트랜지스터(MP11)의 소스에는 공급전압(VDD)이 인가되고 드레인은 제1반전출력단(48)에 연결된다. 제4 PMOS트랜지스터(MP12)의 소스에는 공급전압(VDD)이 인가되고 드레인과 게이트는 연결되며 게이트는 제3 PMOS트랜지스터(MP11)의 게이트에 연결된다. 제3 NMOS트랜지스터(MN14)의 게이트는 제1입력단(52)에 연결되고 드레인은 제1반전출력단(48)에 연결된다. 제4 NMOS트랜지스터(MN15)의 게이트는 제1반전입력단(54)에 연결되고 드레인은 제4 PMOS트랜지스터(MP12)의 드레인에 연결된다. 제5 NMOS트랜지스터(MN16)는 상기 제1차동증폭부와 상기 제2차동증폭부 및 출력전압레벨 제어회로(60)에 연결되어 인에이블 신호(EN)에 따라 상기 제1차동증폭부와 상기 제2차동증폭부 및 출력전압레벨 제어회로(60)의 동작을 제어하는 동작제어부로서, 드레인이 제1 NMOS트랜지스터(MN12)와 제2 NMOS트랜지스터(MN13)와 제3 NMOS트랜지스터(MN14)와 제4 NMOS트랜지스터(MN15) 및 제6 NMOS트랜지스터(MN17)의 소스에 연결되고 게이트에 인에이블 신호(EN)가 인가되며 소스에는 접지전압(VSS)이 인가된다.
출력전압레벨 제어회로(60)는, 제1출력단(46)과 제1반전출력단(48) 사이에 직렬로 연결되며 동일한 저항값을 갖는 제1저항(R1)과 제2저항(R2)을 구비한 출력전압레벨 평균값 감지부와, 드레인과 게이트가 연결되고 드레인이 제1저항(R1)과 제2저항(R2)의 접속단(50)에 연결된 제6 NMOS트랜지스터(MN17)를 구비한 출력전압레벨 평균값 제어부를 구비한다.
상기와 같이 구성된 본 발명의 실시예에 의한 감지 증폭장치에 있는 완전차동증폭기의 동작을 상세히 설명하기로 한다.
제1 PMOS트랜지스터(MP9), 제2 PMOS 트랜지스터(MP10), 제1 NMOS트랜지스터(MN12) 및 제2 NMOS트랜지스터(MN13)를 구비하는 제1차동증폭부는, 제1입력단(52)을 통해 입력되는 입력신호(IN)의 전압레벨이 제1반전입력단(54)을 통해 입력되는 반전입력신호(INB)의 전압레벨보다 큰 경우 제1출력단(46)의 전압을 증가시키고, 입력신호(IN)의 전압레벨이 반전입력신호(INB)의 전압레벨보다 작은 경우 제1출력단(46)의 전압을 감소시킨다. 제3 PMOS트랜지스터(MP11), 제4 PMOS 트랜지스터(MP12), 제3 NMOS트랜지스터(MN14) 및 제4 NMOS트랜지스터(MN15)를 구비하는 제2차동증폭부는, 입력신호(IN)의 전압레벨이 반전입력신호(INB)의 전압레벨보다 큰 경우 제1반전출력단(48)의 전압을 감소시키고, 입력신호(IN)의 전압레벨이 반전입력신호(INB)의 전압레벨보다 작은 경우 제1반전출력단(48)의 전압을 증가시킨다.
제1저항(R1)과 제2저항은 제1출력단(46)과 제1반전출력단(48)에서 각각 출력되는 출력신호(OUT)와 반전출력신호(OUTB)의 전압레벨의 평균값을 감지하여 접속단(50)에 출력신호(OUT)와 반전출력신호(OUTB)의 전압레벨의 평균값을 출력한다. 접속단(50)에서 출력되는 평균값이 다이오드 형태로 결선된 제6 NMOS트랜지스터(MN17)의 다이오드 턴온 전압보다 커지면 제6 NMOS트랜지스터(MN17)가 턴온되고, 인에이블 신호(EN)가 하이레벨일 때 제5 NMOS트랜지스터(MN16)가 턴온되어 제6 NMOS트랜지스터(MN17)와 제5 NMOS트랜지스터(MN16)를 통하여 접지까지 흐르는 전류 경로가 형성됨으로써, 출력신호(OUT)와 반전출력신호(OUTB)의 전압레벨의 평균값이 감소된다. 바람직한 실시예에 의하면, 인에이블 신호(EN)가 하이레벨일 때, 출력신호(OUT)와 반전출력신호(OUTB)의 전압레벨의 평균값은 제6 NMOS트랜지스터(MN17)의 턴온 전압보다 높게 상승되는 것이 방지된다.
이를 상세히 설명하면, 공급전압으로 높은 전압을 사용하는 HITE(High Voltage Test Enable) 모드와 같은 반도체 집적회로의 테스트시 공급전압(VDD)이 증가하는 경우, 공급전압(VDD)이 증가함에 따라 PMOS트랜지스터의 채널길이변조 효과가 NMOS트랜지스터의 채널길이변조 효과보다 커지기 때문에 제1 내지 제4 PMOS트랜지스터(MP9, MP10, MP11, MP12)가 공급하는 전류값이 커진다. 따라서 출력신호(OUT)와 반전출력신호(OUTB)의 전압레벨이 동시에 높아져서 동작점이 높아지고 이에 따라 출력신호(OUT)와 반전출력신호(OUTB)의 출력전압레벨의 평균값이 증가한다. 이 때 제1저항(R1)과 제2저항(R2)을 구비한 출력전압레벨 평균값 감지부가 출력신호(OUT)와 반전출력신호(OUTB)의 출력전압레벨의 평균값을 감지하여 접속단(50)에 감지된 평균값을 출력한다.
접속단(50)에서 증가된 평균값이 출력되면 제6 NMOS트랜지스터(MN17)의 게이트 및 드레인의 전압이 증가하여 턴온됨으로써, 제1 내지 제4 PMOS트랜지스터(MP9, MP10, MP11, MP12)가 공급하는 전류의 일부가 제6 NMOS트랜지스터(MN17) 및 제5 NMOS트랜지스터(MN16)를 통하여 접지로 흐르게 된다. 따라서, 출력신호(OUT)와 반전출력신호(OUTB)의 출력전압레벨의 평균값이 감소되어 후단의 래치(44)의 동작을 안정화시키게 된다.
또한, 제1저항(R1)과 제2저항(R2)이 제1출력단(46)과 제1반전출력단(48) 사이에 연결되어 있으므로, 제1저항(R1)과 제2저항(R2)의 저항값을 조절하여 완전차동증폭기의 전압 이득을 용이하게 조정할 수 있다. 참고로 완전 차동 증폭기의 전압이득은 제1출력단(46)과 제1반전출력단(48)에 각각 연결된 NMOS트랜지스터(MN13, MN14)의 트랜스컨덕턴스값과 제1저항(R1) 또는 제2저항(R2)의 저항값에 비례한다.
도 5 및 도 6은 완전차동증폭기의 다른 실시예들을 도시한 도면으로서, 도 5에 도시된 완전차동증폭기에 있어서, 출력전압레벨 제어회로(62)는, 제1출력단(46)과 제1반전출력단(48) 사이에 직렬로 연결되며 동일한 저항값을 갖는 제1저항(R1)과 제2저항(R2)을 구비한 출력전압레벨 평균값 감지부와, 드레인과 게이트가 연결되고 드레인이 제1저항(R1)과 제2저항(R2)의 접속단(50)에 연결된 제6 NMOS트랜지스터(MN17) 및 드레인이 제6 NMOS트랜지스터(MN17)의 소스에 연결되고 게이트에 인에이블 신호(EN)가 인가되며 소스에 접지 전압(VSS)이 인가되는 제10 NMOS트랜지스터(24)를 구비한 출력전압레벨 평균값 제어부를 포함한다.
또한, 도 6에 도시된 완전차동증폭기에 있어서, 출력전압레벨 제어회로(64)는, 게이트가 제1저항(R1)과 제2저항(R2)의 접속단(50)에 접속되고 드레인이 제1출력단(46)에 접속되며 소스가 제5 NMOS트랜지스터(MN16)의 드레인에 연결되는 제11 NMOS트랜지스터(MN25)와, 게이트가 제1저항(R1)과 제2저항(R2)의 접속단(50)에 접속되고 드레인이 제1반전출력단(48)에 접속되며 소스가 제5 NMOS트랜지스터(MN16)의 드레인에 연결되는 제12 NMOS트랜지스터(MN26)를 구비하고 있다.
도 6에 도시된 완전차동증폭기에서는, 출력신호(OUT)와 반전출력신호(OUTB)의 출력전압레벨의 평균값을 더욱 강하게 제어하기 위해서, 바이패스 전류 경로가 제1저항(R1)과 제2저항(R2)을 거치지 않도록 출력전압레벨 제어회로(64)를 구성한 것이다.
도 7 내지 도 9는 본 발명의 실시예들에 의한 감지 증폭장치에 있는 완전 차동 증폭기의 성능을 검증하기 위한 모의 실험 파형도로서, 도 7은 모의 실험에 사용된 입력신호의 파형도이고, 도 8은 모의 실험에 의한 본 발명과 종래 기술의 완전차동증폭기의 출력신호 파형도이며, 도 9는 모의 실험에 의한 본 발명과 종래 기술의 완전차동증폭기의 출력을 입력으로 사용하는 래치의 출력신호 파형도이다.
공급전압(VDD)은 4볼트이고, 입력신호(IN)와 반전입력신호(INB)의 차이는 약0.1볼트이다. 도 7 내지 도 9를 참조하면, 종래의 완전차동증폭기에서는 출력신호와 반전출력신호의 전압레벨의 평균값이 상승하여 래치의 출력신호(DOUT, DOUTB)가 모두 로우레벨이 되어 오동작을 한다. 하지만, 본 발명의 감지 증폭장치에 있는 완전차동증폭기는 출력신호와 반전출력신호의 전압레벨의 평균값이 감소됨으로써 래치가 정상적인 동작을 하여 정상적인 출력신호(DOUT, DOUTB)를 출력함을 알 수 있다
도 10은 도 4에 도시된 본 발명의 실시예에 의한 감지 증폭장치에 있는 전류 감지 증폭기(40)의 동작을 설명하기 위한 PMOS 다이오드를 도시한 도면이다. 도 10에 도시된 회로는 PMOS다이오드(MP)의 소스 부분과 가까운 위치에 저항(RP)을 직렬로 연결한 회로로서, 도 10에 도시된 회로의 전류-전압 특성 곡선은 도 11과 같다.
도 11에 도시된 바와 같이 주어진 전류값을 기준으로 전압 축의 방향으로 저항(RP)으로 인해 전압이 더해지는 효과가 발생하여, 전류가 낮은 부분은 거의 영향이 없지만, 전류가 커지는 부분에서는 곡선이 전압축 방향으로 향하여, 전체 트랜스컨덕턴스 값이 작아지는 결과를 얻을 수 있다. 저항(RP)의 저항값을 R이라 하고, PMOS다이오드(MP)의 트랜스컨덕턴스 값을 gmp라 할 때, 저항(RP)을 포함한 전체 회로의 트랜스컨덕턴스 값은 gmp/(1+gmp×R)이 된다. 즉, gmp가 작을 때는 트랜스컨덕턴스 값이 거의 gmp가 되어 저항값(R)의 영향이 작지만, gmp가 커질때는 저항값(R)의 영향으로 전체 트랜스컨덕턴스 값이 gmp보다 작아진다.
도 4에 있어서, 전류 감지 증폭기(40)는, 도 10에 도시된 회로를 이용한 전류 감지 증폭기로서, 제3저항(R3)과, 제4저항(R4)과, 제7 PMOS트랜지스터(MP15)와 제8 PMOS트랜지스터(MP16)를 구비한 크로스 커플드 PMOS트랜지스터(57)와, 제13 NMOS트랜지스터(MN21)와 제14 NMOS트랜지스터(MN22) 및 제15 NMOS트랜지스터(MN23)를 구비한다.
크로스 커플드 PMOS트랜지스터(57)는 제2입력단(55)과 제2반전입력단(57)에 입력되는 전류신호(I1, I2)를 증폭하여 제2출력단(56)과 제2반전출력단(58)에 각각 출력전압신호(SAOUT, SAOUTB)를 출력한다. 제13 NMOS트랜지스터(MN21)와 제14 NMOS트랜지스터(MN22)는 제2출력단(56)과 제2반전출력단(58)에 각각 직렬로 연결된다. 제13 NMOS트랜지스터(MN21)와 제14 NMOS트랜지스터(MN22)의 드레인과 게이트는 각각 연결되어 있다. 제15 NMOS트랜지스터(MN23)는 제13 NMOS트랜지스터(MN21)와 제14 NMOS트랜지스터(MN22)의 소스에 연결되며 인에이블 신호(EN)에 따라 동작상태가 결정된다. 제3저항(R3)은 제2입력단(IN)과 제7 PMOS트랜지스터(MP15)의 소스 사이에 직렬로 연결되고, 제4저항(R4)은 제2반전입력단(INB)과 제8 PMOS트랜지스터(MP16)의 소스 사이에 직렬로 연결된다.
도 4에 도시된 본 발명의 실시예에 감지 증폭장치에 있는 전류 감지 증폭기(40)에서는, 제3저항(R3)과 제4저항(R4)에 의해 PMOS트랜지스터(MP15, MP16)의 트랜스컨덕턴스 값이 NMOS트랜지스터(MN21, MN22)의 트랜스컨덕턴스 값보다 작아지게 되어 전류 감지 증폭기가 안정된 동작을 한다.
한편, 제3저항(R3)과 제4저항(R4)에 따른 전류 감지 증폭기의 RC 지연 시간을 최소화하기 위하여 제3저항(R3)과 제4저항(R4)은 각각 제7 PMOS트랜지스터(MP15)와 제8 PMOS트랜지스터(MP16)의 각 소스에 최대한 가까운 곳에 위치시켜 제3저항(R3) 및 제4저항(R4)과 제7 PMOS트랜지스터(MP15) 및 제8 PMOS트랜지스터(MP16)의 각 소스 사이의 배선에 존재하는 기생저항값을 최소화하는 것이 바람직하다. 상기와 같이 제3저항(R3)과 제4저항(R4)을 제7 PMOS트랜지스터(MP15)와 제8 PMOS트랜지스터(MP16)의 각 소스에 최대한 가까운 곳에 위치시키는 경우, 제3저항(R3)과 제4저항(R4)의 저항값을 각각 R이라 할 때, 저항성분에 의한 RC 지연시간은 R × (제7 PMOS트랜지스터 또는 제8 PMOS트랜지스터의 소스의 접합 커패시턴스값)으로 되어 매우 작아 무시할 수 있을 정도가 된다. 그리고, 제3저항(R3)과 제4저항(R4)의 저항값(R)은 100Ω을 넘지 않는 것이 바람직하다.
도 12는 도 4의 본 발명의 실시예에 의한 감지 증폭장치에 있는 전류 감지 증폭기(40)의 성능을 검증하기 위한 모의 실험용 회로도로서, PMOS전류원(MP17, MP18)을 제3저항(R3)과 제4저항(R4)에 각각 연결시킨 것이다. 제3저항(R3)과 제4저항(R4)의 저항값(R)은 60Ω이고 제7 PMOS트랜지스터(MP15)와 제8 PMOS트랜지스터(MP16)의 채널폭/채널길이는 40/0.6이며, 제13 NMOS트랜지스터(MN21)와 제14 NMOS트랜지스터(MN22)의 채널폭/채널길이는 12/0.6이다. PMOS전류원(MP17, MP18)에 공급되는 공급 전압은 4볼트이고 입력전류(I1, I2)의 크기는 1.28㎃±0.3㎃이다.
도 13은 종래의 감지 증폭장치에 있는 전류 감지 증폭기(10)와 도 4에 도시된 본 발명의 실시예에 의한 감지 증폭장치에 있는 전류 감지 증폭기(40)의 출력전압신호를 도시한 파형도이고, 도 14는 종래의 감지 증폭장치에 있는 전류 감지 증폭기(10)와 도 4에 도시된 본 발명의 실시예에 의한 감지 증폭장치에 있는 전류 감지 증폭기(40)의 입력전류신호를 도시한 파형도이다.
도 13 및 도 14에 도시된 바와 같이 종래의 감지 증폭장치에 있는 전류 감지 증폭기는 PMOS트랜지스터의 트랜스컨덕턴스 값이 NMOS트랜지스터의 트랜스컨덕턴스 값보다 커져 입력전류신호 및 출력전압신호에 영향을 주어 불안정하게 동작하여 오동작을 하였으나, 본 발명에 의한 감지 증폭장치에 있는 전류 감지 증폭기는 저항성분에 의해 발진 현상이 방지되어 안정적인 동작을 얻을 수 있음을 알 수 있다.
도 15 내지 도 17은 도 4에 있는 전류 감지 증폭기(40)의 제3저항(R3) 및 제4저항(R4)을 공정에 의해 트랜지스터에 직접 형성하는 방법을 설명하기 위한 도면이다.
전류 감지 증폭기(40)의 제3저항(R3) 및 제4저항(R4)은, 도 4에 도시된 바와 같이, 물리적으로 저항을 삽입할 수도 있지만, 도 15 내지 도 17에 도시된 바와 같이 공정에 의해 제7 PMOS트랜지스터(MP15)와 제8 PMOS트랜지스터(MP16)에 직접 형성할 수도 있다.
도 15에서는, 제7 PMOS트랜지스터(MP15)와 제8 PMOS트랜지스터(MP16)의 소스 전극의 콘택 저항을 이용한 것으로, 트랜지스터의 소스 전극의 콘택(66)을 하나로 형성하고 드레인 전극의 콘택(68, 70, 72)의 개수를 상대적으로 많이 형성함으로써 트랜지스터의 소스 전극의 콘택 저항이 제3저항(R3) 또는 제4저항(R4)의 저항값을 갖도록 한 것이다. 예를 들어, 소스 전극의 콘택을 하나로 하여 100Ω으로 맞추고 드레인 전극의 콘택수를 3개로 하는 경우 100/3 Ω의 저항을 트랜지스터에 직접 형성시킬 수 있다.
또한, 도 16(a)에서는, 트랜지스터의 소스 전극의 콘택(74)이 드레인 전극의 콘택(76)보다 게이트 전극을 기준으로 더 멀리 이격되도록 형성하여 소스 전극의 액티브 졍션이 갖는 저항값이 제3저항(R3) 또는 제4저항(R4)의 저항값을 갖도록 한 것이다. 도 16(b)는 도 16(a)의 등가회로로서, Rcd는 드레인 콘택저항, Rcs는 소스 콘택저항, Rjd는 드레인 졍션저항, 그리고 Rjs는 소스 졍션저항을 나타낸다.
도 17에서는, 트랜지스터의 소스 전극의 액티브 졍션의 깊이(d3)를 얇게 형성하여 액티브 저항값을 크게 함으로써, 액티브 저항값이 제3저항(R3) 또는 제4저항(R4)의 저항값을 갖도록 한 것이다. 액티브 졍션의 깊이 즉 두께가 얇아질수록 액티브 저항은 커지게 된다.
또한, 트랜지스터의 소스 전극의 졍션의 농도를 낮게 하여 액티브 저항값을 크게 함으로써, 액티브 저항값이 제3저항(R3) 또는 제4저항(R4)의 저항값을 갖도록 할 수도 있다.
본 발명은 도면에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 또한, 본 기술 분야의 통상의 지식을 가진 자라면 본 발명에 의한 반도체 집적회로의 감지 증폭장치에 구비된 감지 증폭기와 완전차동증폭기가, 본 발명의 실시예들에 개시된 바와 같이 감지증폭장치내에서 사용될 수 있을 뿐만 아니라 각각 개별적인 독립회로로서 다른 응용분야에서 사용가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 의한 반도체 집적회로의 감지 증폭장치는, 공급전압이 상승하더라도 출력신호의 평균전압레벨을 감소시킴으로써 후단의 래치의 동작을 안정화시킬 수 있으며, 저항값을 조정함으로써 완전차동증폭기의 전압이득을 용이하게 조정할 수 있고, 감지 증폭기에 있는 PMOS트랜지스터의 이득을 증가시킬 때 발생할 수 있는 발진현상을 방지하여 동작 속도가 빠르면서도 안정된 동작을 하는 이점이 있다.

Claims (34)

  1. 입력신호와 반전입력신호를 증폭하기 위한 감지 증폭기와 상기 감지 증폭기의 출력을 증폭하기 위한 완전차동증폭기 및 상기 완전차동증폭기의 출력을 래치하여 출력하는 래치를 구비하는 감지 증폭장치에 있어서,
    상기 완전차동증폭기는, 제1입력단을 통해 입력되는 입력신호의 레벨이 제1반전입력단을 통해 입력되는 반전입력신호의 레벨보다 큰 경우 제1출력단의 전압을 증가시키고, 상기 입력신호의 레벨이 상기 반전입력신호의 레벨보다 작은 경우 상기 제1출력단의 전압을 감소시키는 제1차동증폭부;
    상기 입력신호의 레벨이 상기 반전입력신호의 레벨보다 큰 경우 상기 제1반전출력단의 전압을 감소시키고, 상기 입력신호의 레벨이 상기 제1반전입력신호의 레벨보다 작은 경우 상기 제1반전출력단의 전압을 증가시키는 제2차동증폭부; 및
    상기 제1출력단과 상기 제1반전출력단 사이에 구비되어 상기 제1출력단과 상기 제1반전출력단에서 출력되는 출력신호의 전압레벨을 제어하는 출력전압레벨 제어회로를 포함하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  2. 제 1 항에 있어서, 상기 출력전압레벨 제어회로는, 상기 제1출력단과 상기 제1반전출력단에서 각각 출력되는 신호의 전압레벨의 평균값을 감지하는 출력전압레벨 평균값 감지부 및 상기 출력전압레벨의 평균값이 소정값 이상으로 상승하는 것을 방지하도록 제어하는 출력전압레벨 평균값 제어부를 포함하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  3. 제 2 항에 있어서, 상기 출력전압레벨 평균값 감지부는, 상기 제1출력단과 상기 제1반전출력단 사이에 직렬로 연결된 제1저항과 제2저항을 구비하며, 상기 제1저항과 상기 제2저항이 연결된 접속단에서 상기 출력전압레벨의 평균값이 출력되는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  4. 제 3 항에 있어서, 상기 제1저항과 상기 제2저항의 저항값은 동일한 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  5. 제 4 항에 있어서, 상기 출력전압레벨 평균값 제어부는 드레인과 게이트가 연결되고 상기 드레인이 상기 제1저항과 상기 제2저항의 접속단에 연결되며 소스에 접지전압이 인가되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  6. 제 2 항에 있어서, 상기 출력전압레벨 평균값 제어부는, 게이트가 상기 제1저항과 상기 제2저항의 접속단에 접속되고 드레인이 상기 제1출력단에 접속되며 소스에 접지전압이 인가되는 제1NMOS트랜지스터와, 게이트가 상기 제1저항과 상기 제2저항의 접속단에 접속되고 드레인이 상기 제1반전출력단에 접속되며 소스에 접지전압이 인가되는 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  7. 제 2 항에 있어서, 상기 완전차동증폭기는, 상기 제1차동증폭부와 상기 제2차동증폭부 및 상기 출력전압레벨 제어회로에 연결되어 인에이블 신호에 따라 상기 제1차동증폭부와 상기 제2차동증폭부 및 상기 출력전압레벨 제어회로의 동작을 제어하는 동작제어부를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  8. 제 7 항에 있어서, 상기 제1차동증폭부는, 소스에 공급전압이 인가되고 드레인과 게이트가 연결된 제1 PMOS트랜지스터와, 소스에 상기 공급전압이 인가되고 게이트가 상기 제1 PMOS트랜지스터의 게이트에 연결되며 드레인이 상기 제1출력단에 연결된 제2 PMOS트랜지스터와, 게이트가 상기 제1입력단에 연결되고 드레인이 상기 제1 PMOS트랜지스터의 드레인에 연결된 제1 NMOS트랜지스터와, 게이트가 상기 제1반전입력단에 연결되고 드레인이 상기 제1출력단에 연결된 제2 NMOS트랜지스터를 포함하고, 상기 제2차동증폭부는, 소스에 상기 공급전압이 인가되고 드레인이 상기 제1반전출력단에 연결된 제3 PMOS트랜지스터와, 소스에 공급전압이 인가되고 드레인과 게이트가 연결되며 게이트가 상기 제3 PMOS트랜지스터의 게이트와 연결된 제4 PMOS트랜지스터와, 게이트가 상기 제1입력단에 연결되고 드레인이 상기 제1반전출력단에 연결된 제3 NMOS트랜지스터와, 드레인이 상기 제4 PMOS트랜지스터의 드레인에 연결되고 게이트가 상기 제1반전입력단에 연결된 제4 NMOS트랜지스터를 포함하며, 상기 동작제어부는, 드레인이 상기 제1 NMOS트랜지스터와 상기 제2 NMOS트랜지스터와 상기 제3 NMOS트랜지스터와 상기 제4 NMOS트랜지스터 및 상기 출력레벨평균값 제어부의 NMOS트랜지스터의 소스에 연결되고 게이트에 상기 인에이블 신호가 인가되며 소스에 접지 전압이 인가되는 제5 NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  9. 제 1 항에 있어서, 상기 감지 증폭기는, 제1전류신호를 입력하는 제2입력단과, 제2전류신호를 입력하는 제2반전입력단과, 제1접합단자를 통하여 상기 제2입력단과 상기 제2 반전입력단에서 출력된 전류신호를 각각 입력하여 제1출력신호와 제2출력신호를 각각 상기 제2출력단과 상기 제2반전출력단에 출력하며 크로스 커플된 제1트랜지스터와 제2트랜지스터 및 상기 제2출력단과 상기 제2반전출력단에 전류를 공급하는 제3트랜지스터와 제4트랜지스터를 구비한 전류 감지 증폭기에 있어서, 상기 제2입력단과 상기 제1트랜지스터의 상기 제1접합단자 사이에 직렬로 연결된 제1저항수단 및 상기 제2반전입력단과 상기 제2트랜지스터의 상기 제1접합단자 사이에 직렬로 연결된 제2저항수단을 포함하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  10. 제 9 항에 있어서, 상기 제1저항수단 및 상기 제2저항수단은 상기 제1트랜지스터 및 상기 제2트랜지스터의 상기 제1접합단자에 최대한 근접한 곳에 각각 위치하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  11. 제 9 항에 있어서, 상기 감지 증폭기는, 인에이블 신호에 따라 상기 제3트랜지스터와 상기 제4트랜지스터가 동작하도록 전류 경로를 형성시켜 주는 제5트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  12. 제 9 항에 있어서, 상기 감지 증폭기의 상기 제3트랜지스터와 상기 제4트랜지스터는 다이오드 형태로 연결된 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  13. 제 9 항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 PMOS트랜지스터이고, 상기 제3트랜지스터와 상기 제4트랜지스터 및 상기 제5트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  14. 제 9 항에 있어서, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 콘택을 하나로 형성하고 드레인 전극의 콘택수를 상대적으로 많이 형성함으로써 상기 제1트랜지스터의 소스 전극의 콘택 저항이 상기 제1저항수단의 저항값을 갖도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 콘택을 하나로 형성하고 드레인 전극의 콘택수를 상대적으로 많이 형성함으로써 상기 제2트랜지스터의 소스 전극의 콘택 저항이 상기 제2저항수단의 저항값을 갖도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  15. 제 9 항에 있어서, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 콘택이 드레인 전극의 콘택보다 게이트 전극을 기준으로 더 멀리 이격되도록 형성하여 상기 소스 전극의 액티브 졍션이 갖는 저항값이 상기 제1저항수단의 저항값이 되도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 콘택이 드레인 전극의 콘택보다 게이트 전극을 기준으로 더 멀리 이격되도록 형성하여 상기 소스 전극의 액티브 졍션이 갖는 저항값이 상기 제2저항수단의 저항값이 되도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  16. 제 9 항에 있어서, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 액티브 졍션의 깊이를 얇게 형성하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제1저항수단의 저항값이 되도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 액티브 졍션의 깊이를 얇게 형성하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제2저항수단의 저항값이 되도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  17. 제 9 항에 있어서, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 졍션의 농도를 낮게 하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제1저항수단의 저항값이 되도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 졍션의 농도를 낮게 하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제2저항수단의 저항값이 되도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것을 특징으로 하는 반도체 집적회로의 감지 증폭장치.
  18. 제1입력단을 통해 입력되는 입력신호의 레벨이 제1반전입력단을 통해 입력되는 반전입력신호의 레벨보다 큰 경우 제1출력단의 전압을 증가시키고, 상기 입력신호의 레벨이 상기 반전입력신호의 레벨보다 작은 경우 상기 제1출력단의 전압을 감소시키는 제1차동증폭부;
    상기 입력신호의 레벨이 상기 반전입력신호의 레벨보다 큰 경우 상기 제1반전출력단의 전압을 감소시키고, 상기 입력신호의 레벨이 상기 제1반전입력신호의 레벨보다 작은 경우 상기 제1반전출력단의 전압을 증가시키는 제2차동증폭부; 및
    상기 제1출력단과 상기 제1반전출력단 사이에 구비되어 상기 제1출력단과 상기 제1반전출력단에서 출력되는 출력신호의 전압레벨을 제어하는 출력전압레벨 제어회로를 포함하는 것을 특징으로 하는 완전차동증폭기.
  19. 제 18 항에 있어서, 상기 출력전압레벨 제어회로는, 상기 제1출력단과 상기 제1반전출력단에서 각각 출력되는 신호의 전압레벨의 평균값을 감지하는 출력전압레벨 평균값 감지부 및 상기 출력전압레벨의 평균값이 소정값 이상으로 상승하는 것을 방지하도록 제어하는 출력전압레벨 평균값 제어부를 포함하는 것을 특징으로 하는 완전차동증폭기.
  20. 제 19 항에 있어서, 상기 출력전압레벨 평균값 감지부는, 상기 제1출력단과 상기 제1반전출력단 사이에 직렬로 연결된 제1저항과 제2저항을 구비하며, 상기 제1저항과 상기 제2저항이 연결된 접속단에서 상기 출력전압레벨의 평균값이 출력되는 것을 특징으로 하는 완전차동증폭기.
  21. 제 20 항에 있어서, 상기 제1저항과 상기 제2저항의 저항값은 동일한 것을 특징으로 하는 완전차동증폭기.
  22. 제 21 항에 있어서, 상기 출력전압레벨 평균값 제어부는 드레인과 게이트가 연결되고 상기 드레인이 상기 제1저항과 상기 제2저항의 접속단에 연결되며 소스에 접지전압이 인가되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 완전차동증폭기.
  23. 제 19 항에 있어서, 상기 출력전압레벨 평균값 제어부는, 게이트가 상기 제1저항과 상기 제2저항의 접속단에 접속되고 드레인이 상기 제1출력단에 접속되며 소스에 접지전압이 인가되는 제1NMOS트랜지스터와, 게이트가 상기 제1저항과 상기 제2저항의 접속단에 접속되고 드레인이 상기 제1반전출력단에 접속되며 소스에 접지전압이 인가되는 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 완전차동증폭기.
  24. 제 19 항에 있어서, 상기 제1차동증폭부와 상기 제2차동증폭부 및 상기 출력전압레벨 제어회로에 연결되어 인에이블 신호에 따라 상기 제1차동증폭부와 상기 제2차동증폭부 및 상기 출력전압레벨 제어회로의 동작을 제어하는 동작제어부를 더 포함하는 것을 특징으로 하는 완전차동증폭기.
  25. 제 24 항에 있어서, 상기 제1차동증폭부는, 소스에 공급전압이 인가되고 드레인과 게이트가 연결된 제1 PMOS트랜지스터와, 소스에 상기 공급전압이 인가되고 게이트가 상기 제1 PMOS트랜지스터의 게이트에 연결되며 드레인이 상기 제1출력단에 연결된 제2 PMOS트랜지스터와, 게이트가 상기 제1입력단에 연결되고 드레인이 상기 제1 PMOS트랜지스터의 드레인에 연결된 제1 NMOS트랜지스터와, 게이트가 상기 제1반전입력단에 연결되고 드레인이 상기 제1출력단에 연결된 제2 NMOS트랜지스터를 포함하고, 상기 제2차동증폭부는, 소스에 상기 공급전압이 인가되고 드레인이 상기 제1반전출력단에 연결된 제3 PMOS트랜지스터와, 소스에 공급전압이 인가되고 드레인과 게이트가 연결되며 게이트가 상기 제3 PMOS트랜지스터의 게이트와 연결된 제4 PMOS트랜지스터와, 게이트가 상기 제1입력단에 연결되고 드레인이 상기 제1반전출력단에 연결된 제3 NMOS트랜지스터와, 드레인이 상기 제4 PMOS트랜지스터의 드레인에 연결되고 게이트가 상기 제1반전입력단에 연결된 제4 NMOS트랜지스터를 포함하며, 상기 동작제어부는, 드레인이 상기 제1 NMOS트랜지스터와 상기 제2 NMOS트랜지스터와 상기 제3 NMOS트랜지스터와 상기 제4 NMOS트랜지스터 및 상기 출력레벨평균값 제어부의 NMOS트랜지스터의 소스에 연결되고 게이트에 상기 인에이블 신호가 인가되며 소스에 접지 전압이 인가되는 제5 NMOS트랜지스터를 포함하는 것을 특징으로 하는 완전차동증폭기.
  26. 제1전류신호를 입력하는 제1입력단과, 제2전류신호를 입력하는 제1반전입력단과, 제1접합단자를 통하여 상기 제1입력단과 상기 제1 반전입력단에서 출력된 전류신호를 각각 입력하여 제1출력신호와 제2출력신호를 각각 제1출력단과 제1반전출력단에 출력하며 크로스 커플된 제1트랜지스터와 제2트랜지스터 및 상기 제1출력단과 상기 제1반전출력단에 전류를 공급하는 제3트랜지스터와 제4트랜지스터를 구비한 전류 감지 증폭기에 있어서,
    상기 제1입력단과 상기 제1트랜지스터의 상기 제1접합단자 사이에 직렬로 연결된 제1저항수단 및 상기 제1반전입력단과 상기 제2트랜지스터의 상기 제1접합단자 사이에 직렬로 연결된 제2저항수단을 포함하는 것을 특징으로 하는 전류 감지 증폭기.
  27. 제 26 항에 있어서, 상기 제1저항수단 및 상기 제2저항수단은 상기 제1트랜지스터 및 상기 제2트랜지스터의 상기 제1접합단자에 최대한 근접한 곳에 각각 위치하는 것을 특징으로 하는 전류 감지 증폭기.
  28. 제 26 항에 있어서, 인에이블 신호에 따라 상기 제3트랜지스터와 상기 제4트랜지스터가 동작하도록 전류 경로를 형성시켜 주는 제5트랜지스터를 더 포함하는 것을 특징으로 하는 전류 감지 증폭기.
  29. 제 26 항에 있어서, 상기 제3트랜지스터와 상기 제4트랜지스터는 다이오드 형태로 연결된 것을 특징으로 하는 전류 감지 증폭기.
  30. 제 26 항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 PMOS트랜지스터이고, 상기 제3트랜지스터와 상기 제4트랜지스터 및 상기 제5트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 전류 감지 증폭기.
  31. 제 26 항에 있어서, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 콘택을 하나로 형성하고 드레인 전극의 콘택수를 상대적으로 많이 형성함으로써 상기 제1트랜지스터의 소스 전극의 콘택 저항이 상기 제1저항수단의 저항값을 갖도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 콘택을 하나로 형성하고 드레인 전극의 콘택수를 상대적으로 많이 형성함으로써 상기 제2트랜지스터의 소스 전극의 콘택 저항이 상기 제2저항수단의 저항값을 갖도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것을 특징으로 하는 전류 감지 증폭기.
  32. 제 26 항에 있어서, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 콘택이 드레인 전극의 콘택보다 게이트 전극을 기준으로 더 멀리 이격되도록 형성하여 상기 소스 전극의 액티브 졍션이 갖는 저항값이 상기 제1저항수단의 저항값이 되도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 콘택이 드레인 전극의 콘택보다 게이트 전극을 기준으로 더 멀리 이격되도록 형성하여 상기 소스 전극의 액티브 졍션이 갖는 저항값이 상기 제2저항수단의 저항값이 되도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것을 특징으로 하는 전류 감지 증폭기.
  33. 제 26 항에 있어서, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 액티브 졍션의 깊이를 얇게 형성하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제1저항수단의 저항값이 되도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 액티브 졍션의 깊이를 얇게 형성하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제2저항수단의 저항값이 되도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것을 특징으로 하는 전류 감지 증폭기.
  34. 제 26 항에 있어서, 상기 제1저항수단은, 상기 제1트랜지스터의 소스 전극의 졍션의 농도를 낮게 하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제1저항수단의 저항값이 되도록 하여 상기 제1트랜지스터에 직접 상기 제1저항수단을 형성하고, 상기 제2저항수단은, 상기 제2트랜지스터의 소스 전극의 졍션의 농도를 낮게 하여 액티브 저항값을 크게 함으로써, 상기 액티브 저항값이 상기 제2저항수단의 저항값이 되도록 하여 상기 제2트랜지스터에 직접 상기 제2저항수단을 형성하는 것을 특징으로 하는 전류 감지 증폭기.
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