JPH0850794A - センスアンプ回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロスカップル型のセンスアンプ回路におい
て、差動増幅回路の動作の高速化を図る。 【構成】 クロスカップル型差動増幅回路１０００の二
つの入力端子１００１，１００２のそれぞれにスイッチ
素子１２００，１３００を設けた。これらのスイッチ素
子１２００，１３００は、それぞれ第１の入出力端子１
２０１，１３０１と第２の入出力端子１２０２，１３０
２を有し、第１の入出力端子１２０１，１３０１をビッ
ト線１４０１，１４０２側の入力端子とし、第２の入出
力端子１２０２，１３０２を差動増幅回路１０００側に
接続することにより、ビット線１４０１，１４０２の容
量の影響を受けることなく、差動増幅動作を可能とし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ等におけ
る読み出し動作の高速化に用いられるセンスアンプ回路
に関する。

【０００２】

【従来の技術】近年、半導体集積回路の集積度が向上す
るにつれて１チップ内に様々な機能ブロックを組み込む
ことが可能になり、従来、個別の論理ＬＳＩおよびメモ
リＬＳＩによって構成されていたシステムが１チップに
納まるほどである。一方、集積回路の動作も高速化が進
んでおり、機能、動作速度において十分な性能を実現す
るために、集積回路上のメモリには大容量かつ高速なも
のが要求される。

【０００３】メモリの読み出し動作の高速化を実現する
一手段としてセンスアンプ回路が用いられる。センスア
ンプの回路方式としてはアナログ的な差動増幅によるも
のが代表的であり、大きく分けてカレントミラー型とク
ロスカップル型の２種類がある。

【０００４】前者は差動増幅回路の負荷回路にカレント
ミラー回路を使用したもので、差動増幅回路の二つの入
力端子に付随する容量（一般にビット線の容量）はセン
スアンプ動作に影響しない。したがって、相補的な２本
のビット線を有するメモリだけでなく、単一ビット線を
有するメモリにも適用される。しかし、アナログ的な差
動増幅動作を行っている期間は電源と接地の間に貫通電
流が流れるため、消費電力が大きい。

【０００５】後者は差動増幅回路の出力を反対側の入力
端子に接続した構成をとり、差動増幅動作に伴ってビッ
ト線の電位を急速に電源電位または接地電位に遷移させ
る。アナログ的な差動増幅動作を行っている期間がカレ
ントミラー型に比べて短く高速動作が可能である。ま
た、貫通電流が流れる期間が短いので、平均消費電力が
低いという特徴を有している。したがって、高速かつ低
消費電力を目指す用途に適している。

【０００６】クロスカップル型のセンスアンプ回路で
は、差動増幅回路の２本の出力端子それぞれが２本の入
力端子それぞれに接続される構成を採っているため、差
動増幅動作は二つの入力端子に付随する容量の影響を受
ける。したがって、正常な差動増幅動作を行わせるため
に、これらの容量はほぼ同程度の値をとる必要がある。
通常、このタイプのセンスアンプ回路は相補的な２本の
ビット線を有するメモリにのみ適用し、この２本のビッ
ト線それぞれをセンスアンプ回路の２本の入力端子に接
続する。このとき正常な差動増幅動作を行わせるために
２本のビット線の間で容量がほぼ等しくなるようにす
る。

【０００７】

【発明が解決しようとする課題】しかしながら、ビット
線の容量の影響を差動増幅動作に受けると、ビット線の
容量は比較的大きいため、差動増幅動作速度（すなわち
センスアンプ回路の動作速度）が容量に支配され、遅く
なってしまう。

【０００８】この問題を解決する手段の一つとして特開
昭６２―２５２５９６号公報に示す技術がある。これは
差動増幅回路の二つの入力端子に付随する容量にビット
線等の容量が含まれないようにするために、センスアン
プ回路の入力端子とビット線の間を抵抗値の変化する負
荷で接続し、差動増幅動作開始時に高抵抗となり、その
後に低抵抗となるように制御するものである。

【０００９】しかし、同号公報に示す技術では、センス
アンプ回路とビット線を接続する負荷の抵抗値を制御す
るために新たな素子や制御線が必要であり、構成が複雑
になってしまう。また、差動増幅動作後に負荷の抵抗値
を高くすると、差動増幅動作開始から抵抗値の変化が完
了するまでの期間にビット線の容量の影響を受けて誤動
作する可能性がある。したがって、負荷の抵抗値の変化
はセンスアンプ動作開始前に行われる必要があり、制御
のタイミングも微妙になる。

【００１０】また、ＲＯＭや多ポートＲＡＭでの多くは
省面積化のために単一ビット線を有するメモリを採用す
るが、クロスカップル型のセンスアンプ回路を単一ビッ
ト線を有するメモリに適用する場合には、ダミーのビッ
ト線を１本用意して、単一ビット線とダミーのビット線
の間で容量がほぼ等しくなるようにする。しかし、ダミ
ーのビット線を用意すると面積がその分増大してしま
い、省面積化が達成できない。

【００１１】本発明はかかる点に鑑み、クロスカップル
型センスアンプ回路を、制御線を必要とせずにビット線
の容量が差動増幅回路の動作に影響しないようにし、ま
た単一ビット線を有するメモリに適用可能な高速動作を
行うセンスアンプ回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記問題を解決するため
に本発明のセンスアンプ回路は、クロスカップル型差動
増幅回路の二つの入力端子のそれぞれにスイッチ素子を
設け、これらのスイッチ素子は二つの入出力端子を有
し、二つの入出力端子のうち一方をセンスアンプ回路の
入力端子とし、他方を差動増幅回路側に接続し、さらに
このスイッチ素子は、これら二つの入出力端子の間に一
定量以上の電位差が生じた場合に導通状態となり、そう
でない場合には非導通状態となる特性を有するものであ
る。

【００１３】また、クロスカップル型差動増幅回路の二
つの入力端子の少なくとも一方にスイッチ素子を設け、
二つの入力端子のうち一方の入力端子をビット線の接続
用とし、他方の入力端子を基準電圧入力用として、この
スイッチ素子は二つの入出力端子を有し、これら二つの
うち一方の入出力端子をセンスアンプ回路の入力端子と
し、他方の入出力端子を差動増幅回路側に接続し、さら
にこのスイッチ素子はこれら二つの入出力端子の間に一
定量以上の電位差が生じた場合に導通状態となり、そう
でない場合に非導通状態となる特性を有するものであ
る。

【００１４】また、クロスカップル型差動増幅回路の二
つの入力端子の一方にスイッチ素子を設け、一方の入力
端子をビット線の接続用とし、他方の入力端子を電流検
出手段に接続し、この電流検出手段はスイッチ素子に流
れる電流を検出した場合には他方の入力端子の電位を引
き上げ、電流を検出しない場合には他方の電位を引き上
げずハイ・インピーダンス状態とする機能を有し、また
スイッチ素子は二つの入出力端子を有し、二つの入出力
端子のうちの一方をセンスアンプ回路の入力端子とし、
他方を差動増幅回路側に接続し、さらにこのスイッチ素
子は二つの入出力端子の間に一定量以上の電位差が生じ
た場合に導通状態となり、そうでない場合に非導通状態
となる特性を有するものである。

【００１５】

【作用】本発明は、上述のように、二つの入出力端子の
電位の相対関係によって二つの入出力端子間に流れる電
流が制御されるスイッチ素子を設け、差動増幅回路の動
作に伴って自動的にスイッチ素子の導通が制御されるた
め、新たな制御手段を設けなくても、ビット線に付随す
る容量を差動増幅回路の容量から切り離すことができ、
ビット線の有する大容量の影響を差動増幅回路の動作に
与えることがない。

【００１６】

【実施例】以下、本発明の実施例のセンスアンプ回路に
ついて、図面を参照しながら説明する。

【００１７】〔第１の実施例〕図１は、本発明の第１の
実施例におけるセンスアンプ回路の構成図である。

【００１８】図１に示すように、第６，第７のスイッチ
素子１２００，１３００は、それぞれ第１２の入出力端
子１２０１および第１３の入出力端子１２０２、第１４
の入出力端子１３０１および第１５の入出力端子１３０
２を有している。これら二つのスイッチ素子１２００，
１３００を新たに設けたことが従来の技術にはない特徴
である。

【００１９】スイッチ素子１２００は第１２の入出力端
子１２０１の電位と第１３の入出力端子１２０２の電位
の相対関係によって第１３の入出力端子１２０２から第
１２の入出力端子１２０１に流れる電流が制御され、ま
たスイッチ素子１３００は第１４の入出力端子１３０１
の電位と第１５の入出力端子１３０２の電位の相対関係
によって第１５の入出力端子１３０２から第１４の入出
力端子１３０１に流れる電流が制御されるという特性を
有する。具体的には、入出力端子１２０１の電位が入出
力端子１２０２の電位より低く、その差がスイッチ素子
１２１０を構成するＮチャンネル型ＭＯＳトランジスタ
のしきい値（Ｖｔｎ）以上であれば、スイッチ素子１２
００は導通状態となり、それ以外では非導通状態とな
る。また、入出力端子１３０１の電位が入出力端子１３
０２の電位より低く、その差がスイッチ素子１３１０を
構成するＮチャンネル型ＭＯＳトランジスタのしきい値
（Ｖｔｎ）以上であれば、スイッチ素子１３００は導通
状態となり、それ以外では非導通状態となる。

【００２０】第６のスイッチ素子１２００は第１２の入
出力端子１２０１をビット線１４０１に接続し、第１３
の入出力端子１２０２を差動増幅回路１０００の正入力
端子１００１に接続する。第７のスイッチ素子１３００
は第１４の入出力端子１３０１をビット線１４０２に接
続し、第１５の入出力端子１３０２を差動増幅回路１０
００の負入力端子１００２に接続する。第６のスイッチ
素子１２００は、制御端子１２１１と二つの入出力端子
１２１２，１２１３を有し、制御端子１２１１と入出力
端子１２１２，１２１３との電位差により、二つの入出
力端子１２１２，１２１３間の導通状態（入出力端子１
２１３から同１２１２に流れる電流）が制御されるスイ
ッチ素子１２１０で構成され、入出力端子１２１２を第
１２の入出力端子１２０１に、制御端子１２１１および
入出力端子１２１３を第１３の入出力端子１２０２に接
続する。第７のスイッチ素子１３００はスイッチ素子１
２１０と同じ特性を有するスイッチ素子１３１０で構成
され、入出力端子１３１２を第１４の入出力端子１３０
１に、制御端子１３１１および入出力端子１３１３を第
１５の入出力端子１３０２にそれぞれ接続する。

【００２１】差動増幅回路１０００はクロスカップル型
の構成であり一般的なものである。第１のスイッチ素子
１１００、スイッチ素子１２１０と同極性の特性を有す
る第２のスイッチ素子１１２０および第３のスイッチ素
子１１３０、スイッチ素子１２１０と相補的な特性を有
する第４のスイッチ素子１１４０および第５のスイッチ
素子１１５０で構成される。第１のスイッチ素子１１０
０は第１の制御端子１１０１をセンスアンプイネーブル
線１００３に接続し、第１の入出力端子１１０２を第１
の電源１００４に、第２の入出力端子１１０３を第４の
入出力端子１１２２、第３の入出力端子１１０４を第６
の入出力端子１１３２に接続する。第１のスイッチ素子
１１００は、スイッチ素子１２１０と同極性の特性を有
するスイッチ素子１１１０で構成され、制御端子１１１
１を第１の制御端子１１０１に、入出力端子１１１２を
第１の入出力端子１１０２に、入出力端子１１１３を第
２の入出力端子１１０３および第３の入出力端子１１０
４にそれぞれ接続する。第２のスイッチ素子１１２０
は、第２の制御端子１１２１を正入力端子１００１に接
続し、第５の入出力端子１１２３を負出力端子１００６
にそれぞれ接続する。第３のスイッチ素子１１３０は、
第３の制御端子１１３１を負入力端子１００２に接続
し、第７の入出力端子１１３３を正出力端子１００７に
それぞれ接続する。正出力端子１００７、負出力端子１
００６はそれぞれ正入力端子１００１、負入力端子１０
０２に接続し、クロスカップル構成をとる。

【００２２】第４のスイッチ素子１１４０、第５のスイ
ッチ素子１１５０は差動増幅回路１０００の負荷として
作用し、第４の制御端子１１４１、第５の制御端子１１
５１をそれぞれ正出力端子１００７、負出力端子１００
６に接続し、第８の入出力端子１１４２、第１０の入出
力端子１１５２をともに第２の電源１００５に接続し、
第９の入出力端子１１４３を負出力端子１００６に、第
１１の入出力端子１１５３を正出力端子１００７にそれ
ぞれ接続する。

【００２３】本実施例では、第１の電源１００４の電位
を接地電位に、第２の電源１００５の電位を接地電位よ
りも高い電位（たとえば３Ｖ）に設定する。

【００２４】以上のように構成されたセンスアンプ回路
について、以下図１を用いてその動作を説明する。

【００２５】初期状態では、センスアンプイネーブル線
１００３の電位を第１の電源１００４の電位にし、ビッ
ト線１４０１，１４０２、差動増幅回路１０００の正入
力端子１００１、負入力端子１００２、正出力端子１０
０７および負出力端子１００６の電位をすべて第２の電
源１００５の電位にする。初期状態ではすべてのスイッ
チ素子が非導通状態である。以下では、第１の電源１０
０４の電位をＶＬ、第２の電源１００５の電位をＶＨと
表記する。

【００２６】メモリセルからの読み出し動作が行われる
と、読み出されたデータにしたがってビット線１４０１
かまたは同１４０２のどちらか一方の電位がＶＨより低
下し始める。ビット線１４０１の電位が低下した場合、
電位の低下分があるしきい値Ｖｔｎを越えるとスイッチ
素子１２１０が導通状態になり、さらに低下すると差動
増幅回路１０００の正入力端子１００１の電位も連動し
て低下し始める。

【００２７】ここで、差動増幅回路１０００が誤動作し
ないための正入力端子１００１と負入力端子１００２の
間の電位差をＶｄ１とする。正入力端子１００１の電位
がＶＨからＶｄ１だけ低下した時刻以降にセンスアンプ
イネーブル線１００３の電位をＶＨにしてセンスアンプ
動作を起動すると、スイッチ素子１１１０が導通状態に
なり、第２および第３の入出力端子１１０３，１１０４
の電位が低下する。第３のスイッチ素子１１３０におい
て、第６の入出力端子１１３２に対する第３の制御端子
１１３１の電位がしきい値Ｖｔｎを越えると、第３のス
イッチ素子１１３０が導通状態になり、正出力端子１０
０７の電位を低下させるとともに、正入力端子１００１
の電位を低下させるように電流が流れる。また、第２の
スイッチ素子１１２０において、第４の入出力端子１１
２２に対する第２の制御端子１１２１の電位がしきい値
Ｖｔｎを越えると、第２のスイッチ素子１１２０が導通
状態になり、負出力端子１００６の電位を低下させると
ともに、負入力端子１００２を低下させるように電流が
流れる。しかし、センスアンプ動作起動前には正入力端
子１００１の電位は負入力端子１００２の電位より低か
ったため、第３のスイッチ素子１１３０の方が第２のス
イッチ素子１１２０より流れる電流が大きい。したがっ
て、正出力端子１００７の電位は負出力端子１００６の
電位より大きく低下し、正入力端子１００１の電位が負
入力端子１００２の電位より大きく低下する。

【００２８】一方、ＶＨに対する正出力端子１００７の
電位があるしきい値Ｖｔｐを越えて低下すると、Ｐチャ
ンネル型トランジスタからなる第４のスイッチ素子１１
４０が導通状態になり、負出力端子１００６に対して充
電を行う。以上の動作により、正出力端子１００７、正
入力端子１００１の電位はＶＨからＶＬに向かって遷移
し、負出力端子１００６、負入力端子１００２の電位は
一度はＶＨからいくらか低下するが、ＶＨに向かって遷
移する。

【００２９】従来であれば、正入力端子１００１とビッ
ト線１４０１は電位的につねに連続であったので、正入
力端子１００１の電位を低下させるためには、ビット線
１４０１の電位も低下させる必要があった。一般に、ビ
ット線１４０１，１４０２に付随する容量は大きく、メ
モリセルの駆動能力は小さいので、ビット線１４０１，
１４０２の電位の低下は緩やかである。したがって、容
量の大きいビット線１４０１の影響で正入力端子１００
１の電位がなかなか下がらず、差動増幅動作の遅延の原
因となっていた。これに対して、差動増幅回路１０００
の正入力端子１００１、負入力端子１００２に付随する
容量はビット線１４０１，１４０２に比べてかなり小さ
い。本実施例ではスイッチ素子１２００を設けているの
で、センスアンプ動作起動により正入力端子１００１の
電位が少し下がり、第１２の入出力端子１２０１と第１
３の入出力端子１２０２との電位差がＶｔｎ以下になる
と、スイッチ素子１２００は非導通状態になる。この動
作により差動増幅回路１０００側とビット線１４０１側
の容量が切り離され、以降の差動増幅動作は差動増幅回
路１０００に付随する容量だけが対象となり、正入力端
子１００１の電位はビット線１４０１に付随する容量に
関係なくＶＬに遷移することができる。

【００３０】読み出し動作によってビット線１４０２の
電位が低下した場合も、回路の対称性から同様の動作を
行い、正出力端子１００７の電位は一度はＶＨからいく
らか低下するが、ＶＨに向かって遷移し、負出力端子１
００６の電位はビット線１４０２に付随する容量に関係
なくＶＨからＶＬに向かって遷移する。以上のように、
差動増幅回路１０００はビット線１４０１，１４０２に
付随する容量に影響されずに動作することができる。し
かも、差動増幅回路１０００が充放電する容量は小さい
ので高速動作が可能である。

【００３１】ここで、ビット線１４０１および１４０２
の初期設定電位はＶＨとしたが、ＶＨ−Ｖｔｎとしても
よい。

【００３２】以上説明したように、差動増幅回路１００
０とビット線１４０１，１４０２の間に第１２の入出力
端子１２０１の電位と第１３の入出力端子１２０２の電
位の相対関係によって第１３の入出力端子１２０２から
第１２の入出力端子１２０１に流れる電流が制御される
という特性を有する第６のスイッチ素子１２００、第１
４の入出力端子１３０１の電位と第１５の入出力端子１
３０２の電位の相対関係によって第１５の入出力端子１
３０２から第１４の入出力端子１３０１に流れる電流が
制御されるという特性を有する第７のスイッチ素子１３
００をそれぞれ設けることにより、クロスカップル型セ
ンスアンプ回路において、制御線を必要とせずにビット
線１４０１および１４０２の容量が差動増幅回路１００
０の動作に影響するのを防ぎ、高速な動作を行うセンス
アンプ回路を提供することができる。

【００３３】〔第２の実施例〕図２は、本発明の第２の
実施例におけるセンスアンプ回路の構成図である。図２
において、基準電位設定手段２５００は、非動作時には
出力端子２５０１がハイ・インピーダンス状態であり、
動作時には出力端子２５０１に第１の電源２００４の電
位と第２の電源２００５の電位の間の値をとる電位を出
力する。

【００３４】第６および第７のスイッチ素子２２００，
２３００はそれぞれ第１２の入出力端子２２０１および
第１３の入出力端子２２０２、第１４の入出力端子２３
０１および第１５の入出力端子２３０２を有し、それぞ
れ第１２の入出力端子２２０１の電位と第１３の入出力
端子２２０２の電位の相対関係によって第１３の入出力
端子２２０２から第１２の入出力端子２２０１に流れる
電流が制御され、第１４の入出力端子２３０１の電位と
第１５の入出力端子２３０２の電位の相対関係によって
第１５の入出力端子２３０２から第１４の入出力端子２
３０１に流れる電流が制御されるという特性を有する。
第６のスイッチ素子２２００は第１２の入出力端子２２
０１をビット線２４０１に接続し、第１３の入出力端子
２２０２を差動増幅回路２０００の正入力端子２００１
に接続する。第７のスイッチ素子２３００は第１４の入
出力端子２３０１を第１の出力端子２５０１に接続し、
第１５の入出力端子２３０２を差動増幅回路２０００の
負入力端子２００２に接続する。第６のスイッチ素子２
２００は、制御端子２２１１と二つの入出力端子２２１
２，２２１３を有し、制御端子２２１１と入出力端子２
２１２，２２１３の電位差により、二つの入出力端子２
２１２，２２１３間の導通状態（入出力端子２２１３か
ら同２２１２に流れる電流）が制御されるスイッチ素子
２２１０で構成され、入出力端子２２１２を第１２の入
出力端子２２０１に、制御端子２２１１および入出力端
子２２１３を第１３の入出力端子２２０２にそれぞれ接
続する。第７のスイッチ素子２３００はスイッチ素子２
２１０と同じ特性を有するスイッチ素子２３１０で構成
され、入出力端子２３１２を第１４の入出力端子２３０
１に、制御端子２３１１および入出力端子２３１３を第
１５の入出力端子２３０２にそれぞれ接続する。

【００３５】差動増幅回路２０００は、第１のスイッチ
素子２１００、スイッチ素子２２１０と同極性の特性を
有する第２のスイッチ素子２１２０および第３のスイッ
チ素子２１３０、スイッチ素子２２１０と相補的な特性
を有する第４のスイッチ素子２１４０、第５のスイッチ
素子２１５０で構成される。第１のスイッチ素子２１０
０は第１の制御端子２１０１をセンスアンプイネーブル
線２００３に接続し、第１の入出力端子２１０２を第１
の電源２００４に、第２の入出力端子２１０３を第４の
入出力端子２１２２、第３の入出力端子２１０４を第６
の入出力端子２１３２に接続する。第１のスイッチ素子
２１００は、スイッチ素子２２１０と同じ極性の特性を
有するスイッチ素子２１１０で構成され、制御端子２１
１１を第１の制御端子２１０１に、入出力端子２１１２
を第１の入出力端子２１０２に、入出力端子２１１３を
第２の入出力端子２１０３および第３の入出力端子２１
０４にそれぞれ接続する。第２のスイッチ素子２１２０
は、第２の制御端子２１２１を正入力端子２００１に接
続し、第５の入出力端子２１２３を負出力端子２００６
に接続する。第３のスイッチ素子２１３０は、第３の制
御端子２１３１を負入力端子２００２に接続し、第７の
入出力端子２１３３を正出力端子２００７に接続する。
正出力端子２００７、負出力端子２００６はそれぞれ正
入力端子２００１、負入力端子２００２に接続し、クロ
スカップル構成をとる。第４のスイッチ素子２１４０、
第５のスイッチ素子２１５０は差動増幅回路２０００の
負荷として作用し、第４の制御端子２１４１、第５の制
御端子２１５１をそれぞれ正出力端子２００７、負出力
端子２００６に接続し、第８の入出力端子２１４２、第
１０の入出力端子２１５２をともに第２の電源２００５
に接続し、第９の入出力端子２１４３を負出力端子２０
０６に、第１１の入出力端子２１５３を正出力端子２０
０７にそれぞれ接続する。

【００３６】本実施例では、第１の電源２００４の電位
を接地電位に、第２の電源２００５の電位を接地電位よ
りも高い電位（たとえば３Ｖ）に設定する。

【００３７】以上のように構成されたセンスアンプ回路
について、以下図２を用いてその動作を説明する。ただ
し、差動増幅回路２０００および第１のスイッチ素子２
２００の動作は第１の実施例と同様であるので、これら
の動作の詳細は省略する。

【００３８】初期状態では、センスアンプイネーブル線
２００３の電位を第１の電源２００４の電位にし、ビッ
ト線２４０１、差動増幅回路２０００の正入力端子２０
０１、負入力端子２００２、正出力端子２００７および
負出力端子２００６の電位をすべて第２の電源２００５
の電位にする。また、基準電位設定手段２５００は非動
作状態とし、出力端子２５０１の電位は第２の電源２０
０５の電位にする。初期状態ではすべてのスイッチ素子
が非導通状態である。以下では、第１の電源２００４の
電位をＶＬ、第２の電源２００５の電位をＶＨと表記す
る。

【００３９】メモリセルからの読み出し動作が行われる
と、読み出されたデータにしたがってビット線２４０１
の電位がＶＨのままか、あるいはＶＨより低下し始め
る。同時に基準電位設定手段２５００を動作状態にす
る。ここで、基準電位設定手段２５００が出力する電位
をＶＨ―Ｖｄ１とする。

【００４０】ビット線２４０１の電位がＶＨのままであ
る場合、センスアンプイネーブル線２００３の電位をＶ
Ｈにしてセンスアンプ動作を起動すると、差動増幅動作
により正出力端子２００７の電位は一度はＶＨからいく
らか低下するが、ＶＨに向かって遷移し、負出力端子２
００６の電位はＶＨからＶＬに向かって遷移する。

【００４１】ビット線２４０１の電位がＶＨより低下し
た場合、差動増幅回路２０００の正入力端子２００１の
電位も連動して低下し始める。正入力端子２００１の電
位がＶＨから２×Ｖｄ１だけ低下した時刻以降にセンス
アンプイネーブル線２００３の電位をＶＨにしてセンス
アンプ動作を起動すると、差動増幅動作により正出力端
子２００７の電位はＶＨからＶＬに向かって遷移し、負
出力端子２００６の電位は一度はＶＨからいくらか低下
するが、ＶＨに向かって遷移する。

【００４２】第１の実施例と同様、スイッチ素子２２０
０，２３００によって差動増幅回路２０００はビット線
２４０１に付随する容量に影響されずに動作することが
でき、単一ビット線を有するメモリに適用される。ま
た、差動増幅回路２０００が充放電する容量は小さいの
で高速動作が可能である。

【００４３】ここで、ビット線２４０１の初期設定電位
はＶＨとしたが、ＶＨ−Ｖｔｎとしてもよい。

【００４４】また、第７のスイッチ素子２３００は、な
くてもよいものであるが、回路の対称性を保つためには
あった方が好ましい。

【００４５】以上説明したように、非動作時には第１の
出力端子２５０１がハイ・インピーダンス状態であり、
動作時には第１の出力端子２５０１にＶＨとＶＬの間の
値をとる電位を設定する機能を有する基準電位設定手段
２５００を設け、差動増幅回路２０００とビット線２４
０１、基準電位設定手段２５００の間に第１２の入出力
端子２２０１の電位と第１３の入出力端子２２０２の電
位の相対関係によって第１３の入出力端子２２０２から
第１２の入出力端子２２０１に流れる電流が制御される
という特性を有する第６のスイッチ素子２２００、第１
４の入出力端子２３０１の電位と第１５の入出力端子２
３０２の電位の相対関係によって第１５の入出力端子２
３０２から第１４の入出力端子２３０１に流れる電流が
制御されるという特性を有する第７のスイッチ素子２３
００をそれぞれ設けることにより、クロスカップル型セ
ンスアンプ回路において、制御線を必要とせずにビット
線の容量が差動増幅回路の動作に影響するのを防ぎ、単
一ビット線を有するメモリに適用可能な高速動作を行う
センスアンプ回路を提供することができる。

【００４６】〔第３の実施例〕図３は、本発明の第３の
実施例におけるセンスアンプ回路の構成図である。

【００４７】図３に示すように、第６のスイッチ素子３
２００は第１２の入出力端子３２０１および第１３の入
出力端子３２０２を有し、第１２の入出力端子３２０１
の電位と第１３の入出力端子３２０２の電位の相対関係
によって第１３の入出力端子３２０２から第１２の入出
力端子３２０１に流れる電流が制御されるという特性を
有する。第６のスイッチ素子３２００は第１２の入出力
端子３２０１をビット線３４０１に接続し、第１３の入
出力端子３２０２を差動増幅回路３０００の正入力端子
３００１に接続する。第６のスイッチ素子３２００は、
制御端子３２１１と二つの入出力端子３２１２，３２１
３を有し、制御端子３２１１と入出力端子３２１２，３
２１３の電位差により二つの入出力端子３２１２と３２
１３の間の導通状態（入出力端子３２１３から３２１２
に流れる電流）が制御されるスイッチ素子３２１０で構
成され、入出力端子３２１２を第１２の入出力端子３２
０１に、制御端子３２１１および入出力端子３２１３を
第１３の入出力端子３２０２に接続する。

【００４８】電流検出手段３５００は、第１の入力端子
３５０１、第２の入力端子３５０２および第２の出力端
子３５０３を有し、第１の入力端子３５０１、第２の入
力端子３５０２を通じて、第６のスイッチ素子３２００
において第１３の入出力端子３２０２から第１２の入出
力端子３２０１に流れる電流を検出すると、第２の出力
端子３５０３の電位を第２の電源３５０４の電位の方向
に引き上げ、それ以外では、第２の出力端子３５０３を
ハイ・インピーダンス状態にする。第１の入力端子３５
０１および第２の入力端子３５０２は、第１２の入出力
端子３２０１、第１３の入出力端子３２０２に接続す
る。電流検出手段３５００はスイッチ素子３２１０と同
じ極性のスイッチ素子３５１０および相補的な特性を有
するスイッチ素子３５２０で構成される。スイッチ素子
３５１０は、制御端子３５１１を第２の入力端子３５０
２に接続し、入出力端子３５１２を第１の入力端子３５
０１に接続し、入出力端子３５１３をスイッチ素子３５
２０の制御端子３５２１に接続する。スイッチ素子３５
２０は、入出力端子３５２２を第２の電源３５０４に接
続し、入出力端子３５２３を第２の出力端子３５０３に
接続する。

【００４９】差動増幅回路３０００は、第１のスイッチ
素子３１００、スイッチ素子３２１０と同極性の特性を
有する第２のスイッチ素子３１２０および第３のスイッ
チ素子３１３０、スイッチ素子３２１０と相補的な特性
を有する第４のスイッチ素子３１４０、第５のスイッチ
素子３１５０で構成される。第１のスイッチ素子３１０
０は第１の制御端子３１０１をセンスアンプイネーブル
線３００３に接続し、第１の入出力端子３１０２を第１
の電源３００４に、第２の入出力端子３１０３を第４の
入出力端子３１２２に、第３の入出力端子３１０４を第
６の入出力端子３１３２に接続する。第１のスイッチ素
子３１００は、スイッチ素子３２１０と同じ極性の特性
を有するスイッチ素子３１１０で構成され、制御端子３
１１１を第１の制御端子３１０１に、入出力端子３１１
２を第１の入出力端子３１０２に、入出力端子３１１３
を第２の入出力端子３１０３および第３の入出力端子３
１０４にそれぞれ接続する。第２のスイッチ素子３１２
０は、第２の制御端子３１２１を正入力端子３００１に
接続し、第５の入出力端子３１２３を負出力端子３００
６に接続する。第３のスイッチ素子３１３０は、第３の
制御端子３１３１を負入力端子３００２に接続し、第７
の入出力端子３１３３を正出力端子３００７に接続す
る。正出力端子３００７、負出力端子３００６はそれぞ
れ正入力端子３００１、負入力端子３００２に接続し、
クロスカップル構成をとる。第４のスイッチ素子３１４
０、第５のスイッチ素子３１５０は差動増幅回路３００
０の負荷として作用し、第４の制御端子３１４１、第５
の制御端子３１５１をそれぞれ正出力端子３００７、負
出力端子３００６に接続し、第８の入出力端子３１４
２、第１０の入出力端子３１５２をともに第２の電源３
００５に接続し、第９の入出力端子３１４３を負出力端
子３００６に、第１１の入出力端子３１５３を正出力端
子３００７にそれぞれ接続する。

【００５０】本実施例では、第１の実施例と同様に、第
１の電源３１０４の電位を接地電位に、第２の電源３０
０５，３５０４の電位を接地電位よりも高い電位（たと
えば３Ｖ）に設定する。

【００５１】以上のように構成されたセンスアンプ回路
について、以下図３を用いてその動作を説明する。ただ
し、差動増幅回路３０００および第６のスイッチ素子３
２００の動作自体は第１の実施例と同様であるので、こ
れらの動作の詳細は省略する。

【００５２】初期状態では、センスアンプイネーブル線
３００３の電位を第１の電源３００４の電位にし、ビッ
ト線３４０１、差動増幅回路３０００の正入力端子３０
０１、正出力端子３００７およびスイッチ素子３５２０
の制御端子３５２１の電位を第２の電源３５０４の電位
にする。負入力端子３００２、負出力端子３００６の電
位は、第２の電源３００５の電位よりＶｄ１だけ低い電
位にする。初期状態ではすべてのスイッチ素子が非導通
状態である。電位変化検出手段３５００の出力端子３５
０３はハイ・インピーダンス状態である。以下では、第
１の電源３００４の電位をＶＬ、第２の電源３００５，
３５０４の電位をＶＨと表記する。

【００５３】メモリセルからの読み出し動作が行われる
と、読み出されたデータにしたがってビット線３４０１
の電位はＶＨのままか、あるいはＶＨより低下し始め
る。

【００５４】ビット線３４０１の電位がＶＨのままであ
る場合、スイッチ素子３５１０は非導通状態のままであ
りスイッチ素子３５２０の制御端子３５２１はＶＨのま
まである。したがって、出力端子３５０３はハイ・イン
ピーダンス状態のままである。センスアンプイネーブル
線３００３の電位をＶＨにしてセンスアンプ動作を起動
すると、差動増幅動作により正出力端子３００７の電位
は一度はＶＨからいくらか低下するが、ＶＨに向かって
遷移し、負出力端子３００６の電位はＶＨからＶＬに向
かって遷移する。

【００５５】ビット線３４０１の電位がＶＨより低下し
た場合、差動増幅回路３０００の正入力端子３００１の
電位も連動して低下し始める。この低下分がＶｔｎを超
えるとスイッチ素子３２１０が導通状態となる。スイッ
チ素子３２１０と同３５１０は、それぞれの制御端子３
２１１，３５１１および入出力端子３２１２，３５１２
の電位が共通になっているので、スイッチ素子３２１０
が導通状態になると、スイッチ素子３５１０も導通状態
になる。したがって、制御端子３５２１の電位はＶＨか
らビット線３４０１の電位にほぼ等しくなるまで低下す
る。この低下分がＶｔｐを越えると、スイッチ素子３５
２０が導通状態になり、差動増幅回路３０００の負入力
端子３００２の電位をＶＨに向かって遷移させる。以上
のようにして、電流検出手段３５００は第６のスイッチ
素子３２００に流れる電流を検出して動作する。

【００５６】正入力端子３００１の電位がＶＨ―Ｖｄ１
以下に低下し、負入力端子３００２の電位がＶＨに達し
た時刻以降にセンスアンプイネーブル線３００３の電位
をＶＨにしてセンスアンプ動作を起動すると、差動増幅
動作により正出力端子３００７の電位はＶＨからＶＬに
向かって遷移し、負出力端子３００６の電位は一度はＶ
Ｈからいくらか低下するが、ＶＨに向かって遷移する。

【００５７】第１の実施例と同様、第６のスイッチ素子
３２００によって差動増幅回路３０００はビット線３４
０１に付随する容量に影響されずに動作することがで
き、単一ビット線を有するメモリに適用される。また、
差動増幅回路３０００が充放電する容量は小さいので高
速動作が可能である。

【００５８】以上説明したように、差動増幅回路３１０
０とビット線３４０１の間に第１２の入出力端子３２０
１の電位と第１３の入出力端子３２０２の電位の相対関
係によって第１３の入出力端子３２０２から第１２の入
出力端子３２０１に流れる電流が制御されるという特性
を有する第６のスイッチ素子３２００を設け、第１の入
力端子３５０１および第２の入力端子３５０２を通じ
て、第６のスイッチ素子３２００において第１３の入出
力端子３２０２から第１２の入出力端子３２０１に流れ
る電流を検出すると第２の出力端子３５０３の電位を第
２の電源３５０４の電位の方向に引き上げ、それ以外で
は第２の出力端子３５０３をハイ・インピーダンス状態
にする電流検出手段３５００を設けることにより、クロ
スカップル型センスアンプ回路において、制御線を必要
とせずにビット線の容量が差動増幅回路の動作に影響す
るのを防ぎ、単一ビット線を有するメモリに適用可能な
高速動作を行うセンスアンプ回路を提供することができ
る。

【００５９】〔第４の実施例〕以上の三つの実施例で
は、差動増幅回路の入力端子に設けたスイッチ素子は、
差動増幅回路側よりもビット線側の電位が一定量以上低
い場合にのみ導通する構成としているが、この電位関係
が逆になるような構成、すなわち差動増幅回路側よりも
ビット線側の電位が一定量以上高い場合にのみスイッチ
素子が導通する構成であってもよい。この実施例につい
て図４を用いて説明する。

【００６０】図４において、４０００は差動増幅回路で
あり、また４２００，４３００は新たに設けたスイッチ
素子で、一方の入出力端子４２０１，４３０１がビット
線４４０１および４４０２に接続し、他方の入出力端子
４２０２，４３０２が差動増幅回路４０００の正入力端
子４００１および負入力端子４００２に接続している。
また、本実施例では上記の三つの実施例と異なり、スイ
ッチ素子４２００および４３００を構成するＭＯＳトラ
ンジスタのゲート電極はビット線側の入出力端子４２０
１，４３０１と接続する構成としている。

【００６１】また、差動増幅回路４０００は、４１０
０，４１２０，４１３０，４１４０および４１５０とし
て示した第１〜第５のスイッチ素子を有している。第１
のスイッチ素子４１００には電源電位４００５が接続さ
れている。また、センスアンプイネーブル線４００３も
接続されて、スイッチ素子４１００の導通／非導通を制
御している。第２，第３のスイッチ素子４１２０，４１
３０はスイッチ素子４２００や同４３００と同極性（こ
こではＮチャンネル）の特性を有しており、いずれも接
地電位４００４に接続されている。また第４，第５のス
イッチ素子４１４０，４１５０はいずれもスイッチ素子
４２００や同４３００と相補的な極性（ここではＰチャ
ンネル）を有している。

【００６２】以上のように構成されたセンスアンプ回路
について、その動作を説明する。初期状態として、ビッ
ト線４４０１，４４０２および入力端子４００１，４０
０２は接地電位にある。メモリセル（図示せず）の記憶
内容によりビット線４４０１あるいは同４４０２のどち
らかが電源電位に上昇する。たとえば、ビット線４４０
１の電位が上昇して、一定電位以上になるとスイッチ素
子４２００が導通し、入力端子４００１の電位も上昇す
る。また、第２のスイッチ素子４１２０は導通状態、第
４のスイッチ素子４１４０は非導通状態となる。一方、
スイッチ素子４３００は導通しないので、入力端子４０
０２の電位は上昇しない。したがって、第３のスイッチ
素子は非導通状態、第５のスイッチ素子は導通状態とな
る。このとき、差動増幅回路が動作し、センスアンプイ
ネーブル信号が４００３より供給されると、電源電位４
００５が第１のスイッチ素子４１００、第５のスイッチ
素子４１５０を介して入力端子４００１に伝わるので、
入力端子４００１の電位は電源電位となり、スイッチ素
子４２００が非導通状態になる。

【００６３】このように本実施例においても、差動増幅
動作を行う場合に、差動増幅回路の容量とビット線の容
量とを切り離すことができる。特に本実施例では、上記
の三つの実施例の場合と異なり、ビット線側の電位が差
動増幅回路側よりも一定量以上高い場合に導通するスイ
ッチ素子を用いたが、この場合でも、ビット線の容量に
影響を受けることなく差動増幅動作を行うことができ
る。

【００６４】

【発明の効果】本発明のセンスアンプ回路では、二つの
入出力端子の電位の相対関係によって二つの入出力端子
間に流れる電流が制御されるという特性を有するスイッ
チ素子を設けることにより、クロスカップル型センスア
ンプ回路において、制御線を必要とせずにビット線の容
量が差動増幅回路の動作に影響するのを防ぎ、高速な動
作を行うセンスアンプ回路を実現することができ、その
実用的効果は大きい。

【００６５】また、非動作時には出力端子がハイ・イン
ピーダンス状態であり、動作時には出力端子にＶＨとＶ
Ｌの間の値をとる電位を設定する機能を有する基準電位
設定手段と、二つの入出力端子の電位の相対関係によっ
て二つの入出力端子間に流れる電流が制御されるという
特性を有するスイッチ素子を設けることにより、クロス
カップル型センスアンプ回路を、余分な制御線を必要と
せずに単一ビット線を有するメモリに適用することを可
能とし、高速な読み出し動作を実現することができ、そ
の実用的効果は大きい。

【００６６】また、二つの入出力端子の電位の相対関係
によって二つの入出力端子間に流れる電流が制御される
という特性を有するスイッチ素子と、このスイッチ素子
において二つの入出力端子間に流れる電流を検出すると
出力端子の電位を第２の電源の電位の方向に引き上げ、
それ以外では出力端子をハイ・インピーダンス状態にす
る電流検出手段を設けることにより、クロスカップル型
センスアンプ回路を、余分な制御線を必要とせずに単一
ビット線を有するメモリに適用することを可能とし、高
速な読み出し動作を実現することができ、その実用的効
果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるセンスアンプ回
路の構成図

【図２】本発明の第２の実施例におけるセンスアンプ回
路の構成図

【図３】本発明の第３の実施例におけるセンスアンプ回
路の構成図

【図４】本発明の第４の実施例におけるセンスアンプ回
路の構成図

【符号の説明】

１０００ 差動増幅回路 １００１ 正入力端子 １００２ 負入力端子 １００３ センスアンプイネーブル線 １００４ 第１の電源 １００５ 第２の電源 １００６ 負出力端子 １００７ 正出力端子 １１００ 第１のスイッチ素子 １１０１ 第１の制御端子 １１０２ 第１の入出力端子 １１０３ 第２の入出力端子 １１０４ 第３の入出力端子 １１１０ スイッチ素子 １１１１ 制御端子 １１１２ 入出力端子 １１１３ 入出力端子 １１２０ 第２のスイッチ素子 １１２１ 第２の制御端子 １１２２ 第４の入出力端子 １１２３ 第５の入出力端子 １１３０ 第３のスイッチ素子 １１３１ 第３の制御端子 １１３２ 第６の入出力端子 １１３３ 第７の入出力端子 １１４０ 第４のスイッチ素子 １１４１ 第４の制御端子 １１４２ 第８の入出力端子 １１４３ 第９の入出力端子 １１５０ 第５のスイッチ素子 １１５１ 第５の制御端子 １１５２ 第１０の入出力端子 １１５３ 第１１の入出力端子 １２００ 第６のスイッチ素子 １２０１ 第１２の入出力端子 １２０２ 第１３の入出力端子 １２１０ スイッチ素子 １２１１ 制御端子 １２１２ 入出力端子 １２１３ 入出力端子 １３００ 第７のスイッチ素子 １３０１ 第１４の入出力端子 １３０２ 第１５の入出力端子 １３１０ スイッチ素子 １３１１ 制御端子 １３１２ 入出力端子 １３１３ 入出力端子 １４０１ ビット線 １４０２ ビット線 ２５００ 基準電位設定手段 ２５０１ 第１の出力端子 ３５００ 電流検出手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 クロスカップル型の差動増幅回路を有す
   るセンスアンプ回路において、前記差動増幅回路の二つ
   の入力端子のそれぞれにスイッチ素子を設け、前記スイ
   ッチ素子は二つの入出力端子を有し、前記二つの入出力
   端子のうち一方をセンスアンプ回路の入力端子としてビ
   ット線に接続し、他方を前記差動増幅回路側に接続し、
   前記スイッチ素子は前記一方の入出力端子と前記他方の
   入出力端子の間に一定量以上の電位差が生じた場合に導
   通状態となり、そうでない場合に非導通状態となる特性
   を有するセンスアンプ回路。
2. 【請求項２】 クロスカップル型の差動増幅回路を有す
   るセンスアンプ回路において、前記差動増幅回路の二つ
   の入力端子の一方をビット線の接続用とし、他方を基準
   電圧入力用として、前記二つの入力端子のうち少なくと
   もビット線接続用の方にスイッチ素子を設け、前記スイ
   ッチ素子は二つの入出力端子を有し、前記二つの入出力
   端子のうち一方をセンスアンプ回路の入力端子としてビ
   ット線に接続し、他方を前記差動増幅回路側に接続し、
   前記スイッチ素子は前記一方の入出力端子と他方の入出
   力端子の間に一定量以上の電位差が生じた場合に導通状
   態となり、そうでない場合に非導通状態となる特性を有
   するセンスアンプ回路。
3. 【請求項３】 クロスカップル型の差動増幅回路を有す
   るセンスアンプ回路において、前記差動増幅回路の二つ
   の入力端子の一方にスイッチ素子を設け、前記一方の入
   力端子をビット線の接続用とし、他方の入力端子を電流
   検出手段に接続し、前記電流検出手段は前記スイッチ素
   子に流れる電流を検出した場合には前記他方の入力端子
   の電位を引き上げ、スイッチ素子に流れる電流を検出し
   ない場合には前記他方の入力端子の電位を引き上げずハ
   イ・インピーダンス状態とする機能を有し、前記スイッ
   チ素子は二つの入出力端子を有し、前記二つの入出力端
   子のうち一方をセンスアンプ回路の入力端子としてビッ
   ト線に接続し、他方を前記差動増幅回路側に接続し、前
   記スイッチ素子は前記一方の入出力端子と前記他方の入
   出力端子の間に一定量以上の電位差が生じた場合に導通
   状態となり、そうでない場合に非導通状態となる特性を
   有するセンスアンプ回路。
4. 【請求項４】 請求項１〜３のいずれかに記載のセンス
   アンプ回路において、スイッチ素子は、ビット線に接続
   した一方の入出力端子の電位が差動増幅回路側に接続し
   た他方の入出力端子の電位よりも一定量以上低い場合に
   導通状態となり、そうでない場合に非導通状態となるこ
   とを特徴とするセンスアンプ回路。
5. 【請求項５】 スイッチ素子はＭＯＳトランジスタであ
   り、前記ＭＯＳトランジスタのソース電極を一方の入出
   力端子とし、前記ＭＯＳトランジスタのゲート電極とド
   レイン電極を接続して他方の入出力端子としたことを特
   徴とする請求項１〜３のいずれかに記載のセンスアンプ
   回路。
6. 【請求項６】 記憶された内容を互いに相補的な２本の
   ビット線を通して読み出すメモリ装置に適用するための
   センスアンプ回路において、センスアンプイネーブル
   線、正入力端子、負入力端子、正出力端子および負出力
   端子を有し、第１の制御端子、第１，第２および第３の
   入出力端子を有し、前記第１の制御端子と前記第１，第
   ２および第３の入出力端子の間の電位差によって、前記
   第１の入出力端子と前記第２の入出力端子の間および前
   記第１の入出力端子と第３の入出力端子の間の導通状態
   が制御される第１のスイッチ素子と、第２の制御端子、
   第４および第５の入出力端子を有し、前記第２の制御端
   子と前記第４の入出力端子と前記第５の入出力端子の間
   の電位差によって、前記第５の入出力端子から前記第４
   の入出力端子に流れる電流が制御される第２のスイッチ
   素子と、第３の制御端子、第６および第７の入出力端子
   を有し、前記第２のスイッチ素子と同じ特性を有する第
   ３のスイッチ素子と、第４の制御端子、第８および第９
   の入出力端子を有し、前記第２あるいは第３のスイッチ
   素子と相補的な特性を有する第４のスイッチ素子と、第
   ５の制御端子、第１０および第１１の入出力端子を有
   し、前記第４のスイッチ素子と同じ特性を有する第５の
   スイッチ素子で構成され、前記第１の制御端子を前記セ
   ンスアンプイネーブル線に接続し、前記第２の制御端子
   を前記正入力端子に接続し、前記第３の制御端子を前記
   負出力端子に接続し、前記第１の入出力端子を第１の電
   源に接続し、前記第２の入出力端子を前記第４の入出力
   端子に接続し、前記第３の入出力端子を前記第６の入出
   力端子に接続し、前記第５の入出力端子を前記第８の入
   出力端子、前記第５の制御端子および前記負出力端子に
   接続し、前記第７の入出力端子を前記第１０の入出力端
   子、前記第４の制御端子および前記正出力端子に接続
   し、前記第９および前記第１１の入出力端子を第２の電
   源に接続し、前記正出力端子を前記正入力端子に接続
   し、前記負出力端子を前記負入力端子に接続した差動増
   幅回路と、第１２および第１３の入出力端子を有し、前
   記第１２の入出力端子の電位と前記第１３の入出力端子
   の電位の相対関係によって前記第１３の入出力端子から
   前記第１２の入出力端子に流れる電流が制御される第６
   のスイッチ素子と、第１４および第１５の入出力端子を
   有し、前記第６のスイッチ素子と同じ特性を有する第７
   のスイッチ素子を備え、前記第１２の入出力端子を前記
   ビット線に接続し、前記第１４の入出力端子を前記ビッ
   ト線に接続し、前記第１３の入出力端子を前記正入力端
   子に接続し、前記第１５の入出力端子を前記負入力端子
   に接続したことを特徴とするセンスアンプ回路。
7. 【請求項７】 請求項２記載のセンスアンプ回路におい
   て、差動増幅回路の他方の入力端子に基準電位設定手段
   を接続し、前記基準電位設定手段の出力はセンスアンプ
   回路の非動作時にハイ・インピーダンス状態となり、動
   作時にはセンスアンプ回路の電源電位と接地電位の間の
   値をとることを特徴とするセンスアンプ回路。
8. 【請求項８】 請求項３記載のセンスアンプ回路におい
   て、センスアンプ動作前の電流検出手段の出力電位の初
   期値がスイッチ素子の他方の入出力端子の電位の初期値
   よりも低く設定してあることを特徴とするセンスアンプ
   回路。