JP4354615B2 - 半導体集積回路の感知増幅装置 - Google Patents

半導体集積回路の感知増幅装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に入力される信号を増幅して出力する感知増幅装置に関する。
【０００２】
【従来の技術】
半導体集積回路において入出力信号の増幅のために用いられる感知増幅装置には電流感知型及び電圧感知型がある。電流感知増幅装置は動作速度面で電圧感知増幅装置より速いため広く使われている。そして、電流感知増幅装置は、図１に示されたように、電流感知増幅器１０と電流感知増幅器１０の出力を増幅するための完全差動増幅器１２及び完全差動増幅器１２の出力をラッチして出力するラッチ１４を含んでいる。
【０００３】
ここで完全差動増幅器１２は一方、電流感知増幅器１０の出力電圧信号の大きさが小さいため必要なものである。即ち、電流感知増幅器１０の出力信号電圧がラッチ１４を用いて直接ＣＭＯＳレベルに変換される場合、増幅速度は非常に遅い。従って、ＣＭＯＳレベルへの増幅速度を改善するために電流感知増幅器１０の出力信号は完全差動増幅器１２によってさらに増幅され、増幅された信号がラッチ１４に出力される。
【０００４】
図１に示された従来の感知増幅装置において完全差動増幅器１２の動作を説明すれば、入力端２０を通して入力される入力信号ＩＮの電圧が反転入力端２２を通して入力される反転入力信号ＩＮＢの電圧より大きな場合には、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第５ＮＭＯＳトランジスタＭＮ５と、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２が１つの差動増幅器として動作し、出力端２４を通して出力される出力信号ＯＵＴの電圧が上がる。同様に、第３ＮＭＯＳトランジスタＭＮ３、第４ＮＭＯＳトランジスタＭＮ４、第５ＮＭＯＳトランジスタＭＮ５と、第３ＰＭＯＳトランジスタＭＰ３、第４ＰＭＯＳトランジスタＭＰ４が１つの差動増幅器として動作し、反転出力端２６を通して出力される反転出力信号ＯＵＴＢの電圧が下がる。
【０００５】
そして、入力信号ＩＮの電圧が反転入力信号ＩＮＢの電圧より小さな場合には、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第５ＮＭＯＳトランジスタＭＮ５と、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２が１つの差動増幅器として動作し、出力信号ＯＵＴの電圧が下がり、同様に、第３ＮＭＯＳトランジスタＭＮ３、第４ＮＭＯＳトランジスタＭＮ４、第５ＮＭＯＳトランジスタＭＮ５と、第３ＰＭＯＳトランジスタＭＰ３、第４ＰＭＯＳトランジスタＭＰ４が１つの差動増幅器として動作し、反転出力信号ＯＵＴＢの電圧が上がる。従って、出力信号ＯＵＴと反転出力信号ＯＵＴＢの電圧差は入力信号ＩＮと反転入力信号ＩＮＢの電圧差に比例する。
【０００６】
一方、出力信号ＯＵＴと反転出力信号ＯＵＴＢはラッチ１４の入力として使われる。ラッチ１４は、第６ＮＭＯＳトランジスタＭＮ６と、第７ＮＭＯＳトランジスタＭＮ７と、第８ＮＭＯＳトランジスタＭＮ８と、第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６を具備する。ラッチ１４は、入力信号のレベルを変更させるためのものであって、完全差動増幅器１２から出力された出力信号ＯＵＴと反転出力信号ＯＵＴＢの電圧レベルの平均値がラッチ１４にあるＮＭＯＳトランジスタＭＮ６、ＭＮ７のターンオン電圧に近いほど効率よくラッチ動作を行える。即ち、出力信号ＯＵＴと反転出力信号ＯＵＴＢのうち何れか１つがＮＭＯＳトランジスタのターンオン電圧より大きな場合、残り１つはラッチ１４の効果的なラッチ動作のためにＮＭＯＳトランジスタのターンオフ電圧より小さくなければならない。図１において、ＤＯＵＴはラッチ回路の出力信号、ＤＯＵＴＢはラッチ回路の反転出力信号で、ＥＮはイネーブル信号であってハイレベルの時、第５ＮＭＯＳトランジスタＭＮ５と第８ＮＭＯＳトランジスタＭＮ８がターンオンされる。それで、完全差動増幅器１２とラッチ１４を動作させる電流経路が形成される。
【０００７】
一般に供給電圧ＶＤＤが低い場合には出力信号ＯＵＴと反転出力信号ＯＵＴＢの平均値がＮＭＯＳトランジスタのターンオン電圧の近くにある。しかし、供給電圧ＶＤＤが高まるほどＰＭＯＳトランジスタのチャンネル長変調効果がＮＭＯＳトランジスタのチャンネル長変調効果より大きくなって、図１の第１乃至第４ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４が供給する電流が第１乃至第４ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４がシンキング(sinking)する電流よりさらに大きくなる。
【０００８】
従って、供給電圧ＶＤＤが高まるほど完全差動増幅器１２の出力信号ＯＵＴと反転出力信号ＯＵＴＢが動作する電圧が上がってラッチ１４の入力端に位置したＮＭＯＳトランジスタＭＮ６、ＭＮ７の効果的な動作が出来なくなる。即ち、完全差動増幅器１２の出力信号ＯＵＴがゲートに印加される第６ＮＭＯＳトランジスタＭＮ６と完全差動増幅器１２の反転出力信号ＯＵＴＢがゲートに印加される第７ＮＭＯＳトランジスタＭＮ７とが共に強くターンオンされてラッチ動作にエラーが生じる問題点がある。これにより、供給電圧として高い電圧を使用するＨＩＴＥ(High Voltage Test Enable)モード等で半導体集積回路をテストする時、ラッチ回路に誤動作が発生して正常に半導体集積回路をテスト出来ないという問題点がある。
【０００９】
前記問題点を解決するために、完全差動増幅器１２の設計時第２ＰＭＯＳトランジスタＭＰ２と第３ＰＭＯＳトランジスタＭＰ３のサイズを小さくする方法があるが、この場合正常動作時完全差動増幅器の利得が小さくなる問題点がある。また、図１において電流感知増幅器１０は動作速度面で電圧感知増幅器より速いので広く使われているが、電流入力信号を効率よく受け入れるために正帰還(positive feedback)回路を使用するために動作が不安定になる問題点がある。
【００１０】
図１に示された電流感知増幅器は、ソースが入力ポート１５に接続され、ドレインが出力ポート１６）に接続され、ゲートが反転出力ポート１８に接続された第７ＰＭＯＳトランジスタＭＰ７と、ソースが反転入力ポート１７に接続され、ドレインが反転出力ポート１８に接続され、ゲートが出力ポート１６に接続された第８ＰＭＯＳトランジスタＭＰ８と、ドレインが出力ポート１６とゲートに接続された第９ＮＭＯＳトランジスタＭＮ９と、ドレインが反転出力ポート１８とゲートに接続された第１０ＮＭＯＳトランジスタＭＮ１０と、ドレインが第９ＮＭＯＳトランジスタＭＮ９と第１０ＮＭＯＳトランジスタＭＮ１０のソースに接続され、ソースが接地され、ゲートにイネーブル信号ＥＮが印加される第１１ＮＭＯＳトランジスタＭＮ１１を具備している。
【００１１】
前記第１１ＮＭＯＳトランジスタＭＮ１１は電流ソース源であって、電流感知増幅器が動作するように電流経路を形成させる信号のイネーブル信号ＥＮにより動作状態が制御される。一方、Ｉ１とＩ２は各々入力ポート１５と反転入力ポート１７を通して入力される入力電流信号であり、ＳＡＯＵＴ、ＳＡＯＵＴＢは出力ポート１６と反転出力ポート１８を通して出力される出力電圧信号である。
【００１２】
図１に示された電流感知増幅器１０の動作を説明するために第９ＮＭＯＳトランジスタＭＮ９と第１０ＮＭＯＳトランジスタＭＮ１０のトランスコンダクタンス値をｇｍｎとし、第７ＰＭＯＳトランジスタＭＰ７と第８ＰＭＯＳトランジスタＭＰ８のトランスコンダクタンス値をｇｍｐとし、ΔＩを入力電流Ｉ１と反転入力電流Ｉ２の差（ΔＩ＝Ｉ１−Ｉ２）とすれば、出力電圧ＳＡＯＵＴと反転出力電圧ＳＡＯＵＴＢの電圧差はΔＩ／ｇｍｎになる。従って、第７ＰＭＯＳトランジスタＭＰ７と第８ＰＭＯＳトランジスタＭＰ８により増幅される電流値の差はΔＩ×ｇｍｐ／ｇｍｎとなる。ところが、この値は入力される電流信号の差のΔＩと同一であるべきなので、つまりＰＭＯＳトランジスタＭＰ７、ＭＰ８のトランスコンダクタンス値ｇｍｐはＮＭＯＳトランジスタＭＮ９、ＭＮ１０のトランスコンダクタンス値ｇｍｎと同一であるべきである。
【００１３】
もし、第７ＰＭＯＳトランジスタＭＰ７と第８ＰＭＯＳトランジスタＭＰ８の利得を増加させるために第７ＰＭＯＳトランジスタＭＰ７と第８ＰＭＯＳトランジスタＭＰ８のサイズを大きくすればｇｍｐ＞ｇｍｎとなる。それで、第７ＰＭＯＳトランジスタＭＰ７と第８ＰＭＯＳトランジスタＭＰ８が、入力される電流信号の差のΔＩより大きな電流差で入力電流信号を増幅して入力電流信号Ｉ１と反転入力電流信号Ｉ２の値が相互変わる。従って、電流感知増幅器１０は不安定な状態に進入する。従って、安定性の側面でｇｍｐ≦ｇｍｎになるべきである。しかし、ｇｍｐがｇｍｎより少なくなるほど電流感知増幅器が電流を感知する効率がそれほど落ちることになるので、動作速度が低下される。従って、安定性の側面と速度の側面でトレードオフを考慮してｇｍｎとｇｍｐの値を決定すべきである。
【００１４】
一般に、ＰＭＯＳトランジスタのチャンネル長変調効果はＮＭＯＳトランジスタのチャンネル長変調効果より大きいので、供給電圧値が大きくなるほどＰＭＯＳトランジスタのトランスコンダクタンスの値が相対的にＮＭＯＳトランジスタのトランスコンダクタンス値より大きくなる。
図２Ａ及び図２Ｂは各々ＮＭＯＳトランジスタとＰＭＯＳトランジスタのトランスコンダクタンス値を求めるためのＮＭＯＳダイオードとＰＭＯＳダイオードを示す図面であって、トランジスタをダイオード状に連結したものである。図２に示された各トランジスタダイオードの電流−電圧特性曲線が図３に示される。図３において電流−電圧特性曲線の傾きがトランスコンダクタンス値となる。
【００１５】
図３に示されたようにＮＭＯＳトランジスタ及び ＰＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓｎ、Ｖｓｇｐが所定電圧Ｖｃより大きくなるほどＰＭＯＳトランジスタの電流−電圧特性曲線の傾きがＮＭＯＳトランジスタの電流−電圧特性曲線の傾きより大きくなるので、電圧値が増加するほどｇｍｐ＞ｇｍｎとなる。従って、従来の電流感知増幅器は動作電圧の低い動作点でＰＭＯＳトランジスタのトランスコンダクタンス値ｇｍｐをＮＭＯＳトランジスタのトランスコンダクタンス値ｇｍｎと同一に設計すれば、供給電圧の増加につれてＰＭＯＳトランジスタのトランスコンダクタンス値ｇｍｐがＮＭＯＳトランジスタのトランスコンダクタンス値ｇｍｎより大きくなるので電流感知増幅器の動作が不安定になる問題点がある。
【００１６】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、供給電圧が上がっても出力信号の平均電圧レベルを下げることによってラッチ回路の動作を安定化させ、電圧利得を容易に調整できる完全差動増幅器を具備した半導体集積回路の感知増幅装置を提供することである。
【００１７】
本発明が解決しようとする他の技術的課題は、供給電圧が上がっても出力信号の平均電圧レベルが下げられ、電圧利得を容易に調整できる完全差動増幅器を提供することである。
本発明が解決しようとするさらに他の技術的課題は、動作速度が速く、かつ安定した動作を行う電流感知増幅器を提供することである。
【００１８】
【課題を解決するための手段】
前記課題を達成するために本発明に係る半導体集積回路の感知増幅装置は、入力信号及び反転入力信号を増幅するための感知増幅器と、前記感知増幅器の出力を増幅するための完全差動増幅器と、前記完全差動増幅器の出力をラッチして出力するラッチとを具備する感知増幅装置において、前記完全差動増幅器は、第１入力端を通して入力される入力信号のレベルが第１反転入力端を通して入力される反転入力信号のレベルより大きな場合に第１出力端の電圧を上げ、前記入力信号のレベルが前記反転入力信号のレベルより小さな場合には前記第１出力端の電圧を下げる第１差動増幅部と、前記入力信号のレベルが前記反転入力信号のレベルより大きな場合に第１反転出力端の電圧を下げ、前記入力信号のレベルが前記第１反転入力信号のレベルより小さな場合には前記第１反転出力端の電圧を上げる第２差動増幅部と、前記第１出力端と前記第１反転出力端との間に備えられて前記第１出力端と前記第１反転出力端とから出力される出力信号の電圧レベルを制御する出力電圧レベル制御回路とを含む。
【００１９】
前記出力電圧レベル制御回路は、前記第１出力端と前記第１反転出力端とから各々出力される信号の電圧レベルの平均値を感知する出力電圧レベル平均値感知部及び前記出力電圧レベルの平均値が所定値以上に上がることを防止するように制御する出力電圧レベル平均値制御部を含むことが望ましい。
また、前記出力電圧レベル平均値感知部は、前記第１出力端と前記第１反転出力端との間に直列に連結された第１抵抗と第２抵抗とを具備し、前記第１抵抗と前記第２抵抗との連結された接続端から前記出力電圧レベルの平均値が出力されることが望ましい。
【００２０】
また、前記第１抵抗と前記第２抵抗との抵抗値は同一であることが望ましい。また、前記出力電圧レベル平均値制御部は、ドレインとゲートが連結され、前記ドレインが前記第１抵抗と前記第２抵抗との接続端に連結され、ソースに接地電圧が印加されるＮＭＯＳトランジスタを含むことが望ましい。
【００２１】
また、前記出力電圧レベル平均値制御部は、ゲートが前記第１抵抗と前記第２抵抗との接続端に接続され、ドレインが前記第１出力端に接続され、ソースに接地電圧が印加される第１ＮＭＯＳトランジスタと、ゲートが前記第１抵抗と前記第２抵抗との接続端に接続され、ドレインが前記第１反転出力端に接続され、ソースに接地電圧が印加される第２ＮＭＯＳトランジスタとを具備することが望ましい。
【００２２】
また、前記完全差動増幅器は、前記第１差動増幅部、前記第２差動増幅部及び前記出力電圧レベル制御回路に連結されて、イネーブル信号によって前記第１差動増幅部、前記第２差動増幅部及び前記出力電圧レベル制御回路の動作を制御する動作制御部をさらに含むことが望ましい。
【００２３】
また、前記第１差動増幅部は、ソースに供給電圧が印加され、ドレインとゲートが連結された第１ＰＭＯＳトランジスタと、ソースに前記供給電圧が印加され、ゲートが前記第１ＰＭＯＳトランジスタのゲートに連結され、ドレインが前記第１出力端に連結された第２ＰＭＯＳトランジスタと、ゲートが前記第１入力端に連結され、ドレインが前記第１ＰＭＯＳトランジスタのドレインに連結された第１ＮＭＯＳトランジスタと、ゲートが前記第１反転入力端に連結され、ドレインが前記第１出力端に連結された第２ＮＭＯＳトランジスタとを含み、前記第２差動増幅部は、ソースに前記供給電圧が印加され、ドレインが前記第１反転出力端に連結された第３ＰＭＯＳトランジスタと、ソースに供給電圧が印加され、ドレインとゲートが連結され、ゲートが前記第３ＰＭＯＳトランジスタのゲートと連結された第４ＰＭＯＳトランジスタと、ゲートが前記第１入力端に連結され、ドレインが前記第１反転出力端に連結された第３ＮＭＯＳトランジスタと、ドレインが前記第４ＰＭＯＳトランジスタのドレインに連結され、ゲートが前記第１反転入力端に連結された第４ＮＭＯＳトランジスタとを含み、前記動作制御部は、ドレインが前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、前記第３ＮＭＯＳトランジスタ、前記第４ＮＭＯＳトランジスタ及び前記出力レベル平均値制御部のＮＭＯＳトランジスタのソースに連結され、ゲートに前記イネーブル信号が印加され、ソースに接地電圧が印加される第５ＮＭＯＳトランジスタとを含む。
【００２４】
また、前記感知増幅器は、第１電流信号を入力する第２入力端と、第２電流信号を入力する第２反転入力端と、第１接合端子を通して前記第２入力端と前記第２反転入力端から出力された電流信号を各々入力して第１出力信号と第２出力信号を各々第２出力端と前記第２反転出力端に出力し、クロスカップルされた第１トランジスタと第２トランジスタと、前記第２出力端と前記第２反転出力端に電流を供給する第３トランジスタと第４トランジスタと、前記第２入力端と前記第１トランジスタの前記第１接合端子との間に直列に連結された第１抵抗手段と、前記第２反転入力端と前記第２トランジスタの前記第１接合端子との間に直列に連結された第２抵抗手段とを含む。
【００２５】
また、前記第１抵抗手段及び前記第２抵抗手段は前記第１トランジスタ及び前記第２トランジスタの前記第１接合端子に最大限近接した箇所に各々位置することが望ましい。
また、前記感知増幅器は、イネーブル信号によって前記第３トランジスタと前記第４トランジスタとが動作するように電流経路を形成させる第５トランジスタをさらに含むことが望ましい。
【００２６】
また、前記感知増幅器の前記第３トランジスタと前記第４トランジスタはダイオード状に連結されたことが望ましい。
また、前記第１及び第２トランジスタはＰＭＯＳトランジスタで、前記第３乃至第５トランジスタはＮＭＯＳトランジスタであることが望ましい。
【００２７】
また、前記第１抵抗手段は、前記第１トランジスタのソース電極のコンタクトを１つ形成し、ドレイン電極のコンタクト数を相対的に多く形成することによって前記第１トランジスタのソース電極のコンタクト抵抗が前記第１抵抗手段の抵抗値を有させて前記第１トランジスタに直接前記第１抵抗手段を形成し、前記第２抵抗手段は、前記第２トランジスタのソース電極のコンタクトを１つ形成し、ドレイン電極のコンタクト数を相対的に多く形成することによって前記第２トランジスタのソース電極のコンタクト抵抗が前記第２抵抗手段の抵抗値を有させて前記第２トランジスタに直接前記第２抵抗手段を形成することが望ましい。
【００２８】
また、前記第１抵抗手段は、前記第１トランジスタのソース電極のコンタクトがドレイン電極のコンタクトよりゲート電極を基準としてさらに遠く離隔されるように形成して前記ソース電極のアクティブジャンクションの有する抵抗値を前記第１抵抗手段の抵抗値にして前記第１トランジスタに直接前記第１抵抗手段を形成し、前記第２抵抗手段は、前記第２トランジスタのソース電極のコンタクトがドレイン電極のコンタクトよりゲート電極を基準としてさらに遠く離隔されるように形成して前記ソース電極のアクティブジャンクションの有する抵抗値を前記第２抵抗手段の抵抗値にして前記第２トランジスタに直接前記第２抵抗手段を形成することが望ましい。
【００２９】
また、前記第１抵抗手段は、前記第１トランジスタのソース電極のアクティブジャンクションを浅く形成してアクティブ抵抗値を大きくすることで、前記アクティブ抵抗値が前記第１抵抗手段の抵抗値になるようにして前記第１トランジスタに直接前記第１抵抗手段を形成し、前記第２抵抗手段は、前記第２トランジスタのソース電極のアクティブジャンクションを浅く形成してアクティブ抵抗値を大きくすることで、前記アクティブ抵抗値が前記第２抵抗手段の抵抗値になるようにして前記第２トランジスタに直接前記第２抵抗手段を形成することが望ましい。
【００３０】
また、前記第１抵抗手段は、前記第１トランジスタのソース電極のジャンクションの濃度を薄くしてアクティブ抵抗値を大きくすることで、前記アクティブ抵抗値が前記第１抵抗手段の抵抗値になるようにして前記第１トランジスタに直接前記第１抵抗手段を形成し、前記第２抵抗手段は、前記第２トランジスタのソース電極のジャンクションの濃度を薄くしてアクティブ抵抗値を大きくすることで、前記アクティブ抵抗値が前記第２抵抗手段の抵抗値になるようにして前記第２トランジスタに直接前記第２抵抗手段を形成することが望ましい。
【００３１】
前記他の課題を達成するために本発明に係る完全差動増幅器は、第１入力端を通して入力される入力信号のレベルが第１反転入力端を通して入力される反転入力信号のレベルより大きな場合に第１出力端の電圧を上げ、前記入力信号のレベルが前記反転入力信号のレベルより小さな場合には前記第１出力端の電圧を下げる第１差動増幅部と、前記入力信号のレベルが前記反転入力信号のレベルより大きな場合に第１反転出力端の電圧を下げ、前記入力信号のレベルが前記第１反転入力信号のレベルより小さな場合には前記第１反転出力端の電圧を上げる第２差動増幅部と、前記第１出力端と前記第１反転出力端との間に備えられて前記第１出力端と前記第１反転出力端から出力される出力信号の電圧レベルを制御する出力電圧レベル制御回路とを含む。
【００３２】
また、前記他の課題を達成するために本発明に係る電流感知増幅器は、第１電流信号を入力する第１入力端と、第２電流信号を入力する第１反転入力端と、第１接合端子を通して前記第１入力端と前記第１反転入力端から出力された電流信号を各々入力して第１出力信号と第２出力信号を各々第１出力端と第１反転出力端に出力し、クロスカップルされた第１トランジスタと第２トランジスタと、前記第１出力端と前記第１反転出力端に電流を供給する第３トランジスタと第４トランジスタとを具備した電流感知増幅器において、前記第１入力端と前記第１トランジスタの前記第１接合端子との間に直列に連結された第１抵抗手段及び前記第１反転入力端と前記第２トランジスタの前記第１接合端子との間に直列に連結された第２抵抗手段とを含む。
【００３３】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施形態に係る半導体集積回路の感知増幅装置について詳しく説明する。
図４は本発明の実施形態に係る半導体集積回路の感知増幅装置を示す図面であって、電流感知増幅器４０と電流感知増幅器４０の出力を増幅するための完全差動増幅器４２及び完全差動増幅器４２の出力をラッチして出力するラッチ４４を含んでいる。
【００３４】
図４において完全差動増幅器４２は、第１ＰＭＯＳトランジスタＭＰ９、第２ＰＭＯＳトランジスタＭＰ１０、第１ＮＭＯＳトランジスタＭＮ１２及び第２ＮＭＯＳトランジスタＭＮ１３を具備する第１差動増幅部と、第３ＰＭＯＳトランジスタＭＰ１１、第４ＰＭＯＳトランジスタＭＰ１２、第３ＮＭＯＳトランジスタＭＮ１４及び第４ＮＭＯＳトランジスタＭＮ１５を具備する第２差動増幅部と、第５ＮＭＯＳトランジスタＭＮ１６と、出力電圧レベル制御回路６０とを具備する。
【００３５】
そして、完全差動増幅器４２の出力信号ＯＵＴと反転出力信号ＯＵＴＢはラッチ４４の入力として使われる。ラッチ４４は、第７ＮＭＯＳトランジスタＭＮ１８と、第８ＮＭＯＳトランジスタＭＮ１９と、第９ＮＭＯＳトランジスタＭＮ２０と、第５ＰＭＯＳトランジスタＭＰ１３と、第６ＰＭＯＳトランジスタＭＰ１４とを具備する。
図４に示されたように本発明の実施形態に係る感知増幅装置にある完全差動増幅器４２は、図１に示された従来の感知増幅装置にある完全差動増幅器１２に比べて第１出力端４６と第１反転出力端４８との間に出力電圧レベル制御回路６０をさらに具備している。
【００３６】
完全差動増幅器４２において、第１ＰＭＯＳトランジスタＭＰ９のソースには供給電圧ＶＤＤが印加され、ドレインとゲートは連結される。第２ＰＭＯＳトランジスタＭＰ１０のソースには供給電圧ＶＤＤが印加され、ゲートは第１ＰＭＯＳトランジスタＭＰ９のゲートに連結され、ドレインは第１出力端４６に連結される。第１ＮＭＯＳトランジスタＭＮ１２のゲートは第１入力端５２に連結され、ドレインは第１ＰＭＯＳトランジスタＭＰ９のドレインに連結される。第２ＮＭＯＳトランジスタＭＮ１３のゲートは第１反転入力端５４に連結され、ドレインは第１出力端４６に連結される。
【００３７】
第３ＰＭＯＳトランジスタＭＰ１１のソースには供給電圧ＶＤＤが印加され、ドレインは第１反転出力端４８に連結される。第４ＰＭＯＳトランジスタＭＰ１２のソースには供給電圧ＶＤＤが印加され、ドレインとゲートは相互連結され第３ＰＭＯＳトランジスタＭＰ１１のゲートに連結される。第３ＮＭＯＳトランジスタＭＮ１４のゲートは第１入力端５２に連結され、ドレインは第１反転出力端４８に連結される。第４ＮＭＯＳトランジスタＭＮ１５のゲートは第１反転入力端５４に連結され、ドレインは第４ＰＭＯＳトランジスタＭＰ１２のドレインに連結される。第５ＮＭＯＳトランジスタＭＮ１６は前記第１差動増幅部、前記第２差動増幅部及び出力電圧レベル制御回路６０に連結され、イネーブル信号ＥＮによって前記第１差動増幅部、前記第２差動増幅部及び出力電圧レベル制御回路６０の動作を制御する動作制御部であって、ドレインが第１乃至第４ＮＭＯＳトランジスタＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５及び第６ＮＭＯＳトランジスタＭＮ１７のソースに連結され、ゲートにイネーブル信号ＥＮが印加され、ソースには接地電圧ＶＳＳが印加される。
【００３８】
出力電圧レベル制御回路６０は、第１出力端４６と第１反転出力端４８との間に直列に連結され、同一な抵抗値を有する第１抵抗Ｒ１と第２抵抗Ｒ２を具備した出力電圧レベル平均値感知部と、ドレインとゲートが連結され第１抵抗Ｒ１と第２抵抗Ｒ２の接続端５０に連結された第６ＮＭＯＳトランジスタＭＮ１７を具備した出力電圧レベル平均値制御部を具備する。
前述したように構成された本発明の実施形態に係る感知増幅装置にある完全差動増幅器の動作を詳しく説明する。
【００３９】
第１ＰＭＯＳトランジスタＭＰ９、第２ＰＭＯＳトランジスタＭＰ１０、第１ＮＭＯＳトランジスタＭＮ１２及び第２ＮＭＯＳトランジスタＭＮ１３を具備する第１差動増幅部は、第１入力端５２を通して入力される入力信号ＩＮの電圧レベルが第１反転入力端５４を通して入力される反転入力信号ＩＮＢの電圧レベルより大きい場合には第１出力端４６の電圧を上げ、入力信号ＩＮの電圧レベルが反転入力信号ＩＮＢの電圧レベルより小さな場合には第１出力端４６の電圧を下げる。第３ＰＭＯＳトランジスタＭＰ１１、第４ＰＭＯＳトランジスタＭＰ１２、第３ＮＭＯＳトランジスタＭＮ１４及び第４ＮＭＯＳトランジスタＭＮ１５を具備する第２差動増幅部は、入力信号ＩＮの電圧レベルが反転入力信号ＩＮＢの電圧レベルより大きな場合には第１反転出力端４８の電圧を下げ、入力信号ＩＮの電圧レベルが反転入力信号ＩＮＢの電圧レベルより小さな場合には第１反転出力端４８の電圧を上げる。
【００４０】
第１抵抗Ｒ１と第２抵抗 Ｒ２は第１出力端４６と第１反転出力端４８から各々出力される出力信号ＯＵＴと反転出力信号ＯＵＴＢの電圧レベルの平均値を感知して接続端５０に出力信号ＯＵＴと反転出力信号ＯＵＴＢの電圧レベルの平均値を出力する。接続端５０から出力される平均値がダイオード状に結線された第６ＮＭＯＳトランジスタＭＮ１７のダイオードターンオン電圧より大きくなると第６ＮＭＯＳトランジスタＭＮ１７がターンオンされ、イネーブル信号ＥＮがハイレベルの時第５ＮＭＯＳトランジスタＭＮ１６がターンオンされて第６ＮＭＯＳトランジスタＭＮ１７と第５ＮＭＯＳトランジスタＭＮ１６を通して接地まで流れる電流経路が形成されることによって、出力信号ＯＵＴと反転出力信号ＯＵＴＢの電圧レベルの平均値が減少される。望ましい実施形態によれば、イネーブル信号ＥＮがハイレベルの時、出力信号ＯＵＴと反転出力信号ＯＵＴＢの電圧レベルの平均値は第６ＮＭＯＳトランジスタＭＮ１７のターンオン電圧より高くなることが防止される。
【００４１】
具体的に、ＨＩＴＥモードのような供給電圧として高い電圧を使用する半導体集積回路のテスト時供給電圧ＶＤＤが上がる場合、供給電圧ＶＤＤが上がることによってＰＭＯＳトランジスタのチャンネル長変調効果がＮＭＯＳトランジスタのチャンネル長変調効果より大きくなるために第１乃至第４ＰＭＯＳトランジスタＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２が供給する電流値が大きくなる。従って、出力信号ＯＵＴと反転出力信号ＯＵＴＢの電圧レベルが同時に高まって動作電圧が高まり、これにより出力信号ＯＵＴと反転出力信号ＯＵＴＢの出力電圧レベルの平均値が増加する。この際、第１抵抗Ｒ１と第２抵抗Ｒ２を具備した出力電圧レベル平均値感知部が出力信号ＯＵＴと反転出力信号ＯＵＴＢの出力電圧レベルの平均値を感知して接続端５０に感知された平均値を出力する。
【００４２】
接続端５０に増加された平均値が出力されると第６ＮＭＯＳトランジスタＭＮ１７のゲート及びドレインの電圧が上がってターンオンされることによって、第１乃至第４ＰＭＯＳトランジスタＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２が供給する電流の一部が第６ＮＭＯＳトランジスタＭＮ１７及び第５ＮＭＯＳトランジスタＭＮ１６を通して接地に流れる。従って、出力信号ＯＵＴと反転出力信号ＯＵＴＢの出力電圧レベルの平均値が減少されて後段のラッチ４４の動作を安定化させる。
【００４３】
また、第１抵抗Ｒ１と第２抵抗Ｒ２が第１出力端４６と第１反転出力端４８との間に連結されているので、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を調節して完全差動増幅器の電圧利得を容易に調整しうる。参考に、完全差動増幅器の電圧利得は第１出力端４６と第１反転出力端４８に各々連結されたＮＭＯＳトランジスタＭＮ１３、ＭＮ１４のトランスコンダクタンス値と第１抵抗Ｒ１または第２抵抗Ｒ２の抵抗値に比例する。
【００４４】
図５及び図６は完全差動増幅器の他の実施形態を示す図面であって、図５に示された完全差動増幅器において、出力電圧レベル制御回路６２は、第１出力端４６と第１反転出力端４８との間に直列に連結され、同じ抵抗値を有する第１抵抗Ｒ１と第２抵抗Ｒ２を具備した出力電圧レベル平均値感知部と、ドレインとゲートが相互連結され、ドレインが第１抵抗Ｒ１と第２抵抗Ｒ２の接続端５０に連結された第６ＮＭＯＳトランジスタＭＮ１７及びドレインが第６ＮＭＯＳトランジスタＭＮ１７のソースに連結され、ゲートにイネーブル信号ＥＮが印加され、ソースに接地電圧ＶＳＳが印加される第１０ＮＭＯＳトランジスタ２４を具備した出力電圧レベル平均値制御部とを含む。
【００４５】
また、図６に示された完全差動増幅器において、出力電圧レベル制御回路６４は、ゲートが第１抵抗Ｒ１と第２抵抗Ｒ２の接続端５０に接続され、ドレインが第１出力端４６に接続され、ソースが第５ＮＭＯＳトランジスタＭＮ１６のドレインに連結される第１１ＮＭＯＳトランジスタＭＮ２５と、ゲートが第１抵抗Ｒ１と第２抵抗Ｒ２の接続端５０に接続され、ドレインが第１反転出力端４８に接続され、ソースが第５ＮＭＯＳトランジスタＭＮ１６のドレインに連結される第１２ＮＭＯＳトランジスタＭＮ２６を具備している。
【００４６】
図６に示された完全差動増幅器では、出力信号ＯＵＴと反転出力信号ＯＵＴＢの出力電圧レベルの平均値をさらに強く制御するために、バイパス電流経路が第１抵抗Ｒ１と第２抵抗Ｒ２を経ないように出力電圧レベル制御回路６４を構成したものである。
【００４７】
図７乃至図９は本発明の実施形態に係る感知増幅装置の完全差動増幅器の性能を検証するための模擬実験波形図であって、図７は模擬実験に使われた入力信号の波形図であり、図８は模擬実験に係る本発明と従来の技術の完全差動増幅器の出力信号波形図であり、図９は模擬実験に係る本発明と従来の技術の完全差動増幅器の出力を入力として使用するラッチの出力信号波形図である。
【００４８】
供給電圧ＶＤＤは４Ｖで、入力信号ＩＮと反転入力信号ＩＮＢの差は約０．１Ｖである。図７乃至図９を参照すれば、従来の完全差動増幅器は出力信号と反転出力信号の電圧レベルの平均値が上がってラッチの出力信号ＤＯＵＴ、ＤＯＵＴＢが全てローレベルとなって誤動作を起こせる。しかし、本発明の感知増幅装置の完全差動増幅器は出力信号と反転出力信号の電圧レベルの平均値が減少されることによってラッチが正常に動作して正常な出力信号ＤＯＵＴ、ＤＯＵＴＢを出力することがわかる。
【００４９】
図１０は図４に示された本発明の実施形態に係る感知増幅装置の電流感知増幅器４０の動作を説明するためのＰＭＯＳダイオードを示す図面である。図１０に示された回路はＰＭＯＳダイオードＭＰのソース部分に近接して抵抗ＲＰを直列に連結した回路であって、図１０に示された回路の電流−電圧特性曲線は図１１のようである。
【００５０】
図１１に示されたように、電圧ＶｓｇｐはＰＭＯＳトランジスタＭＰのソース−ドレイン間の電圧差に抵抗ＲＰによる電圧差が加えられる電圧になる効果が発生する。従って、電流の低い部分は抵抗ＲＰによる影響がほとんどないが、電流の大きくなる部分では全体トランスコンダクタンス値が小さくなる結果が発生する。抵抗ＲＰの抵抗値をＲとし、ＰＭＯＳダイオードＭＰのトランスコンダクタンス値をｇｍｐとする時、抵抗ＲＰを含む全体回路のトランスコンダクタンス値はｇｍｐ／（１＋ｇｍｐ×Ｒ）になる。即ち、ｇｍｐが小さい時はトランスコンダクタンス値がほぼｇｍｐになって抵抗値Ｒの影響が微弱であるが、ｇｍｐが大きくなると抵抗値Ｒの影響で全体トランスコンダクタンス値がＰＭＯＳトランジスタのトランスコンダクタンス値ｇｍｐより小さくなる。
【００５１】
図４において、電流感知増幅器４０は、図１０に示された回路を用いた電流感知増幅器であって、第３抵抗Ｒ３と、第４抵抗Ｒ４と、第７ＰＭＯＳトランジスタＭＰ１５と第８ＰＭＯＳトランジスタＭＰ１６を具備したクロスカップルされたＰＭＯＳトランジスタ５９と、第１３ＮＭＯＳトランジスタＭＮ２１と、第１４ＮＭＯＳトランジスタＭＮ２２と、第１５ＮＭＯＳトランジスタＭＮ２３とを具備する。
【００５２】
クロスカップルされたＰＭＯＳトランジスタ５９は第２入力端５５と第２反転入力端５７に入力される電流信号Ｉ１、Ｉ２を増幅して第２出力端５６と第２反転出力端５８に各々出力電圧信号と反転出力電圧信号ＳＡＯＵＴ、ＳＡＯＵＴＢを出力する。第１３ＮＭＯＳトランジスタＭＮ２１と第１４ＮＭＯＳトランジスタＭＮ２２は第２出力端５６と第２反転出力端５８に各々直列に連結される。第１３ＮＭＯＳトランジスタＭＮ２１と第１４ＮＭＯＳトランジスタＭＮ２２はドレインとゲートとが共通接続されるトランジスタである。第１５ＮＭＯＳトランジスタＭＮ２３は第１３ＮＭＯＳトランジスタＭＮ２１と第１４ＮＭＯＳトランジスタＭＮ２２のソースに連結され、イネーブル信号ＥＮによって動作状態が決定される。第３抵抗Ｒ３は第２入力端５５と第７ＰＭＯＳトランジスタＭＰ１５のソースとの間に直列に連結され、第４抵抗Ｒ４は第２反転入力端５７と第８ＰＭＯＳトランジスタＭＰ１６のソースとの間に直列に連結される。
【００５３】
図４に示された本発明の実施形態に係る感知増幅装置の電流感知増幅器４０では、第３抵抗Ｒ３と第４抵抗Ｒ４によりＰＭＯＳトランジスタＭＰ１５、ＭＰ１６のトランスコンダクタンス値がＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のトランスコンダクタンス値より小さくなって電流感知増幅器が安定した動作を行う。
【００５４】
一方、第３抵抗Ｒ３と第４抵抗Ｒ４による電流感知増幅器のＲＣ遅延時間を最小化するために、第３抵抗Ｒ３と第４抵抗Ｒ４は各々第７ＰＭＯＳトランジスタＭＰ１５と第８ＰＭＯＳトランジスタＭＰ１６の各ソースに最大限近く位置させて第３抵抗Ｒ３及び第４抵抗Ｒ４と第７ＰＭＯＳトランジスタＭＰ１５及び第８ＰＭＯＳトランジスタＭＰ１６の各ソース間の配線に存在する寄生抵抗値を最小化することが望ましい。前述したように第３抵抗Ｒ３と第４抵抗Ｒ４を第７ＰＭＯＳトランジスタＭＰ１５と第８ＰＭＯＳトランジスタＭＰ１６の各ソースに最大限近く位置させる場合、第３抵抗Ｒ３と第４抵抗Ｒ４の抵抗値を各々Ｒとすれば、抵抗成分によるＲＣ遅延時間はＲ×（第７ＰＭＯＳトランジスタまたは第８ＰＭＯＳトランジスタのソースの接合キャパシタンス値）と非常に小さくて無視できる程度である。そして、第３抵抗Ｒ３と第４抵抗Ｒ４の抵抗値Ｒは１００Ωを越えないことが望ましい。
【００５５】
図１２は図４の本発明の実施形態に係る感知増幅装置の電流感知増幅器４０の性能を検証するための模擬実験用回路図であって、ＰＭＯＳ電流源ＭＰ１７、ＭＰ１８を第３抵抗Ｒ３と第４抵抗Ｒ４に各々連結させたものである。第３抵抗Ｒ３と第４抵抗Ｒ４の抵抗値Ｒは６０Ωで、第７ＰＭＯＳトランジスタＭＰ１５と第８ＰＭＯＳトランジスタＭＰ１６のチャンネル幅／チャンネル長は４０／０．６であり、第１３ＮＭＯＳトランジスタＭＮ２１と第１４ＮＭＯＳトランジスタＭＮ２２のチャンネル幅／チャンネル長は１２／０．６である。ＰＭＯＳ電流源ＭＰ１７、ＭＰ１８に供給される供給電圧は４Ｖで、入力電流Ｉ１、Ｉ２の大きさは１．２８ｍＡ±０．３ｍＡである。
【００５６】
図１３は従来の感知増幅装置の電流感知増幅器１０と図４に示された本発明の実施形態に係る感知増幅装置の電流感知増幅器４０の出力電圧信号を示す波形図であり、図１４は従来の感知増幅装置の電流感知増幅器１０と図４に示された本発明の実施形態に係る感知増幅装置の電流感知増幅器４０の入力電流信号を示す波形図である。
【００５７】
図１３及び図１４に示されたように従来の感知増幅装置の電流感知増幅器はＰＭＯＳトランジスタのトランスコンダクタンス値がＮＭＯＳトランジスタのトランスコンダクタンス値より大きくなって入力電流信号及び出力電圧信号に影響を与えて不安定に動作して誤動作を起こしたが、本発明に係る感知増幅装置の電流感知増幅器は抵抗成分により発振現象が防止されて安定した動作が得られることが分かる。
【００５８】
図１５乃至図１７は図４の電流感知増幅器４０の第３抵抗Ｒ３及び第４抵抗Ｒ４をトランジスタに直接形成する方法を説明するための図面である。
電流感知増幅器４０の第３抵抗Ｒ３及び第４抵抗Ｒ４は、図４に示されたように、物理的に抵抗を挿入することもできるが、図１５乃至図１７に示されたように第７ＰＭＯＳトランジスタＭＰ１５と第８ＰＭＯＳトランジスタＭＰ１６に直接形成することもできる。
【００５９】
図１５では、第７ＰＭＯＳトランジスタＭＰ１５と第８ＰＭＯＳトランジスタＭＰ１６のソース電極のコンタクト抵抗を用いたものであって、トランジスタのソース電極のコンタクト６６を１つ形成し、ドレイン電極のコンタクト６８、７０、７２の数を相対的に多く形成することによって、トランジスタのソース電極のコンタクト抵抗が第３抵抗Ｒ３または第４抵抗Ｒ４の抵抗値を有するようにしたことである。例えば、ソース電極の１つのコンタクトの抵抗を１００Ωに合せ、ドレイン電極のコンタクト数を３つにする場合、１００／３Ωの抵抗をトランジスタに直接形成させうる。
【００６０】
また、図１６Ａでは、トランジスタのソース電極のコンタクト７４がドレイン電極のコンタクト７６よりゲート電極を基準としてさらに遠く離隔されるように形成してソース電極のアクティブジャンクションの抵抗値が第３抵抗Ｒ３または第４抵抗Ｒ４の抵抗値を有させる。図１６Ｂは図１６Ａの等価回路であって、Ｒｃｄはドレインコンタクト抵抗、Ｒｃｓはソースコンタクト抵抗、Ｒｊｄはドレインジャンクション抵抗、そしてＲｊｓはソースジャンクション抵抗を示す。
【００６１】
図１７では、トランジスタのソース電極のアクティブジャンクションの深さｄ３を浅く形成してアクティブ抵抗値を大きくすることによって、アクティブ抵抗値が第３抵抗Ｒ３または第４抵抗Ｒ４の抵抗値を有させることである。アクティブジャンクションの深さ、即ち厚さが薄くなるほどアクティブ抵抗は大きくなる。
また、トランジスタのソース電極のジャンクションの濃度を薄くしてアクティブ抵抗値を大きくすることによって、アクティブ抵抗値が第３抵抗Ｒ３または第４抵抗Ｒ４の抵抗値を有させることもできる。
【００６２】
本発明は図面に示された実施形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならこれより多様な変形及び均等な他実施形態例が可能であることを理解しうる。また、当業者なら本発明に係る半導体集積回路の感知増幅装置に備えられた感知増幅器と完全差動増幅器が、本発明の実施形態に開示されたように感知増幅装置内で使われるだけでなく、各々個別的な独立回路として他の応用分野でも使用可能なのを理解しうる。従って、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【００６３】
【発明の効果】
前述したように本発明に係る半導体集積回路の感知増幅装置は、供給電圧が上がっても出力信号の平均電圧レベルを下げることによってラッチの動作を安定化させ、抵抗値を調整することによって完全差動増幅器の電圧利得を容易に調整し、感知増幅器のＰＭＯＳトランジスタの利得を増加させる時発生できる発振現象を防止して動作速度が速く、かつ安定した動作が行える。
【図面の簡単な説明】
【図１】 従来の感知増幅装置を示す図面である。
【図２】 ＮＭＯＳダイオードとＰＭＯＳダイオードを示す図面である。
【図３】 図２に示されたＮＭＯＳダイオードとＰＭＯＳダイオードの電流−電圧特性曲線を示す図面である。
【図４】 本発明の実施形態に係る半導体集積回路の感知増幅装置を示す図面である。
【図５】 図４に示された完全差動増幅器の他の実施形態を示す図面である。
【図６】 図４に示された完全差動増幅器の他の実施形態を示す図面である。
【図７】 完全差動増幅器の模擬実験に使われた入力信号の波形図である。
【図８】 模擬実験に係る本発明と従来の技術の完全差動増幅器の出力信号波形図である。
【図９】 模擬実験に係る本発明と従来の技術の完全差動増幅器の出力を入力として使用するラッチの出力信号波形図である。
【図１０】 本発明の実施形態に係る感知増幅装置の電流感知増幅器の動作を説明するためのＰＭＯＳダイオードを示す図面である。
【図１１】 図１０に示されたＰＭＯＳダイオードの電流−電圧特性曲線を示す図面である。
【図１２】 本発明の実施形態に係る感知増幅装置の電流感知増幅器の模擬実験用回路図である。
【図１３】 模擬実験に係る本発明の感知増幅装置の電流感知増幅器と従来の電流感知増幅器の出力電圧信号の波形図である。
【図１４】 模擬実験に係る本発明の感知増幅装置の電流感知増幅器と従来の電流感知増幅器の入力電流信号の波形図である。
【図１５】 図４の電流感知増幅器の抵抗をトランジスタに直接形成する方法を説明するための図面である。
【図１６】 図４の電流感知増幅器の抵抗をトランジスタに直接形成する他の方法を説明するための図面である。
【図１７】 図４の電流感知増幅器の抵抗をトランジスタに直接形成するさらに他の方法を説明するための図面である。
【符号の説明】
４０ 電流感知増幅器
４２ 完全差動増幅器
４４ ラッチ
４６ 第１出力端
４８ 第１反転出力端
５２ 第１入力端
５４ 第１反転入力端
５５ 第２入力端
５６ 第２出力端
５７ 第２反転入力端
５８ 第２反転出力端
５９ クロスカップルされたＰＭＯＳトランジスタ
６０ 出力電圧レベル制御回路

Claims (25)

  1. 入力信号及び反転入力信号を増幅するための感知増幅器と、前記感知増幅器の出力を増幅するための完全差動増幅器と、前記完全差動増幅器の出力をラッチして出力するラッチとを具備する感知増幅装置において、
    前記完全差動増幅器は、
    第１入力端を通して入力される入力信号のレベルが第１反転入力端を通して入力される反転入力信号のレベルより大きな場合に第１出力端の電圧を上げ、前記入力信号のレベルが前記反転入力信号のレベルより小さな場合には前記第１出力端の電圧を下げる第１差動増幅部と、
    前記入力信号のレベルが前記反転入力信号のレベルより大きな場合に第１反転出力端の電圧を下げ、前記入力信号のレベルが前記第１反転入力信号のレベルより小さな場合には前記第１反転出力端の電圧を上げる第２差動増幅部と、
    前記第１出力端と前記第１反転出力端との間に備えられて前記第１出力端と前記第１反転出力端とから出力される出力信号の電圧レベルの平均値を制御する出力電圧レベル制御回路とを含み、
    前記第１差動増幅部および第２差動増幅部のそれぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有し、
    前記ＰＭＯＳトランジスタのドレインは、前記ＮＭＯＳトランジスタのドレインに接続されており、
    前記出力電圧レベル制御回路は、前記第１出力端と前記第１反転出力端とから出力される出力信号の電圧レベルが高いほど、該電圧レベルの上昇を抑える機能を高めることによって、該電圧レベルの平均値を下げる機能を有することを特徴とする半導体集積回路の感知増幅装置。
  2. 前記出力電圧レベル制御回路は、前記第１出力端と前記第１反転出力端とから各々出力される信号の電圧レベルの平均値を感知する出力電圧レベル平均値感知部及び前記出力電圧レベルの平均値が所定値以上に上がることを防止するように制御する出力電圧レベル平均値制御部を含むことを特徴とする請求項１に記載の半導体集積回路の感知増幅装置。
  3. 前記出力電圧レベル平均値感知部は、前記第１出力端と前記第１反転出力端との間に直列に連結された第１抵抗と第２抵抗とを具備し、前記第１抵抗と前記第２抵抗との連結された接続端から前記出力電圧レベルの平均値が出力されることを特徴とする請求項２に記載の半導体集積回路の感知増幅装置。
  4. 前記第１抵抗と前記第２抵抗との抵抗値は同一であることを特徴とする請求項３に記載の半導体集積回路の感知増幅装置。
  5. 前記出力電圧レベル平均値制御部は、ドレインとゲートが連結され、前記ドレインが前記第１抵抗と前記第２抵抗との接続端に連結され、ソースに接地電圧が印加されるＮＭＯＳトランジスタを含むことを特徴とする請求項４に記載の半導体集積回路の感知増幅装置。
  6. 前記出力電圧レベル平均値制御部は、
    ゲートが前記第１抵抗と前記第２抵抗との接続端に接続され、ドレインが前記第１出力端に接続され、ソースに接地電圧が印加される第１ＮＭＯＳトランジスタと、
    ゲートが前記第１抵抗と前記第２抵抗との接続端に接続され、ドレインが前記第１反転出力端に接続され、ソースに接地電圧が印加される第２ＮＭＯＳトランジスタとを具備することを特徴とする請求項２に記載の半導体集積回路の感知増幅装置。
  7. 前記完全差動増幅器は、前記第１差動増幅部、前記第２差動増幅部及び前記出力電圧レベル制御回路に連結されて、イネーブル信号によって前記第１差動増幅部、前記第２差動増幅部及び前記出力電圧レベル制御回路の動作を制御する動作制御部をさらに含むことを特徴とする請求項２に記載の半導体集積回路の感知増幅装置。
  8. 前記第１差動増幅部は、
    ソースに供給電圧が印加され、ドレインとゲートが連結された第１ＰＭＯＳトランジスタと、
    ソースに前記供給電圧が印加され、ゲートが前記第１ＰＭＯＳトランジスタのゲートに連結され、ドレインが前記第１出力端に連結された第２ＰＭＯＳトランジスタと、
    ゲートが前記第１入力端に連結され、ドレインが前記第１ＰＭＯＳトランジスタのドレインに連結された第１ＮＭＯＳトランジスタと、
    ゲートが前記第１反転入力端に連結され、ドレインが前記第１出力端に連結された第２ＮＭＯＳトランジスタとを含み、
    前記第２差動増幅部は、
    ソースに前記供給電圧が印加され、ドレインが前記第１反転出力端に連結された第３ＰＭＯＳトランジスタと、
    ソースに供給電圧が印加され、ドレインゲートが連結され、ゲートが前記第３ＰＭＯＳトランジスタのゲートと連結された第４ＰＭＯＳトランジスタと、
    ゲートが前記第１入力端に連結され、ドレインが前記第１反転出力端に連結された第３ＮＭＯＳトランジスタと、
    ドレインが前記第４ＰＭＯＳトランジスタのドレインに連結され、ゲートが前記第１反転入力端に連結された第４ＮＭＯＳトランジスタとを含み、
    前記動作制御部は、ドレインが前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、前記第３ＮＭＯＳトランジスタ、前記第４ＮＭＯＳトランジスタ及び前記出力レベル平均値制御部のＮＭＯＳトランジスタのソースに連結され、ゲートに前記イネーブル信号が印加され、ソースに接地電圧が印加される第５ＮＭＯＳトランジスタとを含むことを特徴とする請求項７に記載の半導体集積回路の感知増幅装置。
  9. 前記感知増幅器は、
    第１電流信号を入力する第２入力端と、
    第２電流信号を入力する第２反転入力端と、
    第１接合端子を通して前記第２入力端と前記第２反転入力端から出力された電流信号を各々入力して第１出力信号と第２出力信号を各々第２出力端と前記第２反転出力端に出力し、クロスカップルされた第１トランジスタと第２トランジスタと、
    前記第２出力端と前記第２反転出力端に電流を供給する第３トランジスタと第４トランジスタと、
    前記第２入力端と前記第１トランジスタの前記第１接合端子との間に直列に連結された第１抵抗手段と、
    前記第２反転入力端と前記第２トランジスタの前記第１接合端子との間に直列に連結された第２抵抗手段とを含むことを特徴とする請求項１に記載の半導体集積回路の感知増幅装置。
  10. 前記第１抵抗手段及び前記第２抵抗手段は前記第１トランジスタ及び前記第２トランジスタの前記第１接合端子に最大限近接した箇所に各々位置することを特徴とする請求項９に記載の半導体集積回路の感知増幅装置。
  11. 前記感知増幅器は、イネーブル信号によって前記第３トランジスタと前記第４トランジスタとが動作するように電流経路を形成させる第５トランジスタをさらに含むことを特徴とする請求項９に記載の半導体集積回路の感知増幅装置。
  12. 前記感知増幅器の前記第３トランジスタと前記第４トランジスタはダイオード状に連結されたことを特徴とする請求項９に記載の半導体集積回路の感知増幅装置。
  13. 前記第１及び第２トランジスタはＰＭＯＳトランジスタで、前記第３乃至第５トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項９に記載の半導体集積回路の感知増幅装置。
  14. 前記第１抵抗手段は、前記第１トランジスタのソース電極のコンタクトを１つ形成し、ドレイン電極のコンタクト数を相対的に多く形成することによって前記第１トランジスタのソース電極のコンタクト抵抗が前記第１抵抗手段の抵抗値を有させて前記第１トランジスタに直接前記第１抵抗手段を形成し、
    前記第２抵抗手段は、前記第２トランジスタのソース電極のコンタクトを１つ形成し、ドレイン電極のコンタクト数を相対的に多く形成することによって前記第２トランジスタのソース電極のコンタクト抵抗が前記第２抵抗手段の抵抗値を有させて前記第２トランジスタに直接前記第２抵抗手段を形成することを特徴とする請求項９に記載の半導体集積回路の感知増幅装置。
  15. 前記第１抵抗手段は、前記第１トランジスタのソース電極のコンタクトがドレイン電極のコンタクトよりゲート電極を基準としてさらに遠く離隔されるように形成して前記ソース電極のアクティブジャンクションの有する抵抗値を前記第１抵抗手段の抵抗値にして前記第１トランジスタに直接前記第１抵抗手段を形成し、
    前記第２抵抗手段は、前記第２トランジスタのソース電極のコンタクトがドレイン電極のコンタクトよりゲート電極を基準としてさらに遠く離隔されるように形成して前記ソース電極のアクティブジャンクションの有する抵抗値を前記第２抵抗手段の抵抗値にして前記第２トランジスタに直接前記第２抵抗手段を形成することを特徴とする請求項９に記載の半導体集積回路の感知増幅装置。
  16. 前記第１抵抗手段は、前記第１トランジスタのソース電極のアクティブジャンクションを浅く形成してアクティブ抵抗値を大きくすることで、前記アクティブ抵抗値が前記第１抵抗手段の抵抗値になるようにして前記第１トランジスタに直接前記第１抵抗手段を形成し、
    前記第２抵抗手段は、前記第２トランジスタのソース電極のアクティブジャンクションを浅く形成してアクティブ抵抗値を大きくすることで、前記アクティブ抵抗値が前記第２抵抗手段の抵抗値になるようにして前記第２トランジスタに直接前記第２抵抗手段を形成することを特徴とする請求項９に記載の半導体集積回路の感知増幅装置。
  17. 前記第１抵抗手段は、前記第１トランジスタのソース電極のジャンクションの濃度を薄くしてアクティブ抵抗値を大きくすることで、前記アクティブ抵抗値が前記第１抵抗手段の抵抗値になるようにして前記第１トランジスタに直接前記第１抵抗手段を形成し、前記第２抵抗手段は、前記第２トランジスタのソース電極のジャンクションの濃度を薄くしてアクティブ抵抗値を大きくすることで、前記アクティブ抵抗値が前記第２抵抗手段の抵抗値になるようにして前記第２トランジスタに直接前記第２抵抗手段を形成することを特徴とする請求項９に記載の半導体集積回路の感知増幅装置。
  18. 第１入力端を通して入力される入力信号のレベルが第１反転入力端を通して入力される反転入力信号のレベルより大きな場合に第１出力端の電圧を上げ、前記入力信号のレベルが前記反転入力信号のレベルより小さな場合には前記第１出力端の電圧を下げる第１差動増幅部と、
    前記入力信号のレベルが前記反転入力信号のレベルより大きな場合に第１反転出力端の電圧を下げ、前記入力信号のレベルが前記第１反転入力信号のレベルより小さな場合には前記第１反転出力端の電圧を上げる第２差動増幅部と、
    前記第１出力端と前記第１反転出力端との間に備えられて前記第１出力端と前記第１反転出力端から出力される出力信号の電圧レベルの平均値を制御する出力電圧レベル制御回路とを含み、
    前記第１差動増幅部および第２差動増幅部のそれぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有し、
    前記ＰＭＯＳトランジスタのドレインは、前記ＮＭＯＳトランジスタのドレインに接続されており、
    前記出力電圧レベル制御回路は、前記第１出力端と前記第１反転出力端とから出力される出力信号の電圧レベルが高いほど、該電圧レベルの上昇を抑える機能を高めることによって、該電圧レベルの平均値を下げる機能を有することを特徴とする完全差動増幅器。
  19. 前記出力電圧レベル制御回路は、前記第１出力端と前記第１反転出力端から各々出力される信号の電圧レベルの平均値を感知する出力電圧レベル平均値感知部及び前記出力電圧レベルの平均値が所定値以上に上昇することを防止するように制御する出力電圧レベル平均値制御部を含むことを特徴とする請求項１８に記載の完全差動増幅器。
  20. 前記出力電圧レベル平均値感知部は、前記第１出力端と前記第１反転出力端との間に直列に連結された第１抵抗と第２抵抗とを具備し、前記第１抵抗と前記第２抵抗とが連結された接続端から前記出力電圧レベルの平均値が出力されることを特徴とする請求項１９に記載の完全差動増幅器。
  21. 前記第１抵抗と前記第２抵抗との抵抗値は同一であることを特徴とする請求項２０に記載の完全差動増幅器。
  22. 前記出力電圧レベル平均値制御部はドレインとゲートとが連結され、前記ドレインが前記第１抵抗と前記第２抵抗との接続端に連結され、ソースに接地電圧が印加されるＮＭＯＳトランジスタを含むことを特徴とする請求項２１に記載の完全差動増幅器。
  23. 前記出力電圧レベル平均値制御部は、ゲートが前記第１抵抗と前記第２抵抗との接続端に接続され、ドレインが前記第１出力端に接続され、ソースに接地電圧が印加される第１ＮＭＯＳトランジスタと、ゲートが前記第１抵抗と前記第２抵抗との接続端に接続され、ドレインが前記第１反転出力端に接続され、ソースに接地電圧が印加される第２ＮＭＯＳトランジスタとを具備することを特徴とする請求項１９に記載の完全差動増幅器。
  24. 前記第１差動増幅部、前記第２差動増幅部及び前記出力電圧レベル制御回路に連結され、イネーブル信号によって前記第１差動増幅部、前記第２差動増幅部及び前記出力電圧レベル制御回路の動作を制御する動作制御部をさらに含むことを特徴とする請求項１９に記載の完全差動増幅器。
  25. 前記第１差動増幅部は、
    ソースに供給電圧が印加され、ドレインとゲートとが連結された第１ＰＭＯＳトランジスタと、
    ソースに前記供給電圧が印加され、ゲートが前記第１ＰＭＯＳトランジスタのゲートに連結され、ドレインが前記第１出力端に連結された第２ＰＭＯＳトランジスタと、
    ゲートが前記第１入力端に連結され、ドレインが前記第１ＰＭＯＳトランジスタのドレインに連結された第１ＮＭＯＳトランジスタと、
    ゲートが前記第１反転入力端に連結され、ドレインが前記第１出力端に連結された第２ＮＭＯＳトランジスタを含み、
    前記第２差動増幅部は、
    ソースに前記供給電圧が印加され、ドレインが前記第１反転出力端に連結された第３ＰＭＯＳトランジスタと、
    ソースに供給電圧が印加され、ドレインとゲートとが連結され、ゲートが前記第３ＰＭＯＳトランジスタのゲートと連結された第４ＰＭＯＳトランジスタと、
    ゲートが前記第１入力端に連結され、ドレインが前記第１反転出力端に連結された第３ＮＭＯＳトランジスタと、
    ドレインが前記第４ＰＭＯＳトランジスタのドレインに連結され、ゲートが前記第１反転入力端に連結された第４ＮＭＯＳトランジスタを含み、
    前記動作制御部は、ドレインが前記第１乃至第４ＮＭＯＳトランジスタ及び前記出力レベル平均値制御部のＮＭＯＳトランジスタのソースに連結され、ゲートに前記イネーブル信号が印加され、ソースに接地電圧が印加される第５ＮＭＯＳトランジスタとを含むことを特徴とする請求項２４に記載の完全差動増幅器。
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