JPH10178320A - 半導体集積回路における差動増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路内に形成され、差動入力段１２をＭ
ＯＳトランジスタで構成して入力電流を小さく抑えるよ
うにし、かつ入力電圧が正電源−負電源電圧間で動作可
能なオペアンプ１１において、ゲインを高め、汎用性を
向上する。 【解決手段】 前記差動入力段１２と、ＭＯＳトランジ
スタから成り、電圧または電流出力を導出する出力段１
３との間に、ＮＰＮバイポーラトランジスタＴＮ１，Ｔ
Ｎ２を介在し、かつこのＮＰＮバイポーラトランジスタ
ＴＮ１，ＴＮ２を駆動するために、差動入力段１２から
の電流出力を電圧に変換するＭＯＳトランジスタＭＰ
１，ＭＰ２と、ＮＰＮバイポーラトランジスタＴＮ１，
ＴＮ２を電源に接続するための定電流源ＩＣ１とを設け
る。したがって、僅かなスペースの増加で大きなゲイン
を稼ぐことができ、しかもＢｉＣＭＯＳプロセスまたは
さらにマスク数の少ない簡易なＢｉＣＭＯＳプロセスで
作成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路内
に形成される差動増幅器に関し、特に入力電圧が正電源
−負電源電圧間で動作するゲインの高いオペアンプ回路
に関する。

【０００２】

【従来の技術】上述のように集積回路内に構成すること
ができ、入力電圧範囲を電源電圧一杯までとすることが
できるオペアンプ回路の典型的な従来技術は、特開昭６
３−６７９０５号公報で示される。この従来技術のオペ
アンプ１の電気回路図を図８に示す。このオペアンプ１
は、ＭＯＳ集積回路基板上に形成される。

【０００３】このオペアンプ１は、入力端子Ｐ１１，Ｐ
１２にゲート電極がそれぞれ接続され、ソース電極が共
通に接続されるＮチャネルＭＯＳトランジスタＭＮ１０
１，ＭＮ１０２から成る第１の差動対と、前記入力端子
Ｐ１１，Ｐ１２にゲート電極がそれぞれ接続され、ソー
ス電極が共通に接続されるＰチャネルＭＯＳトランジス
タＭＰ１０１，ＭＰ１０２から成る第２の差動対と、定
電流源ＩＣ１０１およびＮチャネルＭＯＳトランジスタ
ＭＮ１０８，ＭＮ１０９の直列回路から成る基準電圧発
生回路と、定電流源として機能するＮチャネルＭＯＳト
ランジスタＭＮ１０３と、ＰチャネルＭＯＳトランジス
タＭＰ１０５，ＭＰ１０６から成る第１の電流ミラー回
路と、ＰチャネルＭＯＳトランジスタＭＰ１０７，ＭＰ
１０８から成る第２の電流ミラー回路と、ＰチャネルＭ
ＯＳトランジスタＭＰ１０３，ＭＰ１０４から成る第３
の電流ミラー回路と、ＮチャネルＭＯＳトランジスタＭ
Ｎ１０５，ＭＮ１０６から成る第４の電流ミラー回路
と、定電流源ＩＣ１０２およびＮチャネルＭＯＳトラン
ジスタＭＮ１０７から成る反転増幅器と、抵抗ＲＣおよ
びコンデンサＣＣから成る位相補償回路と、Ｎチャネル
ＭＯＳトランジスタＭＮ１０４とを備えて構成される。

【０００４】ＮチャネルＭＯＳトランジスタＭＮ１０
１，ＭＮ１０２のソースは、ＮチャネルＭＯＳトランジ
スタＭＮ１０３を介して、共通に、ローレベルである第
１の電圧源５に接続され、このＮチャネルＭＯＳトラン
ジスタＭＮ１０３のゲートには、前記ＮチャネルＭＯＳ
トランジスタＭＮ１０８，ＭＮ１０９の接続点から出力
される第２の基準電圧が与えられている。また、前記Ｎ
チャネルＭＯＳトランジスタＭＮ１０１，ＭＮ１０２の
ソースは、ＮチャネルＭＯＳトランジスタＭＮ１０４の
ソースに接続され、このＮチャネルＭＯＳトランジスタ
ＭＮ１０４のゲートには、前記定電流源ＩＣ１０１とＮ
チャネルＭＯＳトランジスタＭＮ１０８との接続点から
第１の基準電圧が与えられ、ドレインは第３の電流ミラ
ー回路の入力側となるＰチャネルＭＯＳトランジスタＭ
Ｐ１０４のドレインおよびゲートならびにＰチャネルＭ
ＯＳトランジスタＭＰ１０３のゲートに接続されてい
る。ＰチャネルＭＯＳトランジスタＭＰ１０３，ＭＰ１
０４のドレインは、ハイレベルである第２の電圧源４に
接続され、ＰチャネルＭＯＳトランジスタＭＰ１０３の
ドレインは、ＰチャネルＭＯＳトランジスタのＭＰ１０
１，ＭＰ１０２のソースに共通に接続されている。

【０００５】ＮチャネルＭＯＳトランジスタＭＮ１０１
のドレインは、第１の電流ミラー回路の入力側となるＰ
チャネルＭＯＳトランジスタＭＰ１０５のゲートおよび
ドレインならびにＰチャネルＭＯＳトランジスタＭＰ１
０６のゲートに接続される。これらＰチャネルＭＯＳト
ランジスタＭＰ１０５，ＭＰ１０６のソースは、前記電
圧源４に接続され、ＰチャネルＭＯＳトランジスタＭＰ
１０６のドレインは、前記ＰチャネルＭＯＳトランジス
タＭＰ１０２のドレインとともに、第４の電流ミラー回
路の入力側であるＮチャネルＭＯＳトランジスタＭＮ１
０５のゲートおよびドレインならびにＮチャネルＭＯＳ
トランジスタＭＮ１０６のゲートに接続される。これら
ＮチャネルＭＯＳトランジスタＭＮ１０５，ＭＮ１０６
のソースは、前記電圧源５に接続される。

【０００６】一方、ＮチャネルＭＯＳトランジスタＭＮ
１０２のドレインは、第２の電流ミラー回路の入力側で
あるＰチャネルＭＯＳトランジスタＭＰ１０７のゲート
およびドレインならびにＰチャネルＭＯＳトランジスタ
ＭＰ１０８のゲートに接続される。これらＰチャネルＭ
ＯＳトランジスタＭＰ１０７，ＭＰ１０８のソースは、
前記電圧源４に接続され、ＰチャネルＭＯＳトランジス
タＭＰ１０８のドレインおよび前記ＰチャネルＭＯＳト
ランジスタＭＰ１０１のドレインならびに前記Ｎチャネ
ルＭＯＳトランジスタＭＮ１０６のドレインからは、前
記反転増幅器のＮチャネルＭＯＳトランジスタＭＮ１０
７のゲートに出力が導出される。このＮチャネルＭＯＳ
トランジスタＭＮ１０７のソースは、前記電圧源５に接
続され、ドレインは定電流源ＩＣ１０２を介して、前記
電圧源４に接続されるとともに、出力端子Ｐ１３へ出力
を導出する。この出力端子Ｐ１３と、前記ＭＯＳトラン
ジスタＭＰ１０８，ＭＮ１０６の接続点との間には、位
相補償回路が介在されている。

【０００７】したがって、入力端子Ｐ１１，Ｐ１２に与
えられる電圧が電圧源５の電圧に近い場合には、Ｎチャ
ネルＭＯＳトランジスタＭＮ１０１，ＭＮ１０２は遮断
し、これによって、ＮチャネルＭＯＳトランジスタＭＮ
１０３へはＮチャネルＭＯＳトランジスタＭＮ１０４お
よびＰチャネルＭＯＳトランジスタＭＰ１０４を介して
電流が流れる。したがって、電流ミラー動作によって、
ＰチャネルＭＯＳトランジスタＭＰ１０３には、該Ｐチ
ャネルＭＯＳトランジスタＭＰ１０４と等しい電流が流
れ、この電流はＰチャネルＭＯＳトランジスタＭＰ１０
１，ＭＰ１０２に流れる。こうして、ＰチャネルＭＯＳ
トランジスタＭＰ１０１，ＭＰ１０２を入力トランジス
タとし、ＮチャネルＭＯＳトランジスタＭＮ１０５，Ｍ
Ｎ１０６をアクティブ負荷とする差動増幅回路として動
作が行われる。その増幅結果は、反転増幅されて出力端
子Ｐ１３へ出力される。

【０００８】これに対して、入力端子Ｐ１１，Ｐ１２へ
の入力電圧が上昇すると、ＮチャネルＭＯＳトランジス
タＭＮ１０１，ＭＮ１０２にも電流が流れ始め、これに
よって、ＮチャネルＭＯＳトランジスタＭＮ１０４を流
れる電流が減少してゆく。前記ＮチャネルＭＯＳトラン
ジスタＭＮ１０１，ＭＮ１０２に流れる電流は、それぞ
れ第１および第２の電流ミラー回路で折返された後、Ｐ
チャネルＭＯＳトランジスタＭＰ１０２，ＭＰ１０１の
ドレイン電流と合成される。したがって、合成された電
流値は、それぞれ前記ＮチャネルＭＯＳトランジスタＭ
Ｎ１０３に流れる電流値の半分で保持される。

【０００９】さらに前記入力電圧が上昇し、第１の基準
電圧より高くなると、ＮチャネルＭＯＳトランジスタＭ
Ｎ１０４は遮断し、ＮチャネルＭＯＳトランジスタＭＮ
１０３への電流は、すべてＮチャネルＭＯＳトランジス
タＭＮ１０１，ＭＮ１０２から供給される。すなわち、
ＮチャネルＭＯＳトランジスタＭＮ１０１，ＭＮ１０２
を入力トランジスタとし、ＰチャネルＭＯＳトランジス
タＭＰ１０５，ＭＰ１０７を負荷とする差動増幅回路と
して動作が行われる。このとき、ＰチャネルＭＯＳトラ
ンジスタＭＰ１０５，ＭＰ１０７に流れる電流は、それ
ぞれＰチャネルＭＯＳトランジスタＭＰ１０６，ＭＰ１
０８で折返されて、前記アクティブ負荷であるＮチャネ
ルＭＯＳトランジスタＭＮ１０５，ＭＮ１０６に供給さ
れる。

【００１０】したがって、このオペアンプ１は、第１の
差動対であるＮチャネルＭＯＳトランジスタＭＮ１０
１，ＭＮ１０２から成るＮチャネルの入力段と、第２の
差動対であるＰチャネルＭＯＳトランジスタＭＰ１０
１，ＭＰ１０２から成るＰチャネルの入力段との２つの
入力段を備えており、入力電圧と電圧源４との電位差
が、定電流源として動作するＮチャネルＭＯＳトランジ
スタＭＮ１０３の飽和電圧と、Ｎチャネルの閾値電圧と
の和以上であると、前記Ｎチャネルの入力段が動作し、
入力電圧と電圧源５との電位差が、定電流源であるＰチ
ャネルＭＯＳトランジスタＭＰ１０３の飽和電圧と、Ｐ
チャネルの閾値電圧との和以上となると、Ｐチャネルの
入力段が動作する。

【００１１】したがって、前記入力電圧が電源電圧付近
では、Ｎチャネルの入力段が動作し、接地電圧付近で
は、Ｐチャネルの入力段が動作し、それらの中間値付近
では、両入力段が動作して高いゲインとなり、こうして
正電源−負電源電圧間動作が可能となっている。

【００１２】

【発明が解決しようとする課題】上述のような従来技術
のオペアンプ１では、入力段がＭＯＳトランジスタであ
るので、バイポーラトランジスタに比べて、ベース電流
が少なくてすむという利点を有しているけれども、ゲイ
ンが小さく、汎用性に欠けるという問題がある。特に、
入力電圧が接地電圧付近では、Ｐチャネルの入力段の負
荷であるＮチャネルＭＯＳトランジスタＭＮ１０５，Ｍ
Ｎ１０６のドレイン電圧が、ＰチャネルＭＯＳトランジ
スタＭＰ１０１，ＭＰ１０２のソース電圧付近まで上昇
してしまうので、該ＰチャネルＭＯＳトランジスタＭＰ
１０１，ＭＰ１０２は線形領域で動作することになり、
入力段のゲインがより小さくなってしまうという問題が
ある。

【００１３】本発明の目的は、入力電圧が正電源−負電
源電圧間で動作可能であり、かつ高いゲインを得ること
ができる半導体集積回路における差動増幅器を提供する
ことである。

【００１４】

【課題を解決するための手段】請求項１の発明に係る半
導体集積回路における差動増幅器は、半導体集積回路基
板に形成され、入力電圧が正電源−負電源電圧間で動作
可能な差動増幅器において、ＭＯＳトランジスタで構成
される差動入力段と、前記差動入力段からの電流出力を
電圧に変換する第１および第２のＭＯＳトランジスタ
と、前記各ＭＯＳトランジスタの出力電圧を電流にそれ
ぞれ変換する第１および第２のバイポーラトランジスタ
と、前記両バイポーラトランジスタのエミッタを共通に
一方の電源に接続する第１の定電流源と、他方の電源に
接続され、前記第１および第２のバイポーラトランジス
タのコレクタからの出力電流に対応した電圧または電流
を出力する出力段とを含むことを特徴とする。

【００１５】上記の構成によれば、ベース電流が少なく
てすむＭＯＳトランジスタによって差動入力段を構成
し、出力段との間に、省面積で形成することができ、か
つ高いゲインを得ることができるバイポーラトランジス
タを介在するようにし、これに合わせて、このバイポー
ラトランジスタと差動入力段との間に、第１および第２
のバイポーラトランジスタの駆動用に、第１および第２
のＭＯＳトランジスタをそれぞれ介在する。すなわち、
前記第１および第２のバイポーラトランジスタがＮＰＮ
型であるときには、前記第１および第２のＭＯＳトラン
ジスタはＰチャネルとなる。

【００１６】したがって、僅かなスペースの上昇で、高
いゲインを確保することができ、汎用性を向上すること
ができる。

【００１７】また請求項２の発明に係る半導体集積回路
における差動増幅器は、上記請求項１に記載の構成を具
体的に実現するように、前記差動入力段は、第１の入力
にゲートが共通に接続される第１のＮチャネルＭＯＳト
ランジスタおよび第３のＰチャネルＭＯＳトランジスタ
と、第２の入力にゲートが共通に接続される第２のＮチ
ャネルＭＯＳトランジスタおよび第４のＰチャネルＭＯ
Ｓトランジスタと、前記第３および第４のＰチャネルＭ
ＯＳトランジスタのソースを正電源に共通に接続する第
２の定電流源と、前記第１および第２のＮチャネルＭＯ
Ｓトランジスタのソースを負電源に共通に接続する第３
の定電流源と、ソースが負電源に接続され、ゲートおよ
びドレインが前記第３のＰチャネルＭＯＳトランジスタ
のドレインに接続される第３のＮチャネルＭＯＳトラン
ジスタと、ソースが負電源に接続され、ゲートが前記第
３のＰチャネルＭＯＳトランジスタのドレインに接続さ
れ、前記第３のＮチャネルＭＯＳトランジスタと電流ミ
ラー負荷を形成する第４のＮチャネルＭＯＳトランジス
タと、ソースが負電源に接続され、ゲートおよびドレイ
ンが前記第４のＰチャネルＭＯＳトランジスタのドレイ
ンに接続される第５のＮチャネルＭＯＳトランジスタ
と、ソースが負電源に接続され、ゲートが前記第４のＰ
チャネルＭＯＳトランジスタのドレインに接続され、前
記第５のＮチャネルＭＯＳトランジスタと電流ミラー負
荷を形成する第６のＮチャネルＭＯＳトランジスタとを
備え、前記第１および第２のＭＯＳトランジスタはＰチ
ャネルのＭＯＳトランジスタであり、第１および第２の
バイポーラトランジスタはＮＰＮ型のバイポーラトラン
ジスタであり、第１のＰチャネルＭＯＳトランジスタの
ソースは正電源に接続され、ゲートおよびドレインは前
記第１および第６のＮチャネルＭＯＳトランジスタのド
レインならびに前記第１のＮＰＮバイポーラトランジス
タのベースに接続され、第２のＰチャネルＭＯＳトラン
ジスタのソースは正電源に接続され、ゲートおよびドレ
インは前記第２および第４のＮチャネルＭＯＳトランジ
スタのドレインならびに前記第２のＮＰＮバイポーラト
ランジスタのベースに接続され、前記出力段は、ソース
が正電源に接続され、ゲートおよびドレインが前記第１
のＮＰＮバイポーラトランジスタのコレクタに接続され
る第５のＰチャネルＭＯＳトランジスタと、ソースが正
電源に接続され、ゲートが前記第１のＮＰＮバイポーラ
トランジスタのコレクタに接続され、ドレインが前記第
２のＮＰＮバイポーラトランジスタのコレクタに接続さ
れ、前記第５のＰチャネルＭＯＳトランジスタと電流ミ
ラー負荷を形成する第６のＰチャネルＭＯＳトランジス
タと、ソースが正電源に接続され、ゲートが前記第２の
ＮＰＮバイポーラトランジスタのコレクタおよび前記第
６のＰチャネルＭＯＳトランジスタのドレインに接続さ
れ、ドレインが出力に接続される第７のＰチャネルＭＯ
Ｓトランジスタと、前記第７のＰチャネルＭＯＳトラン
ジスタのドレインを負電源に接続する第４の定電流源
と、前記第７のＰチャネルＭＯＳトランジスタのゲート
−ドイレン間に介在される位相補償容量とを備えること
を特徴とする。

【００１８】さらにまた請求項３の発明に係る半導体集
積回路における差動増幅器では、前記第２の定電流源は
ＮチャネルＭＯＳトランジスタで実現され、前記第１、
第３および第４の定電流源はＰチャネルＭＯＳトランジ
スタで実現され、それぞれのゲートに予め定めるバイア
ス電圧を与えることを特徴とする。

【００１９】上記の構成によれば、定電流源をＭＯＳト
ランジスタで実現するので、ＢｉＣＭＯＳプロセスまた
はＮＰＮトランジスタおよびＭＯＳトランジスタだけの
簡易なＢｉＣＭＯＳプロセスで作成することができる。

【００２０】また請求項４の発明に係る半導体集積回路
における差動増幅器は、前記第３、第４、第５および第
６のＮチャネルＭＯＳトランジスタを、並列に接続され
た複数個の素子で形成、または大きなゲート幅で形成す
ることを特徴とする。

【００２１】上記の構成によれば、同じ電流値でも、ソ
ース−ドレイン間電圧が小さくてすむので、入力電圧が
負電源電圧付近でも、入力段のＰチャネルＭＯＳトラン
ジスタが飽和領域で動作し、ゲインの高い入力電圧範囲
を、負電源電圧側に広くすることができる。

【００２２】さらにまた請求項５の発明に係る半導体集
積回路における差動増幅器は、前記第３、第４、第５お
よび第６のＮチャネルＭＯＳトランジスタを、ＮＰＮバ
イポーラトランジスタに置換えることを特徴とする。

【００２３】上記の構成によれば、電流ミラー負荷とし
て機能する前記第３、第４、第５および第６のＮチャネ
ルＭＯＳトランジスタが該ＮＰＮバイポーラトランジス
タとなることによって、該ＮＰＮバイポーラトランジス
タのエミッタ−コレクタ間電圧は、ＭＯＳトランジスタ
のソース−ドレイン間電圧よりも低く抑えることができ
るので、さらに広い入力電圧範囲で高いゲインを得るこ
とができるとともに、省面積で形成することができる。

【００２４】また請求項６の発明に係る半導体集積回路
における差動増幅器は、前記第１、第２、第５および第
６のＰチャネルＭＯＳトランジスタを、並列接続された
複数個の素子で形成、または大きなゲート幅で形成する
ことを特徴とする。

【００２５】上記の構成によれば、同じ電流値でも、ソ
ース−ドレイン間電圧が小さくてすむので、入力電圧が
正電源電圧付近でも、入力段のＮチャネルＭＯＳトラン
ジスタが飽和領域で動作し、ゲインの高い入力電圧範囲
を、正電源電圧側に広くすることができる。

【００２６】さらにまた請求項７の発明に係る半導体集
積回路における差動増幅器は、前記第１および第２のＮ
ＰＮバイポーラトランジスタのエミッタにアノードが、
ベースにカソードがそれぞれ接続される第１および第２
のダイオードを有することを特徴とする。

【００２７】上記の構成によれば、バイポーラトランジ
スタのベース−エミッタ間に発生する逆方向電圧に対応
した段数でダイオードを介在することによって、前記逆
方向電圧が前記段数に対応した電圧、たとえば１段のと
きには０．５Ｖ程度にクランプされるので、バイポーラ
トランジスタの破壊を防止することができる。

【００２８】また請求項８の発明に係る半導体集積回路
における差動増幅器は、上述のような請求項２〜７で示
された構成において、電源の極性が逆とされ、これに対
応して、すべてのＭＯＳトランジスタおよびバイポーラ
トランジスタの導電形式も逆とされる。

【００２９】したがって、使用される半導体集積回路基
板に対応して、導電形式および電源の極性を選択するこ
とができる。

【００３０】

【発明の実施の形態】本発明の実施の第１の形態につい
て、図１および図２に基づいて説明すれば以下のとおり
である。

【００３１】図１は、本発明の実施の第１の形態のオペ
アンプ１１の概略的構成を示すブロック図である。本発
明のオペアンプは、たとえば電源用ＩＣとして実現さ
れ、単独で集積回路化されていてもよく、あるいは他の
付加回路と集積回路化されてもよい。本発明では、入力
電圧が正電源−負電源電圧間で動作可能な差動増幅器に
おいて、大略的に、差動入力段１２を、入力電流が小さ
くてすむようにＭＯＳトランジスタで構成し、この差動
入力段１２と出力段１３との間には、比較的省スペース
で大きなゲインを得ることができるバイポーラトランジ
スタＴＮ１，ＴＮ２を介在する。また、これに対応し
て、このバイポーラトランジスタＴＮ１，ＴＮ２を駆動
するためのＭＯＳトランジスタＭＰ１，ＭＰ２を設け
る。

【００３２】すなわち、前記バイポーラトランジスタＴ
Ｎ１，ＴＮ２をＮチャネルとすると、ＭＯＳトランジス
タＭＰ１，ＭＰ２はＰチャネルとなる。また、差動入力
段１２は、入力端子Ｐ１，Ｐ２への入力信号ＰＩＮ，Ｎ
ＩＮの電位差に対応した電流出力を、前記ＰチャネルＭ
ＯＳトランジスタＭＰ１，ＭＰ２のゲートおよびドレイ
ンにそれぞれ与える。このＰチャネルＭＯＳトランジス
タＭＰ１，ＭＰ２のソースは、正電源１４に接続され、
また前記ゲートおよびドレインは、それぞれ前記ＮＰＮ
バイポーラトランジスタＴＮ１，ＴＮ２のゲートに接続
される。ＮＰＮバイポーラトランジスタＴＮ１，ＴＮ２
のエミッタは、共通に、定電流源ＩＣ１を介して負電源
１５に接続され、コレクタは、前記正電源１４に接続さ
れる出力段１３に接続される。前記出力段１３は、前記
両ＮＰＮバイポーラトランジスタＴＮ１，ＴＮ２のコレ
クタ電流の差に対応した電圧または電流の出力信号ＯＵ
Ｔを、出力端子Ｐ３へ出力する。

【００３３】図２は、前記差動入力段１２および出力段
１３の具体的構成を説明するためのオペアンプ１１の電
気回路図である。前記差動入力段１２は、第１の入力で
ある入力端子Ｐ１１にゲートが共通に接続される第１の
ＮチャネルＭＯＳトランジスタＭＮ１および第３のＰチ
ャネルＭＯＳトランジスタＭＰ３と、第２の入力である
入力端子Ｐ１２にゲートが共通に接続される第２のＮチ
ャネルＭＯＳトランジスタＭＮ２および第４のＰチャネ
ルＭＯＳトランジスタＭＰ４と、前記第３および第４の
ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４のソース
を正電源１４に共通に接続する第２の定電流源ＩＣ２
と、前記第１および第２のＮチャネルＭＯＳトランジス
タＭＮ１，ＭＮ２のソースを負電源１５に共通に接続す
る第３の定電流源ＩＣ３と、ソースが負電源１５に接続
され、ゲートおよびドレインが前記第３のＰチャネルＭ
ＯＳトランジスタＭＰ３のドレインに接続される第３の
ＮチャネルＭＯＳトランジスタＭＮ３と、ソースが負電
源１５に接続され、ゲートが前記第３のＰチャネルＭＯ
ＳトランジスタＭＰ３のドレインに接続され、前記第３
のＮチャネルＭＯＳトランジスタＭＮ３と電流ミラー負
荷を形成する第４のＮチャネルＭＯＳトランジスタＭＮ
４と、ソースが負電源１５に接続され、ゲートおよびド
レインが前記第４のＰチャネルＭＯＳトランジスタＭＰ
４のドレインに接続される第５のＮチャネルＭＯＳトラ
ンジスタＭＮ５と、ソースが負電源１５に接続され、ゲ
ートが前記第４のＰチャネルＭＯＳトランジスタＭＰ４
のドレインに接続され、前記第５のＮチャネルＭＯＳト
ランジスタＭＮ５と電流ミラー負荷を形成する第６のＮ
チャネルＭＯＳトランジスタＭＮ６とを備えて構成され
る。

【００３４】前記出力段１３は、ソースが正電源１４に
接続され、ゲートおよびドレインが前記第１のＮＰＮバ
イポーラトランジスタＴＮ１のコレクタに接続される第
５のＰチャネルＭＯＳトランジスタＭＰ５と、ソースが
正電源１４に接続され、ゲートが前記第１のＮＰＮバイ
ポーラトランジスタＴＮ１のコレクタに接続され、ドレ
インが前記第２のＮＰＮバイポーラトランジスタＴＮ２
のコレクタに接続され、前記第５のＰチャネルＭＯＳト
ランジスタＭＰ５と電流ミラー負荷を形成する第６のＰ
チャネルＭＯＳトランジスタＭＰ６と、ソースが正電源
１４に接続され、ゲートが前記第２のＮＰＮバイポーラ
トランジスタＴＮ２のコレクタおよび前記第６のＰチャ
ネルＭＯＳトランジスタＭＰ６のドレインに接続され、
ドレインが出力端子Ｐ３に接続される第７のＰチャネル
ＭＯＳトランジスタＭＰ７と、前記第７のＰチャネルＭ
ＯＳトランジスタＭＰ７のドレインを負電源１５に接続
する第４の定電流源ＩＣ４と、前記第７のＰチャネルＭ
ＯＳトランジスタＭＰ７のゲート−ドイレン間に介在さ
れる位相補償容量Ｃ１とを備えて構成される。

【００３５】上述のように構成されたオペアンプ１１で
は、まず入力端子Ｐ１，Ｐ２への入力信号ＰＩＮ，ＮＩ
Ｎがともに正電源１４−負電源１５間電圧の中間値付近
であるときには、たとえばＰＩＮ＞ＮＩＮの状態で、Ｐ
チャネルの入力を考えると、ＰチャネルＭＯＳトランジ
スタのＭＰ４のソース−ゲート間電圧がＰチャネルＭＯ
ＳトランジスタＭＰ３のソース−ゲート間電圧よりも大
きくなり、定電流源ＩＣ２からの電流は、ＰチャネルＭ
ＯＳトランジスタＭＰ３よりも該ＰチャネルＭＯＳトラ
ンジスタＭＰ４の方に多く流れることになる。

【００３６】ここで、ＰチャネルＭＯＳトランジスタＭ
Ｐ３のドレイン電流は、ＮチャネルＭＯＳトランジスタ
ＭＮ３，ＭＮ４の電流ミラー負荷で折返されて、Ｐチャ
ネルＭＯＳトランジスタＭＰ２のゲート電圧を低下させ
るのに対して、ＰチャネルＭＯＳトランジスタＭＰ４の
ドレイン電流は、ＮチャネルＭＯＳトランジスタＭＮ
５，ＭＮ６の電流ミラー負荷で折返されて、Ｐチャネル
ＭＯＳトランジスタＭＰ１のゲート電圧を低下させる。
したがって、ＰチャネルＭＯＳトランジスタＭＰ３より
もＰチャネルＭＯＳトランジスタＭＰ４の方がドレイン
電流が多いので、ＰチャネルＭＯＳトランジスタＭＰ２
のゲート電圧よりもＰチャネルＭＯＳトランジスタＭＰ
１のゲート電圧の方が低くなる。

【００３７】同様に、ＰＩＮ＞ＮＩＮの状態で、Ｎチャ
ネル入力を考えると、ＮチャネルＭＯＳトランジスタＭ
Ｎ１のソース−ゲート間電圧が、ＮチャネルＭＯＳトラ
ンジスタＭＮ２のソース−ゲート間電圧よりも大きくな
り、定電流源ＩＣ３への電流は、ＮチャネルＭＯＳトラ
ンジスタＭＮ２よりも該ＮチャネルＭＯＳトランジスタ
ＭＮ１から多く供給される。これによって、Ｐチャネル
ＭＯＳトランジスタＭＰ１のゲート電圧がＰチャネルＭ
ＯＳトランジスタＭＰ２のゲート電圧よりも低下する。
このようにして、入力信号ＰＩＮ，ＮＩＮの電圧が正電
源１４−負電源１５間電圧の中間値付近であるときに
は、Ｎチャネル入力とＰチャネル入力との両方が動作す
る。

【００３８】これに対して、前記入力信号ＰＩＮ，ＮＩ
Ｎの電圧が、正電源１４の電圧から、定電流源ＩＣ２に
よる電圧降下と、ＰチャネルＭＯＳトランジスタの閾値
電圧との和を引いた第１の値以上であるときには、Ｐチ
ャネルの入力段は動作せず、Ｎチャネルの入力段のみが
動作し、同様に、入力信号ＰＩＮ，ＮＩＮの電圧が、負
電源１５の電圧に、定電流源ＩＣ３による電圧降下とＮ
チャネルＭＯＳトランジスタの閾値電圧との和を加算し
た第２の値以下であるときには、Ｎチャネルの入力段は
動作せず、Ｐチャネルの入力段のみが動作し、前記第１
の値と第２の値との間では、上述のように両チャネルの
入力段が動作する。

【００３９】このようにして、差動入力段１２は、正電
源−負電源電圧間で動作することができる。

【００４０】ＰチャネルＭＯＳトランジスタＭＰ１のゲ
ート電圧、すなわちＮＰＮバイポーラトランジスタＴＮ
１のベース電圧が、ＰチャネルＭＯＳトランジスタＭＰ
２のゲート電圧、すなわちＮＰＮバイポーラトランジス
タＴＮ２のベース電圧よりも低くなると、定電流源ＩＣ
１へはＮＰＮバイポーラトランジスタＴＮ２側から多く
の電流が流れる。ＮＰＮバイポーラトランジスタＴＮ１
の少ないコレクタ電流は、ＰチャネルＭＯＳトランジス
タＭＰ５，ＭＰ６の電流ミラー負荷で折返される。した
がって、ＰチャネルＭＯＳトランジスタＭＰ７のゲート
電圧は、負電源５側に引張られて、ＰチャネルＭＯＳト
ランジスタＭＰ７からの出力ＯＵＴは、ハイレベルとな
る。これに対して、ＰチャネルＭＯＳトランジスタＭＰ
２のゲート電圧が、ＰチャネルＭＯＳトランジスタＭＰ
１のゲート電圧よりも低いときには、上述の動作と逆の
動作となり、出力ＯＵＴは、ローレベルとなる。

【００４１】以上のように構成されるオペアンプ１１で
は、差動入力段１２をＭＯＳトランジスタで構成して、
入力電流を少なくするようにしても、出力段１３と差動
入力段１２との間に、ＮＰＮバイポーラトランジスタＴ
Ｎ１，ＴＮ２ならびにこれを駆動するＰチャネルＭＯＳ
トランジスタＭＰ１，ＭＰ２および定電流源ＩＣ１を設
けるので、出力段１３と差動入力段１２とを直接接続す
る場合のゲインが、たとえば８０ｄＢ程度であるとき、
僅かな回路面積の上昇で、そのゲインを、たとえば９５
ｄＢ程度にまで高めることができ、汎用性の高い正電源
−負電源電圧間動作可能なオペアンプを実現することが
できる。

【００４２】本発明の実施の第２の形態について、図３
に基づいて説明すれば以下のとおりである。

【００４３】図３は、本発明の実施の第２の形態のオペ
アンプ２１の電気回路図である。このオペアンプ２１
は、前述のオペアンプ１１に類似し、対応する部分には
同一の参照符号を付して、その説明を省略する。注目す
べきは、このオペアンプ２１では、前記定電流源ＩＣ１
ならびに差動入力段１２ａにおける定電流源ＩＣ２，Ｉ
Ｃ３および出力段１３ａにおける定電流源ＩＣ４が、そ
れぞれＭＯＳトランジスタＭＮ９，ＭＰ８，ＭＮ７，Ｍ
Ｎ１０で形成されていることである。また、これに対応
して、基準電圧ＶＢが与えられるＮチャネルＭＯＳトラ
ンジスタＭＮ１１ならびに前記ＰチャネルＭＯＳトラン
ジスタＭＰ８を駆動するためのＰチャネルＭＯＳトラン
ジスタＭＰ９およびＮチャネルＭＯＳトランジスタＭＮ
８が設けられている。

【００４４】ＮチャネルＭＯＳトランジスタＭＮ１１の
ゲートおよびドレインには、前記基準電圧ＶＢが与えら
れ、ソースは前記負電源１５に接続されている。このＮ
チャネルＭＯＳトランジスタＭＮ１１を流れる電流が折
返されて、各ＭＯＳトランジスタＭＮ９，ＭＰ８，ＭＮ
７，ＭＮ１０を流れる電流が、対応した値となる。

【００４５】差動入力段１２ａにおいて、前記入力信号
ＰＩＮ，ＮＩＮの電圧が、正電源１４の電圧から、Ｐチ
ャネルＭＯＳトランジスタＭＰ８の飽和電圧と、Ｐチャ
ネルＭＯＳトランジスタの閾値電圧との和を減算した値
よりも高いときには、Ｐチャネルの入力段は動作せず、
Ｎチャネルの入力段のみが動作し、負電源１５の電圧
に、ＮチャネルＭＯＳトランジスタＭＮ７の飽和電圧
と、ＮチャネルＭＯＳトランジスタの閾値電圧との和を
加算した値以下であるときには、Ｎチャネルの入力段は
動作せず、Ｐチャネルの入力段のみが動作する。

【００４６】このように構成されるオペアンプ２１で
は、ＢｉＣＭＯＳプロセスで実現することができ、また
該オペアンプ２１が実装される集積回路が、該オペアン
プ２１と同様に、ＮＰＮバイポーラトランジスタとＭＯ
Ｓトランジスタとによって構成される場合には、マスク
数がさらに削減可能な簡易なＢｉＣＭＯＳプロセスでも
作成可能となる。

【００４７】本発明の実施の第３の形態について、図４
に基づいて説明すれば以下のとおりである。

【００４８】図４は、本発明の実施の第３の形態のオペ
アンプ３１の電気回路図である。このオペアンプ３１
は、前述のオペアンプ２１に類似し、対応する部分には
同一の参照符号を付して、その説明を省略する。注目す
べきは、このオペアンプ３１の差動入力段１２ｂにおい
て、前述の差動入力段１２ａの各ＮチャネルＭＯＳトラ
ンジスタＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６に対応する素
子は、複数個（この図４の例では２個）の並列接続され
た素子ＭＮ３１，ＭＮ３２；ＭＮ４１，ＭＮ４２；ＭＮ
５１，ＭＮ５２；ＭＮ６１，ＭＮ６２でそれぞれ形成さ
れていることである。

【００４９】したがって、これらの素子ＭＮ３１，ＭＮ
３２；ＭＮ４１，ＭＮ４２；ＭＮ５１，ＭＮ５２；ＭＮ
６１，ＭＮ６２が、それぞれ前述のＮチャネルＭＯＳト
ランジスタＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６と同じ電流
値であっても、ソース−ドレイン間電圧が小さくてすむ
ので、入力信号ＰＩＮ，ＮＩＮの電圧が負電源１５の電
圧付近でも、ＰチャネルＭＯＳトランジスタＭＰ３，Ｍ
Ｐ４を飽和領域で動作させることができ、ゲインの高い
入力電圧範囲を低電圧側に広くすることができる。ま
た、このように各ＮチャネルＭＯＳトランジスタＭＮ
３，ＭＮ４，ＭＮ５，ＭＮ６を並列接続された素子で構
成するのに対して、そのゲート幅を大きくすることによ
っても同様の効果を得ることができる。

【００５０】本発明の実施の第４の形態について、図５
に基づいて説明すれば以下のとおりである。

【００５１】図５は、本発明の実施の第４の形態のオペ
アンプ４１の電気回路図である。このオペアンプ４１
は、前述のオペアンプ３１と同様の考え方で構成されて
おり、対応する部分には同一の参照符号を付して示す。
注目すべきは、このオペアンプ４１では、差動入力段１
２ｃにおいて、前記オペアンプ２１の差動入力段１２ａ
のＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ
５，ＭＮ６が、それぞれＮＰＮ型のバイポーラトランジ
スタＴＮ３，ＴＮ４，ＴＮ５，ＴＮ６で構成されている
ことである。

【００５２】該ＮＰＮバイポーラトランジスタＴＮ３〜
ＴＮ６のエミッタ−コレクタ間電圧は、ＭＯＳトランジ
スタのソース−ドレイン間電圧よりも低く抑えることが
できるので、これによってＰチャネルＭＯＳトランジス
タＭＰ３，ＭＰ４の飽和領域での動作電圧範囲を、上述
のオペアンプ３１よりもさらに広くすることができ、ゲ
インの高い入力電圧範囲を低電圧側に広くすることがで
きる。また、このようにＮＰＮバイポーラトランジスタ
ＴＮ３〜ＴＮ６は、前述の素子ＭＮ３１，ＭＮ３２；Ｍ
Ｎ４１，ＭＮ４２；ＭＮ５１，ＭＮ５２；ＭＮ６１，Ｍ
Ｎ６２のように、ＭＯＳトランジスタを並列に多段接続
して構成した素子に比べて、同じ電流値でも回路面積を
小さくすることができる。

【００５３】本発明の実施の第５の形態について、図６
に基づいて説明すれば以下のとおりである。

【００５４】図６は、本発明の実施の第５の形態のオペ
アンプ５１の電気回路図であり、前述のオペアンプ２１
に類似し、対応する部分には同一の参照符号を付して示
す。このオペアンプ５１では、出力段１３ｂにおいて、
参照符ＭＰ１１，ＭＰ１２；ＭＰ２１，ＭＰ２２で示す
ように、前述のＰチャネルＭＯＳトランジスタＭＰ１，
ＭＰ２を、それぞれ複数（この図６の例では２）個の並
列接続された素子で構成することである。これによっ
て、入力信号ＰＩＮ，ＮＩＮの電圧が正電源１４の電圧
付近でも、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ
２が飽和領域で動作することができ、ゲインの高い入力
電圧範囲を高電圧側に広くすることができる。

【００５５】ただし、この場合、ＮＰＮバイポーラトラ
ンジスタＴＮ１，ＴＮ２のベース電圧の最大値も上昇す
るので、該ＮＰＮバイポーラトランジスタＴＮ１，ＴＮ
２が飽和して誤動作しないように、前記ＰチャネルＭＯ
ＳトランジスタＭＰ５，ＭＰ６も、参照符ＭＰ５１，Ｍ
Ｐ５２；ＭＰ６１，ＭＰ６２で示すように、並列接続さ
れた複数個の素子で構成される。また、これらのＰチャ
ネルＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ５，ＭＰ
６のゲート幅を広くしても、同様の効果を得ることがで
きる。

【００５６】本発明の実施の第６の形態について、図７
に基づいて説明すれば以下のとおりである。

【００５７】図７は、本発明の実施の第６の形態のオペ
アンプ６１の電気回路図であり、前述のオペアンプ４１
に類似し、対応する部分には同一の参照符号を付して示
す。注目すべきは、このオペアンプ６１では、ＮＰＮバ
イポーラトランジスタＴＮ１，ＴＮ２に関連して、それ
ぞれダイオードＤ１，Ｄ２が設けられていることであ
る。ダイオードＤ１のアノードは、ＮＰＮバイポーラト
ランジスタＴＮ１のエミッタ側に接続され、カソードは
ベース側に接続される。同様に、ダイオードＤ２のアノ
ードは、ＮＰＮバイポーラトランジスタＴＮ２のエミッ
タ側に接続され、カソードはベース側に接続される。

【００５８】したがって、中段に設けられる該ＮＰＮバ
イポーラトランジスタＴＮ１，ＴＮ２のベース−エミッ
タ間に高い逆方向電圧が加わろうとしても、ダイオード
Ｄ１，Ｄ２の順方向電圧Ｖ_BE、たとえば０．５Ｖ程度で
クランプされ、該ＮＰＮバイポーラトランジスタＴＮ
１，ＴＮ２が破壊することを防止することができる。前
記ベース−エミッタ間に発生する逆方向電圧に対応し
て、このダイオードＤ１，Ｄ２の直列段数を選択するこ
とによって、クランプされる逆方向電圧の値を、２
Ｖ_BE，３Ｖ_BE，…というように、所望とする値とするこ
とができる。

【００５９】なお、前記ダイオードＤ１，Ｄ２は、前述
の各オペアンプ１１，２１，３１，５１に関して実施さ
れてもよく、またオペアンプ３１，４１で示す入力電圧
の低電圧側での動作領域の拡大と、オペアンプ５１で示
す高電圧側での拡大とは、併せて行われてもよい。

【００６０】さらにまた、電源１４，１５の極性を逆と
し、すべてのＭＯＳトランジスタおよびバイポーラトラ
ンジスタの導電形式を逆としてもよい。これによって、
使用される半導体集積回路基板に対応して、導電形式お
よび電源の極性を選択することができる。

【００６１】

【発明の効果】請求項１の発明に係る半導体集積回路に
おける差動増幅器は、以上のように、半導体集積回路基
板に形成され、入力電圧が正電源−負電源電圧間で動作
可能な差動増幅器において、ベース電流が少なくてすむ
ＭＯＳトランジスタによって差動入力段を構成し、出力
段との間に、省面積で形成することができ、かつ高いゲ
インを得ることができるバイポーラトランジスタを介在
するようにし、これに合わせて、このバイポーラトラン
ジスタと差動入力段との間に、該バイポーラトランジス
タの駆動のために電流−電圧変換を行うＭＯＳトランジ
スタを介在する。

【００６２】それゆえ、僅かなスペースの上昇で、高い
ゲインを確保することができ、汎用性を向上することが
できる。

【００６３】また請求項２の発明に係る半導体集積回路
における差動増幅器は、以上のように、上記請求項１に
記載の構成を具体的実現するように、前記差動入力段
は、第１の入力にゲートが共通に接続される第１のＮチ
ャネルＭＯＳトランジスタおよび第３のＰチャネルＭＯ
Ｓトランジスタと、第２の入力にゲートが共通に接続さ
れる第２のＮチャネルＭＯＳトランジスタおよび第４の
ＰチャネルＭＯＳトランジスタと、前記第３および第４
のＰチャネルＭＯＳトランジスタのソースを正電源に共
通に接続する第２の定電流源と、前記第１および第２の
ＮチャネルＭＯＳトランジスタのソースを負電源に共通
に接続する第３の定電流源と、ソースが負電源に接続さ
れ、ゲートおよびドレインが前記第３のＰチャネルＭＯ
Ｓトランジスタのドレインに接続される第３のＮチャネ
ルＭＯＳトランジスタと、ソースが負電源に接続され、
ゲートが前記第３のＰチャネルＭＯＳトランジスタのド
レインに接続され、前記第３のＮチャネルＭＯＳトラン
ジスタと電流ミラー負荷を形成する第４のＮチャネルＭ
ＯＳトランジスタと、ソースが負電源に接続され、ゲー
トおよびドレインが前記第４のＰチャネルＭＯＳトラン
ジスタのドレインに接続される第５のＮチャネルＭＯＳ
トランジスタと、ソースが負電源に接続され、ゲートが
前記第４のＰチャネルＭＯＳトランジスタのドレインに
接続され、前記第５のＮチャネルＭＯＳトランジスタと
電流ミラー負荷を形成する第６のＮチャネルＭＯＳトラ
ンジスタとを備え、前記第１および第２のＭＯＳトラン
ジスタはＰチャネルのＭＯＳトランジスタであり、第１
および第２のバイポーラトランジスタはＮＰＮ型のバイ
ポーラトランジスタであり、第１のＰチャネルＭＯＳト
ランジスタのソースは正電源に接続され、ゲートおよび
ドレインは前記第１および第６のＮチャネルＭＯＳトラ
ンジスタのドレインならびに前記第１のＮＰＮバイポー
ラトランジスタのベースに接続され、第２のＰチャネル
ＭＯＳトランジスタのソースは正電源に接続され、ゲー
トおよびドレインは前記第２および第４のＮチャネルＭ
ＯＳトランジスタのドレインならびに前記第２のＮＰＮ
バイポーラトランジスタのベースに接続され、前記出力
段は、ソースが正電源に接続され、ゲートおよびドレイ
ンが前記第１のＮＰＮバイポーラトランジスタのコレク
タに接続される第５のＰチャネルＭＯＳトランジスタ
と、ソースが正電源に接続され、ゲートが前記第１のＮ
ＰＮバイポーラトランジスタのコレクタに接続され、ド
レインが前記第２のＮＰＮバイポーラトランジスタのコ
レクタに接続され、前記第５のＰチャネルＭＯＳトラン
ジスタと電流ミラー負荷を形成する第６のＰチャネルＭ
ＯＳトランジスタと、ソースが正電源に接続され、ゲー
トが前記第２のＮＰＮバイポーラトランジスタのコレク
タおよび前記第６のＰチャネルＭＯＳトランジスタのド
レインに接続され、ドレインが出力に接続される第７の
ＰチャネルＭＯＳトランジスタと、前記第７のＰチャネ
ルＭＯＳトランジスタのドレインを負電源に接続する第
４の定電流源と、前記第７のＰチャネルＭＯＳトランジ
スタのゲート−ドイレン間に介在される位相補償容量と
を備える。

【００６４】さらにまた請求項３の発明に係る半導体集
積回路における差動増幅器は、以上のように、請求項２
に記載の構成において、前記第２の定電流源をＮチャネ
ルＭＯＳトランジスタで実現し、前記第１、第３および
第４の定電流源をＰチャネルＭＯＳトランジスタで実現
し、それぞれのゲートに予め定めるバイアス電圧を与え
る。

【００６５】それゆえ、ＢｉＣＭＯＳプロセスまたはＮ
ＰＮトランジスタおよびＭＯＳトランジスタだけの簡易
なＢｉＣＭＯＳプロセスで作成することができる。

【００６６】また請求項４の発明に係る半導体集積回路
における差動増幅器は、以上のように、前記第３、第
４、第５および第６のＮチャネルＭＯＳトランジスタ
を、並列に接続された複数個の素子で形成、または大き
なゲート幅で形成し、ソース−ドレイン間電圧を小さく
する。

【００６７】それゆえ、入力電圧が負電源電圧付近で
も、入力段のＰチャネルＭＯＳトランジスタが飽和領域
で動作し、ゲインの高い入力電圧範囲を、負電源電圧側
に広くすることができる。

【００６８】さらにまた請求項５の発明に係る半導体集
積回路における差動増幅器は、以上のように、前記第
３、第４、第５および第６のＮチャネルＭＯＳトランジ
スタを、該ＮチャネルＭＯＳトランジスタのソース−ド
レイン間電圧よりもエミッタ−コレクタ間電圧を低く抑
えることができるＮＰＮバイポーラトランジスタに置換
える。

【００６９】それゆえ、さらに広い入力電圧範囲で高い
ゲインを得ることができるとともに、省面積で形成する
ことができる。

【００７０】また請求項６の発明に係る半導体集積回路
における差動増幅器は、以上のように、前記第１、第
２、第５および第６のＰチャネルＭＯＳトランジスタ
を、並列接続された複数個の素子で形成、または大きな
ゲート幅で形成し、ソース−ドレイン間電圧を小さくす
る。

【００７１】それゆえ、入力電圧が正電源電圧付近で
も、入力段のＮチャネルＭＯＳトランジスタが飽和領域
で動作し、ゲインの高い入力電圧範囲を、正電源電圧側
に広くすることができる。

【００７２】さらにまた請求項７の発明に係る半導体集
積回路における差動増幅器は、以上のように、前記第１
および第２のＮＰＮバイポーラトランジスタのベース−
エミッタ間に、逆並列に第１および第２のダイオードを
それぞれ接続する。

【００７３】それゆえ、バイポーラトランジスタのベー
ス−エミッタ間に発生する逆方向電圧がダイオードの段
数に対応した電圧でクランプされるので、バイポーラト
ランジスタの破壊を防止することができる。

【００７４】また請求項８の発明に係る半導体集積回路
における差動増幅器は、以上のように、上述のような請
求項２〜７で示された構成において、電源の極性を逆と
し、かつすべてのＭＯＳトランジスタおよびバイポーラ
トランジスタの導電形式も逆とする。

【００７５】それゆえ、使用される半導体集積回路基板
に対応して、導電形式および電源の極性を選択すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の第１の形態のオペアンプの概略
的構成を示すブロック図である。

【図２】図１で示すオペアンプの具体的構成を示す電気
回路図である。

【図３】本発明の実施の第２の形態のオペアンプの電気
回路図である。

【図４】本発明の実施の第３の形態のオペアンプの電気
回路図である。

【図５】本発明の実施の第４の形態のオペアンプの電気
回路図である。

【図６】本発明の実施の第５の形態のオペアンプの電気
回路図である。

【図７】本発明の実施の第６の形態のオペアンプの電気
回路図である。

【図８】典型的な従来技術のオペアンプの電気回路図で
ある。

【符号の説明】

１１ オペアンプ（差動増幅器） １２ 差動入力段 １２ａ 差動入力段 １２ｂ 差動入力段 １２ｃ 差動入力段 １３ 出力段 １３ａ 出力段 １３ｂ 出力段 １４ 正電源（他方の電源） １５ 負電源（一方の電源） ２１ オペアンプ（差動増幅器） ３１ オペアンプ（差動増幅器） ４１ オペアンプ（差動増幅器） ５１ オペアンプ（差動増幅器） ６１ オペアンプ（差動増幅器） Ｄ１，Ｄ２ ダイオード ＩＣ１〜ＩＣ４ 定電流源 ＭＮ１〜ＭＮ１１ ＮチャネルＭＯＳトランジスタ ＭＰ１〜ＭＰ９ ＰチャネルＭＯＳトランジスタ ＭＮ３１，ＭＮ３２；ＭＮ４１，ＭＮ４２；ＭＮ５１，
ＭＮ５２；ＭＮ６１，ＭＮ６２ 素子 ＭＰ１１，ＭＰ１２；ＭＰ２１，ＭＰ２２；ＭＰ５１，
ＭＰ５２；ＭＰ６１，ＭＰ６２ 素子 ＴＮ１〜ＴＮ６ ＮＰＮバイポーラトランジスタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】半導体集積回路基板に形成され、入力電圧
   が正電源−負電源電圧間で動作可能な差動増幅器におい
   て、 ＭＯＳトランジスタで構成される差動入力段と、 前記差動入力段からの電流出力を電圧に変換する第１お
   よび第２のＭＯＳトランジスタと、 前記各ＭＯＳトランジスタの出力電圧を電流にそれぞれ
   変換する第１および第２のバイポーラトランジスタと、 前記両バイポーラトランジスタのエミッタを共通に一方
   の電源に接続する第１の定電流源と、 他方の電源に接続され、前記第１および第２のバイポー
   ラトランジスタのコレクタからの出力電流に対応した電
   圧または電流を出力する出力段とを含むことを特徴とす
   る半導体集積回路における差動増幅器。
2. 【請求項２】前記差動入力段は、 第１の入力にゲートが共通に接続される第１のＮチャネ
   ルＭＯＳトランジスタおよび第３のＰチャネルＭＯＳト
   ランジスタと、 第２の入力にゲートが共通に接続される第２のＮチャネ
   ルＭＯＳトランジスタおよび第４のＰチャネルＭＯＳト
   ランジスタと、 前記第３および第４のＰチャネルＭＯＳトランジスタの
   ソースを正電源に共通に接続する第２の定電流源と、 前記第１および第２のＮチャネルＭＯＳトランジスタの
   ソースを負電源に共通に接続する第３の定電流源と、 ソースが負電源に接続され、ゲートおよびドレインが前
   記第３のＰチャネルＭＯＳトランジスタのドレインに接
   続される第３のＮチャネルＭＯＳトランジスタと、 ソースが負電源に接続され、ゲートが前記第３のＰチャ
   ネルＭＯＳトランジスタのドレインに接続され、前記第
   ３のＮチャネルＭＯＳトランジスタと電流ミラー負荷を
   形成する第４のＮチャネルＭＯＳトランジスタと、 ソースが負電源に接続され、ゲートおよびドレインが前
   記第４のＰチャネルＭＯＳトランジスタのドレインに接
   続される第５のＮチャネルＭＯＳトランジスタと、 ソースが負電源に接続され、ゲートが前記第４のＰチャ
   ネルＭＯＳトランジスタのドレインに接続され、前記第
   ５のＮチャネルＭＯＳトランジスタと電流ミラー負荷を
   形成する第６のＮチャネルＭＯＳトランジスタとを備
   え、 前記第１および第２のＭＯＳトランジスタはＰチャネル
   のＭＯＳトランジスタであり、第１および第２のバイポ
   ーラトランジスタはＮＰＮ型のバイポーラトランジスタ
   であり、第１のＰチャネルＭＯＳトランジスタのソース
   は正電源に接続され、ゲートおよびドレインは前記第１
   および第６のＮチャネルＭＯＳトランジスタのドレイン
   ならびに前記第１のＮＰＮバイポーラトランジスタのベ
   ースに接続され、第２のＰチャネルＭＯＳトランジスタ
   のソースは正電源に接続され、ゲートおよびドレインは
   前記第２および第４のＮチャネルＭＯＳトランジスタの
   ドレインならびに前記第２のＮＰＮバイポーラトランジ
   スタのベースに接続され、前記出力段は、 ソースが正電源に接続され、ゲートおよびドレインが前
   記第１のＮＰＮバイポーラトランジスタのコレクタに接
   続される第５のＰチャネルＭＯＳトランジスタと、 ソースが正電源に接続され、ゲートが前記第１のＮＰＮ
   バイポーラトランジスタのコレクタに接続され、ドレイ
   ンが前記第２のＮＰＮバイポーラトランジスタのコレク
   タに接続され、前記第５のＰチャネルＭＯＳトランジス
   タと電流ミラー負荷を形成する第６のＰチャネルＭＯＳ
   トランジスタと、 ソースが正電源に接続され、ゲートが前記第２のＮＰＮ
   バイポーラトランジスタのコレクタおよび前記第６のＰ
   チャネルＭＯＳトランジスタのドレインに接続され、ド
   レインが出力に接続される第７のＰチャネルＭＯＳトラ
   ンジスタと、 前記第７のＰチャネルＭＯＳトランジスタのドレインを
   負電源に接続する第４の定電流源と、 前記第７のＰチャネルＭＯＳトランジスタのゲート−ド
   イレン間に介在される位相補償容量とを備えることを特
   徴とする請求項１記載の半導体集積回路における差動増
   幅器。
3. 【請求項３】前記第２の定電流源はＮチャネルＭＯＳト
   ランジスタで実現され、前記第１、第３および第４の定
   電流源はＰチャネルＭＯＳトランジスタで実現され、そ
   れぞれのゲートに予め定めるバイアス電圧を与えること
   を特徴とする請求項２記載の半導体集積回路における差
   動増幅器。
4. 【請求項４】前記第３、第４、第５および第６のＮチャ
   ネルＭＯＳトランジスタを、並列に接続された複数個の
   素子で形成、または大きなゲート幅で形成することを特
   徴とする請求項２または３記載の半導体集積回路におけ
   る差動増幅器。
5. 【請求項５】前記第３、第４、第５および第６のＮチャ
   ネルＭＯＳトランジスタを、ＮＰＮバイポーラトランジ
   スタに置換えることを特徴とする請求項２または３記載
   の半導体集積回路における差動増幅器。
6. 【請求項６】前記第１、第２、第５および第６のＰチャ
   ネルＭＯＳトランジスタを、並列接続された複数個の素
   子で形成、または大きなゲート幅で形成することを特徴
   とする請求項２〜５のいずれかに記載の半導体集積回路
   における差動増幅器。
7. 【請求項７】前記第１および第２のＮＰＮバイポーラト
   ランジスタのエミッタにアノードが、ベースにカソード
   がそれぞれ接続される第１および第２のダイオードを有
   することを特徴とする請求項２〜６のいずれかに記載の
   半導体集積回路における差動増幅器。
8. 【請求項８】すべてのＭＯＳトランジスタおよびバイポ
   ーラトランジスタの導電形式ならびに電源の極性が逆極
   性であることを特徴とする請求項２〜７のいずれかに記
   載の半導体集積回路における差動増幅器。