KR20010008424A - 반도체장치의 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 폴리사이드 구조의 금속 배선으로 다층의 배선 공정을 실시할 경우 절연층의 이온이 금속배선으로 확산되어 이상화합물이 발생되는 것을 억제하고 금속 배선의 스텝 커버리지를 증가시켜 콘택저항이나 면저항으로 인한 오동작을 줄일 수 있도록 한 반도체장치의 콘택 형성 방법에 관한 것으로, 텅스텐 폴리사이드 구조의 게이트 전극(20)과 텅스텐 폴리사이드 구조의 비트라인(30)을 서로 연결하기 위한 반도체장치의 콘택 형성 방법에 있어서, 비트라인(30)의 도프드 폴리실리콘(32)의 결정구조를 비정질화시키는 것을 특징으로 하여 이 도프드 폴리실리콘(32)에 의해 절연층의 이온이 확산되는 것을 방지하여 면저항 및 콘택저항을 줄일 수 있다는 이점이 있다.

Description

반도체장치의 콘택 형성 방법
본 발명은 반도체장치의 콘택 형성 방법에 관한 것으로서, 보다상세하게는 폴리사이드 구조의 금속 배선으로 다층의 배선 공정을 실시할 경우 절연층의 이온이 금속배선으로 확산되어 이상화합물이 발생되는 것을 억제하고 금속 배선의 스텝 커버리지를 증가시켜 콘택저항이나 면저항으로 인한 오동작을 줄일 수 있도록 한 반도체장치의 콘택 형성 방법에 관한 것이다.
최근에는 반도체 디자인 룰이 점점 미세화됨에 따라 반도체 소자를 다층 및 복잡한 구조로 제조하고 있다. 그리고, 반도체 장치는 소자의 고집적화에 따른 고속 동작을 달성하기 위해 금속 배선 물질을 금속 실리사이드, 예컨대 텅스텐 실리사이드와 도전형 불순물이 주입된 폴리실리콘이 적층된 폴리사이드로 구성하고 있다.
도 1은 일반적인 반도체장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
여기에 도시된 바와 같이 실리콘 기판(10)의 활성 영역에 게이트산화막(15)을 형성하고 그 위로 소자의 게이트 전극(20)을 형성하고, 트랜지스터를 형성하기 위한 LDD이온주입과 스페이서(50)를 형성하고 불순물을 침투시켜 불순물확산영역(40)을 형성하고, 그위로 BPSG막(60)을 형성한다. 그리고 비트라인(30)과 연결하기 위해 BPSG막(60)에 형성된 콘택홀(65)을 통해서 게이트 전극(20)과 비트라인(30)이 연결된다.
위의 게이트 전극(20)은 불순물이 도핑된 도프드 폴리실리콘(22)과 텅스텐 실리사이드(24)가 순차적으로 적층된 폴리사이드 구조로 이루어지고, 비트라인(30)은 불순물이 도핑된 도프드 폴리실리콘(32)과 텅스텐 실리사이드(34)가 순차적으로 적층된 폴리사이드 구조로 이루어진다.
그런데, 도 2에 도시된 바와 같이 민감한 플라즈마를 이용한 BPSG막의 콘택식각 및 감광막 제거공정시 이온 충격에 의하여 콘택홀을 구성하는 BPSG막의 측벽 및 상부의 표면에 다수의 결정결함이 발생하며 이러한 결정결함은 BPSG막내의 B와 P의 유리한 확산경로로 작용하여 도프드 폴리실리콘내에 SiP, SiB, BP등의 이상화합물이 석출되어 비트라인의 면저항이 증가된다.
또한, SiP, SiB, BP등의 이상화합물이 비트라인(30) 콘택계면에 석출되는 경우 콘택저항이 급격히 증가된다.
그리고, 도프드 폴리실리콘내 P가 후속열공정 진행시 게이트 전극(20)의 텅스텐 실리사이드층으로 확산하게 되면 도프드 폴리실리콘과 게이트 전극(20)의 텅스텐 실리사이드간의 콘택계면에 고갈영역이 형성되어 콘택저항특성이 열화된다.
이러한 문제로 인하여 콘택특성이 비저항이거나 수㏀/콘택 이상의 높은 저항이 얻어지며 비트라인 면저항이 불안정해진다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 폴리사이드 구조의 비트라인과 콘택구조에서 비트라인의 폴리사이드 증착공정시 도프드 폴리실리콘의 결정구조를 비정질화시켜 BPSG내 B와 P와 비트라인 도프트 폴리실리콘내의 P의 확산을 억제하여 이상화합물생성 및 고갈 영역발생을 방지하고 비트라인의 도프드 폴리실리콘의 스텝 커버리지를 증가시킴에 의해 콘택면적을 배가시키므로서 비트라인의 면저항 및 콘택저항을 개선시키는 반도체장치의 콘택 형성 방법을 제공함에 있다.
도 1은 일반적인 반도체장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
도 2는 반도체장치의 콘택부위에 이상화합물이 생성된 상태를 나타낸 단면도이다.
도 3은 본 발명에 의한 반도체장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 ; 기판 20 : 게이트 전극
30 : 비트라인 40 : 불순물확산층
50 : 스페이서 60 : BPSG막
22, 32 : 폴리실리콘 24, 34 : 텅스텐실리사이드
상기와 같은 목적을 실현하기 위한 본 발명은 텅스텐 폴리사이드 구조의 게이트 전극과 텅스텐 폴리사이드 구조의 비트라인을 서로 연결하기 위한 반도체장치의 콘택 형성 방법에 있어서, 비트라인의 도프드 폴리실리콘의 결정구조를 비정질화시키는 것을 특징으로 한다.
위와 같이 이루어진 본 발명의 작용을 설명하면 다음과 같다. 비트라인의 도프드 폴리실리콘의 결정구조가 비정질화됨에 따라 콘택홀 측벽과 상부의 BPSG막내의 B나 P등이 비트라인의 도프드 폴리실리콘으로 확산되는 것을 억제하여 도프드 폴리실리콘내 석출물생성이 배제되어 비트라인의 저항이 감소되고 비트라인의 접착강도가 증가되어 콘택저항이 감소된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 3은 본 발명에 의한 반도체장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
여기에 도시된 바와 같이 실리콘 기판(10)의 활성 영역에 게이트산화막(15)을 50∼100Å의 두께로 형성하고 그 위로 소자의 게이트 전극(20)을 형성하고, 트랜지스터를 형성하기 위한 LDD이온주입과 스페이서(50)를 형성하고 불순물을 침투시켜 불순물확산영역(40)을 형성하고, 그위로 BPSG막(60)을 형성한다. 그리고 비트라인(30)과 연결하기 위해 BPSG막(60)에 형성된 콘택홀(65)을 통해서 게이트 전극(20)과 비트라인(30)이 연결된다.
위의 게이트 전극(20)은 불순물이 도핑된 도프드 폴리실리콘(22)과 텅스텐 실리사이드(24)가 순차적으로 적층된 폴리사이드 구조로 이루어진다.
이때 도프드 폴리실리콘(22)는 SiH4를 반응기체로 하여 CVD법을 이용하여 500∼1500Å의 두께로 증착하고, 텅스텐 실리사이드(24)은 CVD법을 이용하여 DCS(Dichlorosilane, SiH2Cl2)와 WF6를 2∼3 : 1∼1.5로 혼합하여 500∼600℃에서 500∼1500Å의 두께로 증착한다.
그리고, 비트라인(30)은 불순물이 도핑된 도프드 폴리실리콘(32)과 텅스텐 실리사이드(34)가 순차적으로 적층된 폴리사이드 구조로 이루어진다.
이때 도프드 폴리실리콘(32)의 SiH4와 PH3를 1.1:10 ∼ 1.5:18 로 혼합하여 500∼600℃에서 CVD법에 의해 500∼1500Å 두께로 증착하면서 반응유속 및 반응온도를 조절함으로써 결정구조를 비정질화시킨다. 그리고 텅스텐 실리사이드(34)는 반응기체로서 MS(Monosilane, SiH4)와 WF6를 1∼2.9 : 1.7∼3.2로 혼합하여 350∼450℃에서 증착한다.
한편, 위의 도프드 폴리실리콘(32)의 P농도는 5×1019∼ 2×1021atoms/㎤로 하고 텅스텐 실리사이드(34)내의 Si의 당량비는 도프드 폴리실리콘(32)과의 접착강도 증가와 산화특성을 향상시키기 위해 2∼2.8로 한다.
그리고 텅스텐 실리사이드(24)(34)의 결정구조를 증착온도와 후속열공정의 온도를 600∼900℃로 조절하여 육방격자구조에서 정방격자 구조로 변화시킨다.
또한, 비트라인(30)의 도프드 폴리실리콘(32)의 증착전 RF 플라즈마 방식에 의해 상온에서 BPSG막(60) 표면에 보호막을 형성시키게 된다.
위와같이 도프드 폴리실리콘(32)의 결정구조를 비정질화시킴으로써 BPSG막(60)에서 B나 P가 확산되는 것을 방지하여 이상화합물생성을 억제하여 전자의 이동시 터널링 전류가 증가되어 콘택저항을 감소시키게 된다.
상기한 바와 같이 본 발명은 폴리사이드구조의 게이트와 비트라인을 연결하기 위한 콘택을 형성할 때 비트라인의 도프드 폴리실리콘의 증착시 SiH4와 PH3를 동시에 주입하여 증착할 때 결정구조를 비정질화시킴으로써 BPSG막이 B나 P가 확산되는 것을 방지하여 이상화합물생성 및 고갈영역방생을 방지하고 비트라인 도프드 폴리실리콘의 스텝 커버리지를 증가시킴으로써 콘택 면적을 배가시켜 비트라인의 면저항 및 콘택저항을 개선시켜 소자의 수율을 향상시킬 수 있다는 이점이 있다.

Claims (4)

  1. 텅스텐 폴리사이드 구조의 게이트 전극과 텅스텐 폴리사이드 구조의 비트라인을 서로 연결하기 위한 반도체장치의 콘택 형성 방법에 있어서,
    상기 비트라인의 도프드 폴리실리콘의 증착시 SiH4와 PH3를 동시에 사용하여 반응유속 및 반응온도를 조절함으로써 결정구조를 비정질화시키는 것을 특징으로 하는 반도체장치의 콘택 형성 방법.
  2. 제 1항에 있어서, 상기 비트라인의 도프드 폴리실리콘은 SiH4와 PH3를 1.1:10 ∼ 1.5:18 로 혼합하여 500∼600℃에서 CVD법에 의해 500∼1500Å 두께로 증착하는 것을 특징으로 하는 반도체장치의 콘택 형성 방법.
  3. 제 1항에 있어서, 상기 비트라인의 도프드 폴리실리콘 증착전 RF 플라즈마 방식에 의해 상온에서 BPSG막 표면에 보호막을 형성하는 것을 특징으로 하는 반도체장치의 콘택 형성 방법.
  4. 제 1항에 있어서, 상기 도프드 폴리실리콘의 P농도는 5×1019∼ 2×1021atoms/㎤ 로 유지되도록 하는 것을 특징으로 하는 반도체장치의 콘택 형성 방법.
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0374842A (ja) * 1989-08-16 1991-03-29 Matsushita Electron Corp 半導体装置の製造方法
KR960006705B1 (ko) * 1993-03-25 1996-05-22 현대전자산업주식회사 인이 도핑된 폴리실리콘막의 콘택 형성 방법
JP2746167B2 (ja) * 1995-01-25 1998-04-28 日本電気株式会社 半導体装置の製造方法
JP2685028B2 (ja) * 1995-05-31 1997-12-03 日本電気株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442106B1 (ko) * 2002-06-26 2004-07-27 삼성전자주식회사 도전성 콘택 구조 및 그 제조방법

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