KR20010004012A - 박막 트랜지스터 어레이 기판의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 액정표시소자에 관한 것으로, 특히, 데이터 라인의 손상을 방지할 수 있는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다. 본 발명의 박막 트랜지스터 어레이 기판의 제조방법은, 절연성 기판 상에 게이트 전극을 포함한 게이트 라인을 형성하는 단계; 상기 절연성 기판의 전면 상에 상기 게이트 전극을 포함한 게이트 라인이 덮혀지도록 게이트 절연막을 도포하는 단계; 상기 게이트 절연막 상에 반도체층과 오믹층 및 금속층을 순차적으로 형성하는 단계; 상기 금속층 상에 소오스/드레인 전극 및 데이트 라인 형성부를 한정하는 감광막 패턴을 형성하는 단계; 노출된 금속막 부분을 산화시켜, 제1금속 산화막을 형성하는 단계; 상기 감광막 패턴을 마스크로해서, 게이트 전극 상부에 배치된 제1금속 산화막과 오믹층 및 반도체층을 식각하여 박막 트랜지스터를 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 잔류된 금속막을 산화시켜, 그 표면에 제2금속 산화막을 형성하는 단계; 상기 결과물의 상부에 보호막을 도포하고, 선택적 식각 공정으로 상기 보호막에 상기 박막 트랜지스터의 소오스 전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 보호막 상에 상기 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 박막 트랜지스터 액정표시소자의 제조방법에 관한 것으로, 특히, 데이터 라인의 손상을 방지하기 위한 방법에 관한 것이다.
텔레비젼 및 그래픽 디스플레이 등의 표시 장치에 이용되는 액정표시소자는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 박막 트랜지스터 액정표시소자(Thin Film Transistor Liquid Crystal Display : 이하, TFT LCD)는 고속 응답 특성을 갖는 잇점과 고화소수에 적합하다는 잇점이 있기 때문에, CRT에 필적할만한 표시화면의 고화질화, 대형화 및 컬러화 등을 실현할 수 있다.
이러한 TFT LCD는 TFT 및 화소전극이 형성된 TFT 어레이 기판과, 컬러필터 및 상대전극이 형성된 컬러필터 기판이 액정층의 개재하에 합착된 구조이며, 상기 TFT 어레이 기판은 TFT LCD의 특성을 결정하는데, 큰 영향을 받는다. 그 한 예로서, TFT 어레이 기판의 제조 공정을 단순화시키는 것은, 즉, 포토 공정의 수를 줄이는 것은 제조비용 측면에서 상용화에 크게 영향을 미친다.
따라서, 포토 공정의 수를 감소시키기 위한 여러 가지 구조들이 제안되고 있으며, 한 예로, ITO 금속막으로 이루어진 화소전극을 TFT 어레이 기판의 최상부에 배치시키는 탑 ITO 구조가 제안되고 있다. 이러한 탑 ITO 구조는 대략 5단계의 포토 공정에 의해 제작되기 때문에, 6 또는 7단계의 포토 공정을 요구하는 통상의 TFT 어레이 기판 보다 그 제조공정의 단순화 및 제조비용의 절감 효과를 얻을 수 있다.
도 1은 종래 기술에 따른 탑 ITO 구조의 TFT 어레이 기판을 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
먼저, 유리기판(1) 상에 게이트 전극(2)을 포함한 게이트 라인(도시안됨)과 스토리지 라인(도시안됨)을 형성하고, 이들을 덮도록, 상기 유리기판(1)의 전면 상에 게이트 절연막(3)을 형성한다. 그런다음, 상기 게이트 절연막(3) 상에 도핑되지 않은 비정질실리콘층으로 이루어진 반도체층(4)을 형성하고, 이러한 반도체층(4) 상에 이후에 형성될 소오스/드레인 전극을 포함한 데이터 라인과의 양호한 접촉 특성을 얻기 위하여, 도핑된 비정질실리콘층으로 이루어진 오믹층(5)을 형성한다.
이어서, 오믹층(5) 상에 소정의 금속막, 예를들어, 크롬 금속막을 증착하고, 상기 크롬 금속막을 패터닝하여 소오스/드레인 전극(7a, 7b)을 포함한 데이터 라인(6)을 형성한 후, 연이어서, 오믹층(5)과 반도체층(4)의 일부 두께를 식각하여 TFT(10)를 형성한다.
그리고나서, 전체 상부에 보호막(11)을 도포하고, 이러한 보호막(11)을 국부적으로 식각하여, 상기 보호막(11)에 TFT(10)의 소오스 전극(7a)을 노출시키는 콘택홀(12)을 형성한다.
이후, 도시되지는 않았으나, 보호막(11) 상에 ITO 금속막을 증착하고, 이러한 ITO 금속막을 패터닝하여, TFT(10)의 소오스 전극(7a)과 콘택되는 화소전극을 형성한다.
그러나, 상기와 같은 탑 ITO 구조의 TFT 어레이 기판을 제조함에 있어서는 다음과 같은 문제점이 발생된다.
일반적으로, 게이트 라인과 데이터 라인의 교차부 및 TFT 형성부는 다른 부분에 비해 토폴로지 차가 크다. 따라서, 이러한 부분에 보호막을 형성하게 되면, 상기 보호막의 형성시에 발생된 파티클이나 또는 후속의 포토 공정에서 형성되는 디펙트(Defect)로 인하여, 보호막 내에는 크랙 또는 핀홀과 같은 결함이 발생하게 하게 된다. 도 1에서, 도면부호 14는 결함이 발생되기 쉬운 보호막을 부분을 나타낸다.
그런데, 핀홀 또는 크랙과 같은 결함이 발생된 보호막 상에 ITO 금속막으로 이루어진 화소전극을 형성할 경우에는, ITO 금속막의 식각액(이하, ITO 에천트라 칭함)이 크랙 또는 핀홀을 통해 그 내부로 침투되기 때문에, 소오스/드레인 전극(7a, 7b)과 데이터 라인(6)은 ITO 에천트에 의해 부식되고, 그 결과로, TFT 어레이 기판의 신뢰성 및 제조수율은 저하된다.
또한, 데이터 라인의 재질인 크롬 금속막은, 향후, 그 사용이 제안되기 때문에, 데이터 라인의 재질이 변경될 경우에는 현재의 공정 라인, 예를들어, 건식 식각 공정 라인을 적용할 수 없다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 표면 단차로 인하여 보호막에 발생되는 결함과, 이로 인한, 데이터 라인의 오픈 발생을 방지할 수 있는 TFT 어레이 기판의 제조방법을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따른 박막 트랜지스터 어레이 기판의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 유리기판 22 : 게이트 전극
23 : 게이트 절연막 24 : 반도체층
25 : 오믹층 26 : 알루미늄 금속막
26a : 제1알루미늄 산화막 26b : 제2알루미늄 산화막
27 : 감광막 패턴 28 : 데이터 라인
28a : 소오스 전극 28b : 드레인 전극
30 : 박막 트랜지스터 31 : 보호막
32 : 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명의 TFT 어레이 기판의 제조방법은, 절연성 기판 상에 게이트 전극을 포함한 게이트 라인을 형성하는 단계; 상기 절연성 기판의 전면 상에 상기 게이트 전극을 포함한 게이트 라인이 덮혀지도록 게이트 절연막을 도포하는 단계; 상기 게이트 절연막 상에 반도체층과 오믹층 및 금속층을 순차적으로 형성하는 단계; 상기 금속층 상에 소오스/드레인 전극 및 데이트 라인 형성부를 한정하는 감광막 패턴을 형성하는 단계; 노출된 금속막 부분을 산화시켜, 제1금속 산화막을 형성하는 단계; 상기 감광막 패턴을 마스크로해서, 게이트 전극 상부에 배치된 제1금속 산화막과 오믹층 및 반도체층을 식각하여 박막 트랜지스터를 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 잔류된 금속막을 산화시켜, 그 표면에 제2금속 산화막을 형성하는 단계; 상기 결과물의 상부에 보호막을 도포하고, 선택적 식각 공정으로 상기 보호막에 상기 TFT의 소오스 전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 보호막 상에 상기 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 제1금속 산화막을 형성시켜, 하부층의 표면 평탄화를 얻기 때문에, 표면 단차에 기인된 보호막의 결함을 방지할 수 있고, 아울러, 보호막의 결함 발생을 방지하는 것과 소오스/드레인 전극을 포함한 데이터 라인의 표면에 제2금속 산화막을 형성시키는 것에 기인하여 ITO 에천트에 의해 데이터 라인이 오픈되는 결함을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 TFT 어레이 기판의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 절연성 기판, 예컨데, 유리기판(21) 상에 공지된 방법으로 게이트 전극(22)을 포함한 게이트 라인(도시안됨)을 형성하고, 이러한 게이트 전극(22)이 덮혀지도록, 상기 유리기판(21)의 전면 상에 게이트 절연막(23)을 도포한다. 그런다음, 상기 게이트 절연막(23) 상에 도핑되지 않은 비정질실리콘층으로 이루어진 반도체층(24)과 도핑된 비정질실리콘층으로 이루어진 오믹층(25) 및 알루미늄 금속막(26)과 같은 데이터 라인용 금속막을 순차적으로 형성하고, 이어서, 상기 알루미늄 금속막(26) 상에 소오스/드레인 전극과 데이터 라인 형성부를 한정하는 감광막 패턴(27)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 노출된 알루미늄 금속막(26) 부분들을 양극 산화 공정으로 산화시켜, 이 부분들 각각에 제1알루미늄 산화막(26a)을 형성하고, 이 결과로, 소오스/드레인 전극(28a, 28b)을 포함하는 데이터 라인(28)을 형성한다. 여기서, 소오스/드레인 전극(28a, 28b)을 포함한 데이터 라인(28)은 산화되지 않고 잔류된 알루미늄 금속막 부분들에 의해 형성된 것이다.
다음으로, 도 2c에 도시된 바와 같이, 감광막 패턴(27)을 이용한 식각 공정으로 제1알루미늄 산화막(26a)과 오믹층(25) 및 반도체층(24)을 연속적으로 식각하여 유리기판(21)의 일측에 TFT(30)를 형성한다. 여기서, 상기한 식각 공정은 소오스 전극(28a)과 드레인 전극(28b)를 분리시킴과 동시에, 채널 영역을 형성하기 위하여 수행되는 것이다.
계속해서, 도 2d에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 양극 산화 공정을 수행하여 소오스/드레인 전극(28a, 28b)과 데이터 라인(28)의 표면에 제2알루미늄 산화막(26b)을 형성한다. 이때, 제2알루미늄 산화막(26b)은 수십∼수백Å 두께, 바람직하게는, 100Å 이하의 두께로 형성한다.
그런 다음, 도 2e에 도시된 바와 같이, 상기 결과물의 상부에 보호막(31)을 증착하고, 공지된 식각 공정으로 상기 보호막(31)을 선택적으로 식각하여, 상기 보호막(31)에 소오스 전극(28a)을 노출시키는 콘택홀(32)을 형성한다. 여기서, 보호막(31)의 형성 이전에, 라인들간의 크로스 오버(Cross Over) 지역에 제1알루미늄 산화막(26a)을 형성시킨 것에 기인하여 하부층의 표면 평탄화가 이루어졌기 때문에, 상기 보호막(31)의 형성시에는 그 내부에 크랙 또는 핀홀과 같은 결함은 발생되지 않는다.
이후, 보호막(31) 상에 ITO 금속막을 증착한 후, 이러한 ITO 금속막을 패터닝하여 TFT(30)의 소오스 전극(28a)과 콘택되는 화소전극(도시안됨)을 형성한다. 이때, 보호막(31)에 크랙 또는 핀홀과 같은 결함이 발생되지 않은 것과, 소오스/드레인 전극(28a, 28b) 및 데이터 라인(28)의 표면에 제2알루미늄 산화막(26b)을 형성시킨 것에 기인하여, ITO 금속막의 패터닝시에 ITO 에천트에 의해 소오스/드레인 전극(28a, 28b) 및 데이터 라인(28)의 손상은 발생되지 않는다.
이상에서와 같이, 본 발명은 1차적인 양극 산화 공정을 통해 하층부의 표면 평탄화를 달성하기 때문에, 표면 단차에 기인하여 보호막에 크랙 또는 핀홀과 결함이 발생되는 것을 방지할 수 있고, 아울러, 보호막의 결함 발생을 방지함과 동시에, 2차적인 양극 산화 공정을 통해 소오스/드레인 전극을 포함한 데이터 라인의 표면에 금속 산화막을 형성시키기 때문에, 후속의 ITO 공정시에 ITO 에천트에 의해 상기 소오스/드레인 전극을 포함한 데이터 라인이 손상되는 것을 방지할 수 있다.
따라서, 소오스/드레인 전극을 포함한 데이터 라인의 신뢰성을 확보할 수 있기 때문에, TFT LCD의 신뢰성 및 제조수율을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 절연성 기판 상에 게이트 전극을 포함한 게이트 라인을 형성하는 단계;상기 절연성 기판의 전면 상에 상기 게이트 전극을 포함한 게이트 라인이 덮혀지도록 게이트 절연막을 도포하는 단계;상기 게이트 절연막 상에 반도체층과 오믹층 및 금속층을 순차적으로 형성하는 단계;상기 금속층 상에 소오스/드레인 전극 및 데이트 라인 형성부를 한정하는 감광막 패턴을 형성하는 단계;노출된 금속막 부분을 산화시켜, 제1금속 산화막을 형성하는 단계;상기 감광막 패턴을 마스크로해서, 게이트 전극 상부에 배치된 제1금속 산화막과 오믹층 및 반도체층을 식각하여 박막 트랜지스터를 형성하는 단계;상기 감광막 패턴을 제거하는 단계;잔류된 금속막을 산화시켜, 그 표면에 제2금속 산화막을 형성하는 단계;상기 결과물의 상부에 보호막을 도포하고, 선택적 식각 공정으로 상기 보호막에 상기 박막 트랜지스터의 소오스 전극을 노출시키는 콘택홀을 형성하는 단계; 및상기 보호막 상에 상기 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서, 상기 금속막은 알루미늄 금속막인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서, 상기 제2금속 산화막은 수십∼수백Å 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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