KR20030064975A - 고개구율 액정표시장치의 제조방법 - Google Patents
고개구율 액정표시장치의 제조방법 Download PDFInfo
- Publication number
- KR20030064975A KR20030064975A KR1020020005076A KR20020005076A KR20030064975A KR 20030064975 A KR20030064975 A KR 20030064975A KR 1020020005076 A KR1020020005076 A KR 1020020005076A KR 20020005076 A KR20020005076 A KR 20020005076A KR 20030064975 A KR20030064975 A KR 20030064975A
- Authority
- KR
- South Korea
- Prior art keywords
- resin film
- pad
- via hole
- ito
- liquid crystal
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000010408 film Substances 0.000 claims abstract description 56
- 239000011347 resin Substances 0.000 claims abstract description 43
- 229920005989 resin Polymers 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000010409 thin film Substances 0.000 claims abstract description 25
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 2
- 238000012360 testing method Methods 0.000 abstract description 15
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 abstract 1
- 230000001681 protective effect Effects 0.000 description 8
- 239000000523 sample Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/42—Arrangements for providing conduction through an insulating substrate
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Optics & Photonics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Liquid Crystal (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
Abstract
본 발명은 고개구율 액정표시장치의 제조방법을 개시하며, 개시된 본 발명의 방법은, 화소부 및 패드부를 갖는 투명성 절연기판 상에 두껍게 저유전율의 레진막을 도포하는 공정과, 상기 레진막을 국부적으로 식각하여 화소부에서의 박막트랜지스터 부분과 패드부에서의 패드를 각각 노출시키는 제1 및 제2비아홀을 형성하는 공정과, 상기 레진막 상에 ITO를 증착하는 공정과, 상기 ITO를 패터닝하여 제1비아홀을 통해 박막트랜지스터와 콘택되는 화소전극 및 제2비아홀을 통해 패드와 콘택되는 ITO 패턴을 형성하는 공정을 포함하는 고개구율 액정표시장치의 제조방법에 있어서, 상기 제1 및 제2비아홀을 형성하는 공정은 상기 제2비아홀 형성 영역을 완전 노광하면서 인접하는 제2비아홀 형성 영역들 사이 영역을 하프 톤(Half Tone) 노광하여 상기 제2비아홀이 낮은 단차로 형성되도록 하는 것을 특징으로 하며, 여기서, 상기 하프 톤 노광은 각 패드에 대응하는 마스크 영역에는 개구 패턴을 갖으면서, 인접하는 패드 사이 영역에 대응하는 마스크 영역에는 상대적으로 미세한 폭의 슬릿 패턴들을 갖는 노광 마스크를 사용하여 수행한다.
Description
본 발명은 고개구율 액정표시소자의 제조방법에 관한 것으로, 특히, 테스트시에 패드부의 두꺼운 레진막이 함몰되는 것으로 인해 패드와 프루브 핀간의 콘택 불량이 유발되는 것을 방지하기 위한 방법에 관한 것이다.
액정표시소자는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 각 화소마다 스위칭 소자로서 박막 트랜지스터가 구비되는 박막트랜지스터 액정표시장치는 CRT에 필적할만한 화면의 고화질화, 대형화 및 컬러화 등을 실현하였으며, 최근에 들어서는, 노트북 PC 및 모니터 시장에서 크게 각광 받고 있다.
이와 같은 박막트랜지스터 액정표시장치는 개략적으로 박막트랜지스터 및 화소전극이 구비된 어레이 기판과, 컬러필터 및 상대전극이 구비된 컬러필터 기판이 액정층의 개재하에 합착된 구조를 갖는다.
한편, 이와 같은 박막트랜지스터 액정표시장치를 제조함에 있어서, 그 제조 공정 수, 특히, 상기 어레이 기판의 제조 공정수를 감소시키는 것은 매우 중요하다. 왜냐하면, 제조 공정 수를 감소시킬수록 박막트랜지스터 액정표시장치의 제조 비용 및 시간을 감소시킬 수 있고, 그래서, 더 저렴한 값에 보다 많은 양의 박막트랜지스터 액정표시장치를 보급할 수 있기 때문이다.
여기서, 제조 공정수의 감소는 마스크 수의 감소에 의해 실현되며, 통상의 어레이 기판은 7-마스크 공정을 통해 양산되어 왔으나, 최근에는 BCE(Back Channel Etch) 기술을 적용한 5-마스크 공정을 통해 양산되고 있고, 아울러, 하프 톤(Half Tone) 노광을 이용한 3-마스크 또는 4-마스크 공정에 의해서도 제조되고 있다.
상기 BCE 기술을 적용한 5-마스크 공정에 있어서, ITO로된 화소전극은 어레이 기판의 최상부에 배치되며, 탑 ITO 구조를 갖는 어레이 기판의 개략적인 구조는 도 1에 도시된 바와 같다.
도 1을 참조하면, 투명성 절연기판인 유리기판(1)의 적소에 게이트 전극(2)과, 게이트 절연막(3), a-Si으로된 채널층(4), n+ a-Si으로된 에치스톱퍼(5) 및 소오스/드레인 전극(6)을 포함하는 박막트랜지스터(TFT)가 형성되어 있고, 상기 박막트랜지스터(TFT)를 포함한 기판(1)의 전면 상에는 PVX로 이루어진 보호막(7)이 형성되어 있으며, 화소부에 해당하는 보호막 부분 상에는 박막트랜지스터(TFT)와 콘택되는 ITO 재질의 화소전극(8)이 형성되어 있고, 아울러, 패드부에 해당하는 보호막 부분 상에는 비아홀을 통해 패드(2a)와 콘택되는 ITO 패턴(9)이 형성되어 있다.
한편, 이와 같은 박막트랜지스터 액정표시장치에 있어서, 고화질을 얻기 위해서는 화소전극의 면적에 대한 실제 빛 투과 비율인 개구율의 향상이 우선적이며, 이를 위해서는 화소전극의 면적을 증가시켜야만 한다. 그런데, 단순히 화소전극의 면적만을 증가시키게 되면, 기생 캐패시턴스가 증가되는 바, 화질 저하가 초래될 수 있다.
따라서, 고개구율을 얻기 위한 하나의 노력으로서, PVX로된 보호막 상에 저유전율을 갖는 레진막을 두껍게 형성하여, 상기 레진막 자체의 낮은 유전율과 화소전극과 하부 금속층간의 간격 증가를 통해 기생 캐패시턴스를 감소시키고, 부가적으로 상기 레진막 코팅에 의한 평탄화 효과를 얻는 새로운 어레이 기판 구조가 제안되었으며, 그 개략적인 어레이 기판 구조는 도 2에 도시된 바와 같다.
도 2를 참조하면, 고개구율을 얻을 수 있는 어레이 기판 구조는 도 1의 그것과 유사하며, 단지, PVX로된 보호막(7) 상에 두껍게 레진막(10)이 도포되고, ITO로된 화소전극(8a)과 ITO 패턴(9a)은 레진막(10), 보호막(7) 및 게이트 절연막(3)을 식각하여 형성한 비아홀을 통해 박막트랜지스터(TFT) 및 패드(2a)와 콘택된다.
그러나, 전술한 바와 같은 고개구율 액정표시장치는 기생 캐패시턴스를 감소시키기 위해 적용된 레진막이 패드부에도 두껍게 도포된 것과 관련하여, 후속하는 어레이 기판 테스트시에 프루브 핀(probe pin)의 가압에 의해 두꺼운 레진막이 함몰될 수 있는 현상이 발생될 수 있으며, 이에 따라, 패드와 프루브 핀간의 콘택 불량이 유발됨으로써, 테스트 신뢰성이 확보되지 못하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 패드부의 두꺼운 레진막이 함몰되는 것으로 인해 패드와 프루브 핀간의 콘택 불량이 유발되는 것을 방지할 수 있는 고개구율 액정표시장치의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 탑 ITO 구조의 어레이 기판을 도시한 단면도.
도 2는 종래 고개구율 액정표시장치의 어레이 기판을 도시한 단면도.
도 3은 본 발명의 실시예에 따라 제조된 고개구율 액정표시장치의 어레이 기판을 도시한 단면도.
도 4 및 도 5는 종래 및 본 발명에 따른 비아홀 형성시 사용되는 노광 마스크의 패드부 모식도 및 이를 통해 형성된 어레이 기판에서의 패드부 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 유리기판 2 : 게이트 전극
3 : 게이트 절연막 4 : 채널층
5 : 오믹콘택층 6 : 소오스/드레인 전극
7 : 보호막 8,8a : 화소전극
9,9a,9b : ITO 패턴 10 : 레진막
21 : 개구 패턴 22 : 슬릿 패턴
상기와 같은 목적을 달성하기 위한 본 발명의 고개구율 액정표시장치의 제조방법은, 화소부 및 패드부를 갖는 투명성 절연기판 상에 두껍게 저유전율의 레진막을 도포하는 공정과, 상기 레진막을 국부적으로 식각하여 화소부에서의 박막트랜지스터 부분과 패드부에서의 패드를 각각 노출시키는 제1 및 제2비아홀을 형성하는 공정과, 상기 레진막 상에 ITO를 증착하는 공정과, 상기 ITO를 패터닝하여 제1비아홀을 통해 박막트랜지스터와 콘택되는 화소전극 및 제2비아홀을 통해 패드와 콘택되는 ITO 패턴을 형성하는 공정을 포함하는 고개구율 액정표시장치의 제조방법에 있어서, 상기 제1 및 제2비아홀을 형성하는 공정은 상기 제2비아홀 형성 영역을 완전 노광하면서 인접하는 제2비아홀 형성 영역들 사이 영역을 하프 톤(Half Tone) 노광하여 상기 제2비아홀이 낮은 단차로 형성되도록 하는 것을 특징으로 한다.
여기서, 상기 하프 톤 노광은 각 패드에 대응하는 마스크 영역에는 개구 패턴을 갖으면서, 인접하는 패드 사이 영역에 대응하는 마스크 영역에는 상대적으로 미세한 폭의 슬릿 패턴들을 갖는 노광 마스크를 사용하여 수행한다.
본 발명에 따르면, 패드들 사이의 레진막 두께를 낮춤으로써, ITO 패턴이 큰 단차없이 형성되도록 할 수 있으며, 이에 따라, 어레이 테스트시에 콘택 불량이 유발되는 것을 방지할 수 있고, 결국, 테스트 신뢰성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3은 본 발명의 실시예에 따라 제조된 고개구율 액정표시장치의 어레이 기판을 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다. 여기서, 도 1 및 도 2와 동일한 부분은 동일한 도면부호로 나타낸다.
먼저, 투명성 절연기판인 유리기판(1)의 적소, 즉, 박막트랜지스터부에 공지의 공정에 따라 게이트 전극(2)과, 게이트 절연막(3), a-Si의 채널층(4), n+ a-Si의 에치스톱퍼(5) 및 소오스/드레인 전극(6)이 차례로 적층된 박막트랜지스터(TFT)를 형성하고, 동시에, 패드부에 수 개의 패드(2a)를 형성한다.
그런다음, 상기 박막트랜지스터(TFT) 및 패드(2a)를 덮도록 기판(1)의 전면 상에는 PVX의 보호막(7)을 도포하고, 이어, 상기 보호막(7) 상에 저유전율의 레진막(10)을 두껍게 도포한다.
다음으로, 국부적으로 레진막(10)과 보호막(7) 및 게이트 절연막(3)을 식각하여 화소부에서의 박막트랜지스터(TFT)의 일부분을 노출시키는 제1비아홀(Vh1)과 패드부에서의 각 패드(2a)를 노출시키는 제2비아홀(Vh2)을 형성한다.
그리고나서, 상기 레진막(10) 상에 ITO의 증착한 후, 이를 패터닝하여 제1비아홀(Vh1)을 통해 박막트랜지스터(TFT)와 콘택되는 화소전극(8a)과 제2비아홀(Vh2)을 통해 각 패드(2a)와 콘택되는 ITO 패턴(9b)을 형성함으로써, 본 발명의 고개구율 액정표시장치에서의 어레이 기판을 완성한다.
여기서, 상기 제1 및 제2비아홀(Vh1, Vh2) 형성을 위한 공정은 다음과 같은 방식으로 진행한다.
도 4 및 도 5는 종래 및 본 발명에 따른 비아홀 형성시에 사용되는 노광 마스크의 패드부 모식도 및 이를 통해 형성된 어레이 기판에서의 패드부 단면도이다.
우선, 종래의 노광 마스크는, 도 4에 도시된 바와 같이, 어레이 기판에서의 패드부에 해당하는 부분에 각 패드와 대응하여 수 개의 개구 패턴(21)을 구비한다. 따라서, 이러한 노광 마스크를 이용하여 레진막(10) 자체를 노광한 후에 현상하거나, 또는, 비감광성인 레진막(10) 상에 감광성 레진막의 도포 후에 이를 노광 및 현상한 후, 감광성 레진막 패턴을 이용한 레진막(10)의 식각을 통해 상기 패드(2a)를 노출시키는 제2비아홀(Vh2a)을 형성한 경우, 상기 제2비아홀(Vh2a)은 상기 레진막(10)의 두께에 해당하는 만큼의 단차를 갖게 되며, 이에따라, 패드(2a)와 콘택되도록 형성한 ITO 패턴(9a)도 큰 단차를 갖게 되고, 그래서, 기판 테스트시에 프루브 핀의 가압에 의한 레진막(10)의 함몰이 발생되어 콘택 불량이 유발될 수 있다.
반면, 본 발명의 노광 마스크는, 도 5에 도시된 바와 같이, 어레이 기판에서의 패드부에 해당하는 부분에 각 패드와 대응하여 수 개의 개구 패턴(21)을 구비하며, 아울러, 패드들 사이 영역에 대응하는 마스크 부분, 즉, 상기 개구 패턴들(21) 사이에 미세 폭의 개구 패턴인 슬릿 패턴들(22)을 구비한다.
이 경우, 상기한 본 발명의 노광 마스크를 사용하여 레진막(10) 자체, 또는, 추가 도포된 감광성 레진막의 노광을 수행하게 되면, 패드(2a) 상의 레진막 부분 또는 추가 도포된 감광성 레진막 부분이 노광됨은 물론 인접하는 패드(2a) 사이의 레진막 부분 또는 추가 도포된 감광성 레진막 부분이 하프 톤 노광됨으로써, 패드부에 잔류된 레진막(10), 보다 정확하게는 인접하는 패드들(2a) 사이 영역에 잔류된 레진막(10)의 두께는 현격하게 얇아지며, 이에 따라, 제2비아홀(Vh2)의 단차는 물론 상기 패드(2a)와 콘택하도록 형성된 ITO 패턴(9b)의 단차도 작아지게 된다.
따라서, 기판 테스트시에 프루브 핀의 가압에 의한 레진막의 함몰은 거의 유발되지 않으며, 그래서, 패드와 테스트 핀간의 콘택 불량은 야기되지 않는다.
결국, 본 발명은 박막트랜지스터 및 패드를 노출시키는 제1 및 제2비아홀의 형성시, 패드부에 대응하는 마스크 영역에 슬릿 패턴을 추가 설계하여 패드 사이의 레진막 부분이 하프 톤 노광되도록 하는 방식을 이용함으로써, 어레 테스트시에 레진막의 함몰에 기인하는 패드와 테스트 핀간의 콘택 불량 발생을 방지할 수 있으며, 그래서, 테스트 신뢰성을 확보할 수 있다.
이상에서와 같이, 본 발명은 비아홀 형성시에 사용하는 노광 마스크의 설계 변경을 통한 하프 톤 노광 공정을 통해 패드들 사이의 레진막 두께를 낮춤으로써 각 패드와 콘택되는 ITO 패턴이 큰 단차없이 형성되도록 할 수 있으며, 이에 따라, 어레이 테스트시에 테스트 핀에 의한 레진막의 함몰에 기인하는 콘택 불량의 유발을 방지할 수 있는 바, 어레이 테스트 신뢰성을 향상시킬 수 있다.
또한, ITO 패턴을 포함한 각 패드의 단차를 낮춤으로써, 모듈 공정에서 패드에 TCP 부착할때 발생할 수 있는 불량도 개선시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (2)
- 화소부 및 패드부를 갖는 투명성 절연기판 상에 두껍게 저유전율의 레진막을 도포하는 공정과, 상기 레진막을 국부적으로 식각하여 화소부에서의 박막트랜지스터 부분과 패드부에서의 패드를 각각 노출시키는 제1 및 제2비아홀을 형성하는 공정과, 상기 레진막 상에 ITO를 증착하는 공정과, 상기 ITO를 패터닝하여 제1비아홀을 통해 박막트랜지스터와 콘택되는 화소전극 및 제2비아홀을 통해 패드와 콘택되는 ITO 패턴을 형성하는 공정을 포함하는 고개구율 액정표시장치의 제조방법에 있어서,상기 제1 및 제2비아홀을 형성하는 공정은 상기 제2비아홀 형성 영역을 완전 노광하면서 인접하는 제2비아홀 형성 영역들 사이 영역을 하프 톤(Half Tone) 노광하여 상기 제2비아홀이 낮은 단차로 형성되도록 하는 것을 특징으로 하는 고개구율 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 하프 톤 노광은각 패드에 대응하는 마스크 영역에는 개구 패턴을 갖으면서, 인접하는 패드 사이 영역에 대응하는 마스크 영역에는 상대적으로 미세한 폭의 슬릿 패턴들을 갖는 노광 마스크를 사용하여 수행하는 것을 특징으로 하는 고개구율 액정표시장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020005076A KR100850379B1 (ko) | 2002-01-29 | 2002-01-29 | 고개구율 액정표시장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020005076A KR100850379B1 (ko) | 2002-01-29 | 2002-01-29 | 고개구율 액정표시장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030064975A true KR20030064975A (ko) | 2003-08-06 |
| KR100850379B1 KR100850379B1 (ko) | 2008-08-04 |
Family
ID=32219734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020005076A KR100850379B1 (ko) | 2002-01-29 | 2002-01-29 | 고개구율 액정표시장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100850379B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7422916B2 (en) | 2004-06-29 | 2008-09-09 | Samsung Electronics Co., Ltd. | Method of manufacturing thin film transistor panel |
| US7646017B2 (en) | 2004-09-03 | 2010-01-12 | Samsung Electronics Co., Ltd. | Thin film transistor array panel including assistant lines |
| US7776633B2 (en) | 2006-09-15 | 2010-08-17 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method of manufacture |
| US8193700B2 (en) | 2008-12-24 | 2012-06-05 | Samsung Electronics Co., Ltd. | Organic light emitting device and manufacturing method thereof |
| KR20170113895A (ko) * | 2016-03-29 | 2017-10-13 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100569715B1 (ko) * | 1998-08-21 | 2006-07-31 | 삼성전자주식회사 | 평면 구동 방식 액정 표시 장치의 제조 방법 |
| KR100333271B1 (ko) * | 1999-07-05 | 2002-04-24 | 구본준, 론 위라하디락사 | 배선의 단락 및 단선 테스트를 위한 박막트랜지스터-액정표시장치의 어레이기판과 그 제조방법. |
-
2002
- 2002-01-29 KR KR1020020005076A patent/KR100850379B1/ko active IP Right Grant
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7422916B2 (en) | 2004-06-29 | 2008-09-09 | Samsung Electronics Co., Ltd. | Method of manufacturing thin film transistor panel |
| US7646017B2 (en) | 2004-09-03 | 2010-01-12 | Samsung Electronics Co., Ltd. | Thin film transistor array panel including assistant lines |
| US7989809B2 (en) | 2004-09-03 | 2011-08-02 | Samsung Electronice Co., Ltd. | Thin film transistor array panel including assistant lines |
| US7776633B2 (en) | 2006-09-15 | 2010-08-17 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method of manufacture |
| US8193700B2 (en) | 2008-12-24 | 2012-06-05 | Samsung Electronics Co., Ltd. | Organic light emitting device and manufacturing method thereof |
| KR20170113895A (ko) * | 2016-03-29 | 2017-10-13 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100850379B1 (ko) | 2008-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7760318B2 (en) | Method of manufacturing array substrate for liquid crystal display device with gate pad terminal acting as etching mask | |
| US7531372B2 (en) | Method for manufacturing array substrate for liquid crystal display device | |
| US6204081B1 (en) | Method for manufacturing a substrate of a liquid crystal display device | |
| KR100232177B1 (ko) | 액정 표시 장치의 쇼팅바 및 그의 제조방법 | |
| US8183070B2 (en) | Array substrate for liquid crystal display device and method of fabricating the same | |
| JP4594292B2 (ja) | フォトマスク及びこれを利用した液晶表示装置用アレイ基板の製造方法 | |
| KR101322885B1 (ko) | 어레이 기판과 액정 디스플레이 | |
| KR100792466B1 (ko) | 액정표시장치용 어레이 기판 및 그의 제조방법 | |
| US7179673B2 (en) | Method of fabricating liquid crystal display device | |
| US7787098B2 (en) | Manufacturing method of a liquid crystal display device comprising a first photosensitive layer of a positive type and a second photosensitive layer of a negative type | |
| KR100850379B1 (ko) | 고개구율 액정표시장치의 제조방법 | |
| KR20040012200A (ko) | 프린지 필드 스위칭 모드 액정표시장치의 제조방법 | |
| US8435722B2 (en) | Method for fabricating liquid crystal display device | |
| JP3462666B2 (ja) | 液晶表示装置の製造方法 | |
| KR20020091447A (ko) | 고개구율 액정표시장치의 제조방법 | |
| US5916737A (en) | Method for fabricating liquid crystal display device | |
| KR101369257B1 (ko) | 하프-톤 마스크를 이용한 박막 트랜지스터 액정표시장치의제조방법 | |
| US6842201B2 (en) | Active matrix substrate for a liquid crystal display and method of forming the same | |
| KR100701662B1 (ko) | 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 | |
| KR20070072204A (ko) | 액정표시소자 및 제조방법 | |
| KR20050053280A (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR20030021382A (ko) | 액정표시장치의 제조방법 | |
| KR100671521B1 (ko) | 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 | |
| KR20020027731A (ko) | 액정표시장치용 어레이기판과 그 제조방법 | |
| KR20020091458A (ko) | 에프.에프.에스 모드의 액정표시장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130612 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140624 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150617 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160616 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170621 Year of fee payment: 10 |