KR20000044600A - 반도체 메모리 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 금속배선의 접착막으로 사용되는 Ti막에서 Ti가 캐패시터의 상부전극을 통하여 강유전체막으로 확산하는 것을 효과적으로 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조 방법에 관한 것으로, 금속배선 형성 과정에서 Ti 접착막으로부터 캐패시터 내부로 Ti가 확산되는 것을 억제하기 위해 SBTN 등의 강유전체막 상에 구조가 치밀한 산화막을 형성하는데 그 특징이 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 상부전극과 연결되는 금속 배선 형성시 Ti막 접착막으로부터 Ti가 강유전체막으로 확산되는 것을 효과적으로 방지할 수 있는 반도체 메모리 소자의 캐패시터 형성 방법에 관한 것이다.
강유전체 기억 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. 강유전체 기억소자의 유전물질로는 SrxBiyTa2O9(이하 SBT), SrxBiy(Ta1-zNbz)2O9(이하 SBTN), Pb(ZrxTi1-x)O3(이하 PZT) 박막이 주로 사용되는데, 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
특히, 캐패시터의 상부전극과 기판 등을 연결하기 위한 금속 배선 형성 공정에서 접촉저항을 감소시키기 위하여 사용되는 Ti는 집적화(integration) 과정에서 Pt 상부전극을 통과하여 SBTN 등의 강유전체막과 상부전극 계면에 쌓이게 되고, 후속 열처리(anneal) 공정에서 Ti는 결정립, 분역, 분역 계면등으로 확산하고 산소와 반응하여 미세한 산화물을 형성하거나, 단일 원소(element)로 존재하여 결함(defect)으로 작용한다. 결정립, 분역, 분역 계면에 존재하는 결함은 분극을 방해하여 낮은 분극 특성을 나타내며, 누설 전류의 경로(path)로 작용하여 전기적 특성을 급격하게 열화시킨다. 또한 Ti은 레이어드 페롭스카이트 구조(layered perovskite structure)를 이루는 Ta, Nb 사이트(site)에 치환하여 구조를 파괴하거나 굴곡시켜 외부에서 인가되는 빠른 주파수에 급격하게 분극값이 작아지는 분극피로 현상을 발생시킨다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 금속배선의 접착막으로 사용되는 Ti막에서 Ti가 캐패시터의 상부전극을 통하여 강유전체막으로 확산하는 것을 효과적으로 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1 내지 도5는 본 발명의 일실시예에 따른 반도체 메모리 소자의 캐패시터 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
18: Pt 하부전극 19: 강유전체막
20: Ta-Nb 산화막 21: Pt 상부전극
상기와 같은 목적을 달성하기 위한 본 발명은 캐패시터의 하부전극을 형성하는 제1 단계; 상기 하부전극 상에 강유전체막을 형성하는 제2 단계; 상기 강유전체막 상에 확산방지를 위한 산화막을 형성하는 제3 단계; 및 상기 산화막 상에 상부전극을 형성하는 제4 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조 방법을 제공한다.
본 발명은 금속배선 형성 과정에서 Ti 접착막으로부터 캐패시터 내부로 Ti가 확산되는 것을 억제하기 위해 SBTN 등의 강유전체막 상에 구조가 치밀한 산화막을 형성하는데 그 특징이 있다.
예로써, 치밀한 구조의 Ta-Nb 산화막을 형성하기 위해서는 Ta-Nb 타겟(target)을 이용한 스퍼터링(sputtering)으로 증착공정을 실시하고, 산소 분위기의 관상로(furnace)에서 산화공정을 실시하는 제1 방법, Ta와 Nb로 이루어지는 금속-유기 증착 화학제(metal organic chemical deposition)를 이용하여 스핀-온(spin on) 공정을 실시하고, 핵생성, 결정화 성장 공정을 실시하는 제2 방법, 금속 유기 소오스(metal organic source)를 이용하여 화학기상증착(chemical vapor deposition, CVD) 방법으로 형성하는 제3 방법 또는 저온 산화 방법으로 플라즈마(plasma) 활성화 에너지를 이용하고 다양한 반응 가스를 이용하여 산화막을 형성하는 제4 방법 등 다양한 증착 방식을 이용하여 강유전체막 상에 400 Å 내지 700 Å 두께의 산화막을 형성한다.
또한, 산화막 형성 후 관상로 열처리(furnace anneal), 급속열처리(rapid thermal anneal, RTA) 공정을 실시하여 충분한 산화 반응이 일어나도록 함으로써 산화막 구조를 치밀하게 한다. 이때, 관상로 열처리는 500 ℃ 내지 800 ℃에서 실시하며, RTA 공정은 600 ℃ 내지 1100℃ 온도에서 실시한다.
이하, 첨부된 도면 도1 내지 도5를 참조하여 본 발명의 일실시예에 따른 반도체 메모리 소자의 캐패시터 제조 방법을 상세히 설명한다.
먼저, 도1에 도시한 바와 같이 워드라인(word line) 및 비트라인(bit line) 형성이 완료된 반도체 기판(10) 상에 층간절연막(16)을 형성하고, 층간절연막(16, 14)을 선택적으로 식각하여 트랜지스터의 접합(도시하지 않음)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막(17)을 형성한다. 도1에서 미설명 도면부호 '11'은 소자분리막. '12'는 게이트 산화막. '13'은 게이트 전극, '15'는 비트라인을 각각 나타낸다.
다음으로. 도2에 도시한 바와 같이 층간절연막(16)이 노출될 때까지 폴리실리콘막(17)을 화학적 기계적 연마(chemical mechanical polishing) 방법으로 평탄화시켜 콘택홀 내에 폴리실리콘막(17)으로 플러그(plug)를 형성한다.
다음으로, 도3에 도시한 바와 같이 전체 구조 상에 Pt 하부전극(18)을 형성한 다음, Pt 하부전극(18) 상에 SBTN(SrxBiy(Ta1-zNbz)2O9)) 등의 강유전체막(19)을 형성한다. SrxBiy(Ta1-zNbz)2O9에서 x는 0.6 내지 1.0, y는 1.5 내지 2.5, z는 0 내지 0.5의 값을 갖는다.
이때, 강유전체막(19)은 스핀-온(Spin-on), 스퍼터링(sputter), 화학기상증착법 (chemical vapor deposition, CVD), LSMCD (liquid source mixed chemical deposition) 등 다양한 증착 방식을 이용하여 형성한다.
스핀-온 방법으로 SBTN 막을 형성한 경우 RTA 방법으로 핵을 형성하고, 후속고온 열공정을 실시하여 결정립을 성장한다. 스퍼터링 방법으로 SBTN막을 형성할 경우 조성을 유지하기 위해 상온에서 증착하고, 800 ℃ 내지 1000 ℃ 온도에서 10초 내지 20 초 동안 RTA를 실시하여 일정 크기의 결정 성장을 이룬 다음, 후속 고온 열공정을 통해 결정립을 성장시킨다. CVD 방식으로 SBTN막을 형성할 경우 Nb의 도핑농도는 20 % 내지 30 %가 되도록 하고, O2, H2O, N2O, H2O2등의 반응소스를 주입하여 플라즈마 활성화 상태에서 형성한다. 이때, 반응에 필요한 열적 에너지(thermal energy)를 얻기 위하여 350 ℃ 내지 700 ℃에서 형성하며, 저온에서 핵을 형성하고 후속 고온 열공정을 통해 결정립을 성장시킨다.
다음으로, 도4에 도시한 바와 같이 강유전체막(19) 상에 다양한 증착 방식을 이용하여 Ta-Nb 산화막(20)을 형성한다. Ta-Nb 산화막(20)에서 Ta : Nb의 비는 7:3이 되도록 한다. Ta-Nb 산화막(20)은 스퍼터링, 스핀-온, CVD 또는 PECVD(plasma enhanced chemical vapor deposition) 방법으로 형성한다.
스퍼터링을 이용한 Ta-Nb 산화막(20) 형성의 경우에는 Ta-Nb 타겟을 이용한다. 또한, 스핀-온 방법을 이용하는 경우에는 Ta : Nb = 7:3 비율을 갖는 액체 소오스(liquid source)를 이용하여 형성하며, 액체 소오스 합성시 초기 출발물질인 금속(metal) 분말을 용해시키는 옥탄(octane)을 용매로 이용하고, 옥탄으로 형성되는 액체에 함유된 금속 물질의 안정제로 엔-부틸 아세테이트(n-butyl acetate)를 사용한다. 그리고, CVD 방법을 이용한 Ta-Nb 산화막(20) 형성시에는 300 Å 내지 500 Å 두께의 산화막을 400 ℃ 내지 600 ℃ 온도에서 O2, N2O 가스를 이용하여 증착한다. 또한, PECVD 방법을 이용할 경우에는 350 ℃ 내지 600 ℃ 온도에서 80 W 내지 200 W의 낮은 전력(power)을 인가하고, N2O 또는 O2가스를 사용하여 250 Å 내지 400 Å의 두께의 Nb-Ta 산화막(20)을 형성한다.
이어서, 관상로 열처리 또는 600 ℃ 내지 1100 ℃ 온도에서 RTA를 실시하여 Nb- Ta 산화막 구조가 치밀해지도록 한다.
다음으로, 도5에 도시한 바와 같이 Ta-Nb 산화막(20) 상에 Pt 상부전극(21)을 형성하여 MFM (Metal-Ferroelectric-Metal) 구조가 이루어지도록 하고, Pt 상부전극(21), Ta-Nb 산화막(20), 강유전체막(19) 및 Pt 하부전극(19)을 선택적으로 식각하여 캐패시터 구조를 형성한 후, SiO2등으로 보호산화막(capping oxide)(22)을 형성하고, 보호산화막(22)을 선택적으로 식각하여 Pt 상부전극(21)을 노출시킨다. 이어서, Pt 상부전극(21)과 연결되는 금속배선(23)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 상부전극과 강유전체막 사이에 산화막을 형성하여 금속배선의 접착막으로 사용되는 Ti막에서 Ti가 캐패시터의 상부전극을 통하여 강유전체막으로 확산하는 것을 효과적으로 방지할 수 있다. 이에 따라 캐패시터의 안정한 전기적 특성 확보 및 집적화 과정에서 발생되는 특성 열화를 억제할 수 있다.
Claims (8)
- 캐패시터 제조 방법에 있어서,캐패시터의 하부전극을 형성하는 제1 단계;상기 하부전극 상에 강유전체막을 형성하는 제2 단계;상기 강유전체막 상에 확산방지를 위한 산화막을 형성하는 제3 단계; 및상기 산화막 상에 상부전극을 형성하는 제4 단계를 포함하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 강유전체막을 SrxBiy(Ta1-zNbz)2O9)(여기서, x는 0.6 내지 1.0, y는 1.5 내지 2.5, z는 0 내지 0.5임)으로 형성하고,상기 산화막을 Ta 및 Nb가 포함된 산화막으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 2 항에 있어서,상기 제3 단계 후,상기 산화막 구조를 치밀하게 하기 위한 관상 열처리 또는 급속열처리(rapid thermal anneal)를 실시하는 제5 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제3 단계에서,상기 산화막은 Ta : Nb이 7:3의 비로 함유된 것을 특징으로 하는 캐패시터 제조 방법.
- 제 4 항에 있어서,상기 제3 단계에서,상기 산화막을 스퍼터링(sputtering) 방법으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 4 항에 있어서,상기 제 3 단계에서,상기 산화막을, 옥탄(octane)을 용매로 이용하고, 엔-부틸 아세테이트(n-butyl acetate)를 안정제로 이용한 용액을 형성하여 스핀 온(spin on) 방법으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 4 항에 있어서,상기 제3 단계에서,상기 산화막을, 400 ℃ 내지 600 ℃ 온도에서 O2또는 N2O 가스를 이용하여 화학기상증착법으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 4 항에 있어서,상기 제3 단계에서,상기 산화막을 350 ℃ 내지 600 ℃ 온도에서 80 W 내지 200 W의 전력(power)을 인가하고, N2O 또는 O2가스를 사용하여 화학기상증착법으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
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