KR100309817B1 - 비휘발성 메모리 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 캐패시터 제조 방법에 관한 것으로, 강유전 특성이 우수한 SBTN 박막을 비휘발성 강유전(ferroelectric) 메모리 소자의 저장전극으로 이용하는 경우, SBTN 박막의 미세 구조를 개선하기 위하여, 소자 분리막이 형성된 반도체 기판 상부에 워드라인, 비트라인 등 메모리 소자 제조를 위한 하부 구조를 형성한 후 전체 구조 상부에 제 2 폴리실리콘간 산화막을 형성하는 단계와, 상기 제 2 폴리실리콘간 산화막을 패터닝하여 콘택 홀을 형성하고 전체 구조 상부에 플러그용 폴리실리콘을 형성한 후 평탄화하여 폴리실리콘 플러그를 형성하는 단계와, 전체 구조 상부에 하부 전극 및 SBTN 박막을 순차적으로 형성하는 단계와, 온도를 3단계에 걸쳐 연속적으로 상승시키면서 3단계 RTA 공정을 실시하는 단계와, 고온 열처리 공정을 실시하는 단계와, 전체 구조 상부에 상부 전극을 형성한 후 마스크를 이용한 식각 공정으로 상기 상부 전극, SBTN 박막 및 하부 전극을 패터닝하는 단계를 순서적으로 실시하여 치밀하고 큰 SBTN 박막의 결정립을 형성시켜 캐패시터의 전기적 특성을 향상시킬 수 있는 비휘발성 메모리 소자의 캐패시터 제조 방법이 개시된다.
Description
본 발명은 비휘발성 메모리 소자의 캐패시터 제조 방법에 관한 것으로, 특히 강유전 특성이 우수한 SBTN 박막을 비휘발성 강유전(ferroelectric) 메모리 소자의 저장전극으로 이용하는 경우, SBTN 박막의 미세 구조를 개선하여 소자의 전기적 특성을 향상시킬 수 있는 비휘발성 메모리 소자의 캐패시터 제조 방법에 관한 것이다.
비휘발성 메모리 소자의 저장 전극 물질로 사용되는 SBTN (SrxBi2-y(Ta1-zNbZ)2O9) 박막은 우수한 전기적 특성을 가지기 위해 증착 후 급속 열처리 공정(Rapid Thermal Anneal; RTA) 공정으로 페롭스카이트 SBTN 핵을 생성하고, 퍼니스를 이용한 열처리 공정에 의해 결정립을 성장시킨다. 이때, SBTN 캐패시터의 물리적, 전기적 특성은 페롭스카이트 SBTN 핵 생성에 크게 의존한다. 핵 생성을 위한 RTA 온도를 700℃ 이하로 낮게 한 경우, 코딩된 SBTN 박막은 페롭스카이트와 플루라이트의 두 상이 혼합되어 있는 구조로, SBTN 캐패시터의 분극 값이 낮게 나타나는 등 전기적 특성이 좋지 않다. 반면, 핵 생성 온도를 800℃ 이상의 높은 온도로 한 경우에는 SBTN 결정상은 페롭스카이트로 형성되지만, RTA 과정에서 이미 핵 생성은 완료되고 200 ∼ 500Å 크기의 결정립 상장이 빠르게 진행된다. 핵 생성과 결정립 성장이 동시에 이루어지면 후속 공정인 800℃ 열처리 과정에서 결정립이 급격하여 성장하여 다공성(porous)의 미세 구조를 가진다. 결정립이 커져 다공성 미세 구조를 갖는 SBTN 캐패시터는 분극 값과 항전압은 높은 값을 갖지만, 누설 전류 저항은 크게 증가한다. 특히, 파괴전압은 급격하게 감소하여 낮은 전압에서 파괴가 발생하여 소자의 동작을 어렵게 하는 문제점이 있다.
따라서, 본 발명은 SBTN 박막의 핵 생성시 온도 조건을 연속적인 3단계로 나누고, 각 단계에서 사용되는 반응 가스를 다양하게 변화시켜 RTA 공정을 실시하므로써, 치밀하고 큰 SBTN 박막의 결정립을 형성시켜 캐패시터의 전기적 특성을 향상시킬 수 있는 비휘발성 메모리 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자의 캐패시터 제조 방법은 소자 분리막이 형성된 반도체 기판 상부에 워드라인, 비트라인 등 메모리 소자 제조를 위한 하부 구조를 형성한 후 전체 구조 상부에 제 2 폴리실리콘간 산화막을 형성하는 단계와; 상기 제 2 폴리실리콘간 산화막을 패터닝하여 콘택 홀을 형성하고 전체 구조 상부에 플러그용 폴리실리콘을 형성한 후 평탄화하여 폴리실리콘 플러그를 형성하는 단계와; 전체 구조 상부에 하부 전극 및 SBTN 박막을 순차적으로 형성하는 단계와; 제 1 온도로 상기 SBTN 박막 내의 유기물 제거 및 산화를 위한 제 1 열처리 단계와; 상기 제 1 온도 보다 높은 제 2 온도로 상기 SBTN 박막내에 페롭스카이트 SBTN 핵을 생성하기 위한 제 2 열처리 단계와; 상기 제 2 온도보다 높은 제 3 온도로 상기 SBTN 박막내의 결정립 성장을 위한 제 3 열처리 단계와; 고온 열처리 공정을 실시하는 단계와; 전체 구조 상부에 상부 전극을 형성한 후 마스크를 이용한 식각 공정으로 상기 상부 전극, SBTN 박막 및 하부 전극을 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1e는 본 발명에 따른 비휘발성 메모리 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 소자 분리막
13 : 게이트 산화막 14 : 워드라인용 폴리실리콘층
15 : 제 1 폴리실리콘간 산화막 16 : 비트라인
17 : 제 2 폴리실리콘간 산화막 18 : 플러그용 폴리실리콘
18A : 폴리실리콘 플러그 19 : 하부전극
20 : 저장 전극 물질층 21 : 상부전극
22 : 층간 유전체막 23 : 금속 배선
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 1e는 본 발명에 따른 비휘발성 메모리 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 소자 분리막(12)이 형성된 반도체 기판(11) 상부에 게이트 산화막(13) 및 워드라인용 폴리실리콘층(14)을 형성하고 패터닝하여 워드라인을 형성한 다음, 전제 구조 상부에 제 1 폴리실리콘간 산화막(15)을 형성하고 접합 영역 상의 반도체 기판이 노출되도록 제 1 폴리실리콘간 산화막(15)을 패터닝한 후 비트라인(16)을 형성한다. 다음에, 전체 구조 상부에 제 2 폴리실리콘간 산화막(17)을 형성하고 패터닝하여 제 1 폴리실리콘간 산화막(15) 패터닝시 노출된 접합 영역 상의 반도체 기판을 노출시키고, 전체 구조 상부에 플러그용 폴리실리콘(18)을 형성한다.
도 1b는 플러그용 폴리실리콘층(18)을 화학적 기계적 연마(CMP) 공정에 의해 평탄화하여 제 2 폴리실리콘간 산화막(17)을 노출시키고 콘택 홀 내부에만 플러그용 폴리실리콘이 매립되도록 하여 폴리실리콘 플러그(18A)를 형성한 상태를 나타내는 단면도이다.
도 1c에 도시된 바와 같이, 전체 구조 상부에 하부 전극(19) 및 저장 전극 물질층(20)을 순차적으로 형성한다. 여기에서, 하부 전극(19)은 Pt/Ti를 이용하여 형성하고, 저장전극 물질층(20)은 SBTN(SrxBi2-y(Ta1-zNbZ)2O9) 박막을 이용하여 형성한다. 여기에서, SBTN 박막을 이용한 물질층(20)은 스핀-온, 스퍼터, CVD, LSMCD(Liquid Source Mist Chemical Deposition), PE-MOCVD 중 어느 하나를 이용하여 증착된다. 여기서, CVD 방식으로 SBTN 박막을 증착할 경우에는 반응 소오스를 O2, H2O, N2O, H2O2를 이용하고, SBTN 박막을 구성하는 Nb의 도핑 농도를 20 ∼ 30%원자로 하여 증착한다. 플라즈마 활성화 에너지를 이용한 PE-MOCVD 방식으로 SBTN 박막을 증착할 경우에는 5 ∼ 50mTorr의 압력에서 온도 조건을 400 ∼ 700℃로 하여 형성한다.
이후, 온도를 3단계에 걸쳐 연속적으로 상승시키면서 RTA 공정을 실시한다. 이러한 3단계 RTA 공정은 유기물 제거 및 산화를 위한 제 1 단계, 페롭스카이트 SBTN 핵 생성을 위한 제 2 단계 및 결정립 성장을 위한 제 3 단계로 이루어진다. 제 1 단계 RTA 공정은 페롭스카이트 구조를 이루는 가장 중요한 부분으로, 200 ∼ 550℃의 온도에서 약 100℃/sec 정도의 높은 승압 속도에서 산소 가스로 분위기를 유지하여 유기물을 제거하고 산화시킨다. 제 2 단계 RTA 공정은 안정화 단계로, 페롭스카이트 SBTN 핵을 생성하는 단계이며, 550 ∼ 700℃의 온도에서 승압 속도를 약 50℃/sec로 하여, 산소와 질소를 일정 비율로 조사시켜 치밀하고 고른 미세 구조를 형성한다. 여기에서, 산소는 및 질소는 3 ∼ 5 slm으로 혼합하여 사용한다.제 3 단계 RTA 공정은 일정 크기로 핵이 생성되고 결정립을 성장시키는 단계로, 700 ∼ 800℃의 온도 조건에서, 승압 속도를 약 30℃로 하여, 질소 또는 700℃ 이상에서 분해가 가능한 N2O 가스 분위기에서 결정립을 성장시키면, 산화에 의한 체적 증가는 크지 않기 때문에 결정립이 치밀하고 고르며, 높은 온도에서 열 공정이 일어나기 때문에 결정립의 크기 또한 큰 SBTN 캐패시터를 형성할 수 있다.
3단계 RTA 공정을 마친 후 퍼니스를 이용하여 700 ∼ 800℃의 온도에서 결정립의 급격한 성장 공정을 수행하는 단계를 추가하는 것도 가능하다.
도 1d에 도시된 바와 같이, 캐패시터가 형성된 전체 구조 상부에 상부 전극(21)을 형성한다. 여기에서, 상부 전극은 예를 들어 Pt를 이용하여 CVD 및 PVD 방식 중 어느 하나를 통하여 형성된다.
도 1e에 도시된 바와 같이, 패터닝 공정을 통해 금속-강유전물질-금속(Metal-Ferroelectric-Metal; MFM) 구조의 캐패시터를 형성한다. 이후, 전체 구조 상부에 층간 유전체막(IMD; 22)을 형성하고, MFM 구조의 캐패시터 상부가 노출되도록 콘택 홀을 형성한 후 금속층을 증착하고 패터닝하여 금속 배선(23)을 형성한다.
상술한 바와 같이, 본 발명에 의하면 비휘발성 메모리 소자의 저장전극물질로 SBTN 박막을 사용하는 경우, SBTN 박막 형성 후 온도를 3단계에 걸쳐 연속적으로 상승시키면서 RTA 공정을 실시하므로써, 구조가 치밀하고 결정립이 큰 페롭스카이트 SBTN 핵을 생성할 수 있게 되어, 후속 어닐링 공정에서 결정립을 거대화시켜 전기적 특성이 우수하고 소자 집적 과정에서 열화를 감소시켜 안정된 특성을 갖는 비휘발성 강유전 메모리 소자의 캐패시터를 형성할 수 있는 효과가 있다.
Claims (9)
- 소자 분리막이 형성된 반도체 기판 상부에 워드라인, 비트라인 등 메모리 소자 제조를 위한 하부 구조를 형성한 후 전체 구조 상부에 제 2 폴리실리콘간 산화막을 형성하는 단계와;상기 제 2 폴리실리콘간 산화막을 패터닝하여 콘택 홀을 형성하고 전체 구조 상부에 플러그용 폴리실리콘을 형성한 후 평탄화하여 폴리실리콘 플러그를 형성하는 단계와;전체 구조 상부에 하부 전극 및 SBTN 박막을 순차적으로 형성하는 단계와;제 1 온도로 상기 SBTN 박막 내의 유기물 제거 및 산화를 위한 제 1 열처리 단계와;상기 제 1 온도 보다 높은 제 2 온도로 상기 SBTN 박막내에 페롭스카이트 SBTN 핵을 생성하기 위한 제 2 열처리 단계와;상기 제 2 온도보다 높은 제 3 온도로 상기 SBTN 박막내의 결정립 성장을 위한 제 3 열처리 단계와;고온 열처리 공정을 실시하는 단계와;전체 구조 상부에 상부 전극을 형성한 후 마스크를 이용한 식각 공정으로 상기 상부 전극, SBTN 박막 및 하부 전극을 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극은 Pt/Ti를 이용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서.상기 SBTN 박막은 스핀-온, 스퍼터, CVD, PE-MOCVD 중 어느 하나의 방법을 이용하여 증착하는 것을 특징으로 하는 비휘발성 메모리 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 CVD 방법은 반응 소오스를 O2, H2O, N2O, H2O2를 이용하고, SBTN 박막을 구성하는 Nb의 도핑 농도를 20 ∼ 30%원자로 하여 증착하는 것을 특징으로 하는 비휘발성 메모리 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 PE-MOCVD 방법은 5 ∼ 50mTorr의 압력에서 온도 조건을 400 ∼ 700℃로 하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 단계 급속 열처리 공정은 200 ∼ 550℃의 온도범위의 상기 제 1 온도에서 약 100℃/sec 정도의 높은 승압 속도에서 산소 가스로 분위기를 유지하여 실시하는 것을 특징으로 하는 비휘발성 메모리 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계 급속 열처리 공정은 550 ∼ 700℃의 온도범위의 상기 제 2 온도에서 승온 속도를 약 50℃/sec로 하여, 3 ∼ 5 slm의 산소와 3 ∼ 5 slm의 질소를 일정 비율로 조사시켜 실시하는 것을 특징으로 하는 비휘발성 메모리 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계 급속 열처리 공정은 700 ∼ 800℃의 온도범위의 상기 제 3온도에서, 승온 속도를 약 30℃/sec로 하여, 질소 또는 N2O 가스 분위기에서 실시하는 것을 특징으로 하는 비휘발성 메모리 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 고온 열처리 공정은 퍼니스를 이용하여 700 ∼ 800℃의 온도범위에서 실시하는 것을 특징으로 하는 비휘발성 메모리 소자의 캐패시터 제조 방법.
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