KR20000036243A - 프로그램 중지 명령을 갖는 비휘발성 기록가능 메모리 - Google Patents

프로그램 중지 명령을 갖는 비휘발성 기록가능 메모리 Download PDF

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Abstract

본 방법 및 장치는 비휘발성 기록가능 메모리에서 프로그램 동작을 중지시킨다. 비휘발성 기록가능 메모리는 메모리 어레이, 명령 레지스터(120), 및 메모리 어레이 제어 회로(140)를 포함한다. 명령 레지스터(120)는 프로그램 중지 명령을 디코딩하고 중지 신호를 출력으로서 제공한다. 메모리 어레이 제어 회로(140)는 명령 레지스터(120)로부터 중지 신호를 수신하도록 연결된다. 메모리 어레이 제어 회로(140)는 데이터가 메모리 어레이에 기록되는 프로그램 동작을 수행한다. 메모리 어레이 제어 회로(140)는 중지 신호를 수신함에 따라 프로그램 동작을 중지시킨다.

Description

프로그램 중지 명령을 갖는 비휘발성 기록가능 메모리{NONVOLATILE WRITEABLE MEMORY WITH PROGRAM SUSPEND COMMAND}
비휘발성 기록가능 메모리에 대한 종래 기술의 한 형태는 플래시 소거가능 및 전기적 프로그래밍가능 판독전용 메모리(flash EPROM(이하 플래시 이피롬) 또는 flash memory(이하 플래시 메모리))이다. 전형적인 플래시 이피롬은 표준 전기적 프로그래밍가능 판독전용 메모리(EPROM; 이하 이피롬)와 같이 동일한 어레이 구성을 갖고 이피롬과 같은 유사한 방식으로 프로그래밍될 수 있다. 일단 프로그래밍되면, 플래시 이피롬의 전체 내용 또는 플래시 이피롬의 한 블록이 비교적 고속인 한 동작내에서 전기적으로 소거될 수 있다. 소거 전압은 플래시 이피롬 또는 플래시 이피롬의 한 블록에서 모든 셀의 소스에 대해 이용가능하도록 정해진다. 이에따라 전체 어레이 소거 또는 블록 소거가 발생한다. 이후 플래시 이피롬의 소거된 블록 또는 플래시 이피롬은 새로운 데이터로 다시 프로그래밍되어야 한다.
소거에 따라 플래시 이피롬은 종래의 전기적으로 소거가능하며 프로그래밍가능한 판독전용 메모리(EEPROM; 이하 이이피롬)와 상이하다. 종래의 이이피롬은 전형적으로 개별적인 셀 소거 제어에 대하여 선택 트랜지스터를 사용한다. 반면에, 플래시 이피롬은 전형적으로 단일 트랜지스터 셀로서 보다 높은 밀도를 얻는다.
종래 기술의 단일 비트 플래시 이피롬에 대해서, 논리값(1)은 비트 셀과 관련된 플로팅 게이트에서 저장되는 전자가 거의 없다는 것을 의미한다. 논리(0)은 비트 셀과 관련된 플로팅 게이트에서 많은 전자가 저장된다는 것을 의미한다. 플래시 이피롬을 소거함으로써 논리값(1)은 각 비트 셀에 저장될 수 있다. 플래시 이피롬의 각 단일 비트 셀은 이전 소거없이 논리값(0)으로부터 논리값(1)으로 겹쳐쓰여질 수 없다. 그러나, 전자를 소거된 상태와 관련된 플로팅 게이트에 단순히 더하는 것이라면, 플래시 이피롬의 각 단일 비트 셀은 논리값(1)으로부터 논리값(0)으로 기록될 수 있다.
플래시 이피롬은 판독, 프로그래밍(또는 기록), 그리고 소거될 수 있다. 종래 기술의 플래시 이피롬에 대해서, 바이트 데이터를 기록하는 프로그램 동작에는 전형적으로 거의 10마이크로초가 걸린다. 이것은, 프로그램 동작이 적절히 완료되었는지, 최대 프로그램 시간이 플래시 이피롬 제작자에 의해 명시되는지를 확실히 하기위해 필요한 마진이 있기 때문이다. 따라서, 전형적인 프로그램 동작은 10마이크로초가 걸리는 동안, 프로그램 동작이 정확히 수행되기위해 시스템은 최대 프로그램 동작 시간인 100마이크로초만큼 대기할 필요가 있다.
유사하게, 종래 기술의 플래시 이피롬에 대해서, 8킬로바이트 블록의 데이터를 소거하기위해 소거 동작은 300 내지 600 밀리초가 걸릴 수 있다. 그러나, 전체 블록의 데이터를 소거하는 동작이 정확히 수행되기위해 플래시 이피롬은 최대 소거 동작시간을 3초까지 요구할 수 있다.
소거 동작은 긴 대기시간을 갖기에, 종래 기술의 플래시 이피롬은 소거 중지 명령을 포함한다. 소거 중지 명령이 플래시 이피롬에 기록될 때, 플래시 이피롬은 수행되는 소거 동작을 중지시킨다. 이후 다른 동작이 플래시 이피롬에서 수행될 수 있다. 결과적으로, 소거 재개 명령이 플래시 이피롬에 기록될 때, 플래시 이피롬은 소거 중지 명령으로 인해 중지되었던 소거 동작을 재개한다. 소거 중지 회로의 일예는, Fandrich의 "Circuit And Method for suspending the automated erasure of a non-volatile semiconductor Memory"라는 명칭으로 본 출원의 공동 양수인에게 양도된 미국특허번호 제 5,355,464호에 설명되어 있다.
도 1은 종래 기술의 플래시 이피롬(10)을 도시한다. 플래시 이피롬은 명령 레지스터(20), 메모리 어레이 제어 회로(40), 및 메모리 어레이(50)를 포함한다.
다수의 데이터 입력/출력(I/O) 핀(12)은 플래시 이피롬의 핀으로부터 명령 레지스터(20)로 연결된다. 다수의 데이터 I/O 핀(12)은 흔히 8핀 또는 16핀이며, 플래시 이피롬에 저장될 크기와 정합된다. 데이터 I/O 핀(12)으로 인해 명령은 명령 레지스터(20)에 기록될 수 있다. 예를 들어, 종래 기술의 플래시 이피롬에 대해서, 명령 레지스터는 (1) 소거, (2) 소거 중지, (3) 소거 재개, (4) 프로그램, (5) 판독, 및 (6) 판독 상태와 같은 명령을 디코딩하는 회로를 포함한다. 기록 인에이블(WE#) 핀(30)은 입력을 명령 레지스터(20)에 제공하도록 연결된다.
명령 레지스터(20)는 신호 라인(78a 내지 78n)을 통해 메모리 어레이 제어 회로(40)에 연결된다. 메모리 어레이 제어 회로(40)는 상태 레지스터(42)를 포함한다. 메모리 어레이 제어 회로(40)는 판독 회로, 액세스용이며 데이터를 메모리 어레이(50)에 있는 셀에 제공하는 행과 열 디코더 회로, 및 프로그램와 소거 회로를 포함하는 기록 상태 기계를 또한 포함한다. 메모리 어레이 제어 회로(40)는 명령 레지스터(20)에 의해 제공된 명령을 실행하도록 메모리 어레이(50)에 액세스하기위해 적절한 신호를 제공한다. 메모리 어레이 제어 회로(40)는 플래시 이피롬의 어드레스 핀(44)으로부터 어드레스 입력을 수신한다. 명령 리셋 신호(48)는 메모리 어레이 제어 회로(40)로부터 명령 레지스터(20)로 연결된다.
판독 동작에 응답하는 플래시 이피롬의 데이터 I/O 핀(12)에 데이터를 제공하기위해 데이터를 출력 멀티플렉서(60)에 제공하도록 메모리 어레이는 연결된다. 판독 상태 동작에 응답하는 플래시 이피롬의 데이터 I/O 핀(12)에 상태 데이터를 제공하기위해 데이터를 출력 멀티플렉서(60)에 제공하도록 상태 레지스터(42)는 또한 연결된다. 상태 레지스터(42)는 플래시 이피롬에 의해 실행되는 현재 동작에 대한 정보를 제공한다. 메모리 어레이 제어 회로(40)는 명령 레지스터(20)로부터 출력 멀티플렉서에 제공되는 명령에 의거하여 출력 멀티플렉서(60)를 제어한다. 메모리 어레이 제어 회로(40)는 판독 상태 동작에 응답하여 출력 멀티플렉서(60)를 통과하도록 상태 레지스터 출력을 선택하며, 메모리 어레이 제어 회로는 판독 동작에 응답하여 출력 멀티플렉서(60)를 통과하도록 메모리 어레이 출력을 선택한다.
종래 기술의 플래시 이피롬에 대해서, 플래시 이피롬의 Ready/Busy(RY/BY#) 핀(62)은 플래시 이피롬이 사용중인지 여부를 나타내는 상태 표시자를 제공한다. RY/BY# 핀은 사용 상태를 나타내기위해 로우이며, 플래시 이피롬이 블록 소거 동작 또는 바이트 기록 동작을 수행하는 것을 나타낸다. 플래시 이피롬이 새로운 명령에 대해 준비되어 있는지, 블록 소거가 중지되는지, 또는 디바이스가 파워다운 모드에 있는지를 나타내는 준비 상태를 나타날 때 RY/BY# 핀은 하이이다. 출력을 RY/BY# 핀(62)에 제공하도록 상태 레지스터(42)는 연결된다.
또한, 공급 전압(VCC), 그라운드 전위(VSS), 및 프로그래밍 전압(VPP)은 플래시 이피롬(10)에 제공된다.
도 2는 명령 레지스터(20) 및 메모리 어레이 제어 회로(40)의 종래 기술의 블록도를 도시한다. 명령 레지스터(20)는 명령 디코더(70) 및 명령 래치(72a 내지 76n)를 포함한다. 명령 래치는 소거 래치(72a), 소거 중지 래치(76b), 소거 재개 래치(76c), 프로그램 래치(76d), 판독 래치(76m), 및 판독 상태 래치(76n)를 포함한다.
명령 디코더는 데이터 I/O 핀(12)으로부터 수신하는 명령을 디코딩한다. 각 명령은 신호 라인(76a 내지 76n)을 통해 관련된 명령 래치(76a 내지 76n)에 제공된다. 명령 래치(76a 내지 76n)는 기록 인에이블(WE#) 핀(30)의 표명에 따라 명령을 래치한다. 명령 래치(76a 내지 76n)는 신호 라인(76a 내지 76n)을 통해 메모리 어레이 제어 회로(40)에 디코딩된 명령을 제공한다.
메모리 어레이 제어 회로는 소거 회로(90), 프로그램 회로(94), 판독 회로(96), 및 판독 상태 회로(98)를 포함한다. 소거 회로(90)는 소거 중지 회로(92)를 포함한다. 판독 상태 회로(98)는 상태 레지스터(42)에 연결된다.
소거 래치(76a), 소거 중지 래치(76b), 및 소거 재개 래치(76c)는 소거 회로(90)에 연결된다. 소거 중지 래치(76b) 및 소거 재개 래치(76c)는 소거 회로(90)내의 소거 중지 회로(92)에 연결된다.
프로그램 래치(76d)는 프로그램 회로(94)에 연결된다. 판독 래치(76m)는 판독 회로(96)에 연결되고, 판독 상태 래치(76n)는 판독 상태 회로(98)에 연결된다.
메모리 어레이 제어 회로(40)는 명령 래치(76a 내지 76n)를 클리어하도록 명령 디코더에 한개 이상의 명령 리셋 신호(48)를 제공하기위해 연결된다. 명령 디코더는 명령 래치 리셋 신호(76a 내지 76n)를 통해 명령 래치(76a 내지 76n)를 클리어하도록 명령 리셋 신호(48)를 사용한다. 일실시예로서, 각 명령 래치(76a 내지 76n)에 연결되는 개별적인 명령 래치 리셋 신호(76a 내지 76n)가 있다. 또다른 실시예로서, 한개의 명령 래치 리셋 신호가 모든 명령 래치에 연결된다.
플래시 이피롬은 코드 및 데이터를 모두 저장하도록 사용될 수 있다. 종래 기술에서 사용할 때, 코드는 플래시 이피롬의 일부 블록에 저장되고, 데이터는 플래시 이피롬의 다른 블록에 저장된다. 이에따라 상이한 블록의 내용을 교란하지 않고 한 블록을 소거할 수 있다. 또한, 상이한 크기의 코드 블록 및 데이터 블록을 위한 일부 플래시 이피롬이 있다.
코드와 데이터를 플래시 이피롬에 저장하고 플래시 이피롬으로부터 프로세서로 직접 제공된 코드를 실행하는 것이 가능하지만, 코드 인출의 서비스를 요구하는 시스템에서 플래시 이피롬이 사용될 때 문제가 발생한다. 이것은 앞서 설명되었듯이 프로그램 동작 및 소거 동작을 위한 긴 대기시간때문이다. 예를 들어, 플래시 이피롬에 바이트 데이터를 기록하는 프로그램 동작을 프로세서가 수행한다면, 그리고 이에따라 코드 인출, 즉, 프로레서가 실행할 새로운 지시를 얻기위한 코드 판독을 수행하기위해 판독 동작을 플래시 이피롬이 수행하는 것을 프로세서가 요구한다면, 판독 동작은 100마이크로초까지 지연되어 프로그램 동작이 완료되도록 대기할 수 있다. 이로 인해 프로세서는 스톨된다: 즉, 프로세서는 새로운 지시를 수신할 때까지 아이들 상태를 유지한다. 코드를 판독하기위한 지연은 최대 프로그램 동작 시간보다 적은 시간으로 수행될 코드 인출을 요구하는 시스템에서 허용될 수 없다.
도 3은 버스(108)를 통해 서로 연결된 프로세서(100), 휘발성 메모리(102), 및 플래시 이피롬(104)을 포함하는 종래 기술의 시스템을 도시한다. 그러나, 휘발성 메모리(102) 및 플래시 이피롬(104)은 분리 버스를 통해 프로세서(100)에 연결될 수 있다. 플래시 이피롬은 코드 및 데이터를 포함하고, 상기 코드는 프로세서에 의해 실행될 수 있다. 플래시 이피롬의 코드는 동적 임의 접근 메모리(DRAM) 또는 정적 임의 접근 메모리(SRAM)으로 섀도우되고, 또는 복사된다. 코드가 휘발성 메모리에 섀도우된 후, 플래시 이피롬이 프로그램 동작을 수행하고 프로세서가 코드 인출 요구를 생성한다면, 프로세서는 휘발성 메모리로부터 요구된 코드를 판독함으로써 코드 인출 요구를 충족시킬 수 있다. 프로세서는 코드 인출을 수행하기위해 플래시 이피롬이 프로그램 동작을 종료하도록 기다릴 필요가 없다.
그러나, 플래시 이피롬에 저장된 코드의 크기가 크다면, 프로그램 동작 지연을 극복하기위해 전체 코드 블록을 저장할만큼 DRAM/SRAM이 클 필요가 있기에, 이 기술은 비용이 많이 들 수 있다. 도 3 에 도시된 구성을 사용할 수 있는 시스템의 일예는 개인용 컴퓨터(PC)이다.
도 4는 프로세서(100), 휘발성 메모리(102), 플래시 이피롬(104), 및 이이피롬(106)을 포함하는 종래 기술의 시스템을 도시한다. 상기 종래 기술의 시스템에서, 이이피롬(106)은 데이터를 저장하고 플래시 이피롬(104)은 코드를 저장한다. SRAM/DRAM(102)은 이이피롬(106)에 데이터를 제공하기전에 임시 저장하는데 사용된다, 즉, SRAM/DRAM은 프로세서와 이이피롬사이의 버퍼역활을 한다.
도 5는 이이피롬(106)이 코드를 저장하고, 플래시 이피롬(104)이 데이터를 저장하는 또다른 종래 기술의 시스템을 도시한다. SRAM/DRAM(102)은 프로세서와 플래시 이피롬사이의 임시 버퍼로서 사용된다.
따라서, 도 3 내지 도 5는 플래시 메모리가 프로그램 동작을 수행하는동안 프로세서의 코드 인출 요구에 빠르고도 쉽게 응하는 기능이 없는 종래 기술의 플래시 이피롬 시스템을 도시한다.
발명의 개요
본 발명의 목적은 비휘발성 기록가능 메모리로부터 코드를 판독하기위해 비휘발성 기록가능 메모리에서 프로그램 동작을 중지시키는 기능을 제공하는 것이다. 본 발명의 목적은 인터럽트 신호에 응답하여 프로그램 동작을 중지시키는 중지 명령을 사용하는 것이다.
플래시 메모리에서 프로그램 동작을 중지시키는 방법 및 장치가 설명된다. 플래시 메모리는 메모리 어레이, 명령 레지스터, 및 메모리 어레이 제어 회로를 포함한다. 명령 레지스터는 프로그램 중지 명령을 디코딩하고 중지 신호를 출력으로서 제공한다. 메모리 어레이 제어 회로는 명령 레지스터로부터 중지 신호를 수신하도록 연결된다. 메모리 어레이 제어 회로는 메모리 어레이로 데이터가 기록되는 프로그램 동작을 수행한다. 메모리 어레이 제어 회로는 중지 신호를 수신함에 따라 프로그램 동작을 중지시킨다.
본 발명의 다른 목적, 특징, 및 이점은 첨부된 도면과 다음에 따르는 상세한 설명에 의해 명백할 것이다.
본 발명은 메모리 디바이스 분야에 관한 것이다. 보다 상세하게, 본 발명은 비휘발성 메모리에서 다른 동작을 수행하기위해 비휘발성 기록가능 메모리내의 프로그램 동작을 중지시키는 것이다.
도 1은 종래 기술의 플래시 이피롬을 도시한다.
도 2는 플래시 이피롬의 메모리 어레이 제어 회로 및 명령 레지스터의 종래 기술의 블록도를 도시한다.
도 3은 버스를 통해 서로 연결된 플래시 이피롬, 프로세서 및 휘발성 메모리를 포함하는 종래 기술의 시스템을 도시한다.
도 4는 데이터를 저장하기위해 이이피롬을 사용하는 종래 기술의 시스템을 도시한다.
도 5는 코드를 저장하기위해 이이피롬을 사용하는 또다른 종래 기술의 시스템을 도시한다.
도 6은 본 발명의 실시예에 맞춰 메모리 어레이 제어회로 및 명령 레지스터의 블록도를 도시한다.
도 7은 명령 레지스터 및 메모리 어레이 제어 회로의 또다른 실시예에 대한 블록도이다.
도 8a는 버스를 통해 서로 연결된 프로세서, SRAM/DRAM, 및 플래시 이피롬을 포함하는 시스템을 도시하는 블록도이다.
도 8b는 도 8a의 SRAM/DRAM의 내용을 도시한다.
도 8c는 도 8a의 플래시 이피롬의 내용을 도시한다.
도 9는 도 8a, 8b, 및 8c에 도시된 구성을 갖는 시스템에 의해 행해진 단계를 도시하는 흐름도이다.
도 10은 내포 기술을 사용하여 다중 동작이 중지될 수 있음을 도시하는 흐름도이다.
비휘발성 기록가능 메모리로부터 코드를 판독하기위해 비휘발성 기록가능 메모리에서 프로그램 동작을 중지시키는 방법 및 장치가 설명된다. 플래시 이피롬을 사용한 실시예가 설명되지만, 본 발명에는, NOR, NAND, AND, 분할된 비트라인 NOR(DINOR), 및 페로 전기 임의 접근 메모리(FRAM)와 같은 기술을 포함하여, 이피롬, 이이피롬, 및 플래시 메모리를 포함한 다른 비휘발성 기록가능 메모리가 사용될 수 있으며, 상기 예로서 제한되지 않는다.
도 6은 본 발명의 일실시예에 따라 메모리 어레이 제어 회로(140) 및 명령 레지스터(120)의 블록도를 도시한다.
명령 디코더(170)는 (1) 소거, (2) 소거 중지, (3) 소거 재개, (4) 프로그램, (5) 프로그램 중지, (6) 프로그램 재개, (7) 판독, 및 (8) 판독 상태와 같은 명령을 디코딩한다. 명령 디코더는 신호 라인(172a 내지 172n)을 통해 상응하는 명령 래치(172a 내지 172n)에 디코딩된 명령을 제공한다. 명령 래치는 기록 인에이블(WE#) 핀(130)을 사용하여 래치된다.
소거 래치(176a)는 신호 라인(178a)을 통해 소거 회로(190)에 연결된다. 소거 중지 래치(176b)는 신호 라인(178b)을 통해 소거 회로(190)의 소거 중지 회로(192)에 연결된다.
프로그램 래치(176d)는 신호 라인(178d)을 통해 프로그램 회로(194)에 연결된다. 프로그램 중지 래치(176e)는 신호 라인(178e)을 통해 프로그램 회로(194)의 프로그램 중지 회로(195)에 연결된다.
판독 래치(176m)는 신호 라인(178m)을 통해 판독 회로(196)에 연결되고, 판독 상태 래치(176n)는 신호 라인(178n)을 통해 판독 상태 회로(198)에 연결된다. 판독 상태 회로(198)는 출력을 데이터 I/O 및 RY/BY# 핀에 제공하는 상태 레지스터(142)에 연결된다.
메모리 어레이 제어 회로(140)는 명령 래치(176a 내지 176n)를 클리어하기위해 명령 디코더(170)에 한개 이상의 명령 리셋 신호(148)를 제공하도록 연결된다. 명령 디코더는 명령 래치 리셋 신호(174a 내지 174n)를 통해 명령 래치(176a 내지 176n)를 클리어하기위해 명령 리셋 신호(148)를 사용한다. 일실시예에서, 각 명령 래치(176a 내지 176n)에 연결된 개별적인 명령 래치 리셋 신호가 있으며, 각 명령 래치(176a 내지 176n)는 독립적으로 클리어될 수 있다. 또다른 실시예에서, 한개의 명령 래치 리셋 신호는 모든 명령 래치에 연결된다.
프로그램 중지 명령이 명령 디코더에 기록될 때, 명령 디코더는 프로그램 중지 래치(176e)에 프로그램 중지 명령을 제공한다. 프로그램 재개 명령이 명령 디코더에 기록될 때, 명령 디코더(170)는 명령 래치 리셋 신호(174e)를 표명함으로써 프로그램 중지 래치(176e)를 클리어한다.
일실시예에서, 프로그램 중지 명령 및 프로그램 재개 명령은 동일한 명령이지만, 발생되는 시점에 따라 서로 구별된다. 프로그램 중지/프로그램 재개 명령이 명령 디코더에 기록될 때마다, 명령 디코더는 프로그램 중지 명령을 프로그램 중지 래치(176e)에 제공하는 것 또는 프로그램 중지 래치(176e)를 클리어하는 사이에 토글된다.
또다른 실시예에서, 프로그램 중지 및 소거 중지에 대하여 단일 중지 명령이 사용된다. 프로그램 중지 명령 및 소거 중지 명령은 발생되는 시점에 따라서 서로 구별된다. 중지 명령이 명령 디코더에 기록될때 소거 동작이 수행되고 있다면, 소거 중지가 수행될 것이다. 중지 명령이 명령 디코더에 기록될때 프로그램 동작이 수행되고 있다면, 프로그램 중지가 수행될 것이다. 게다가, 프로그램 재개 및 소거 재개 명령은 프로그램 중지/소거 중지 명령과 같이 동일할 수 있다. 명령 디코더(122)는 중지된 최종 동작을 추적한다. 아이들 또는 중지될 수 없는 동작이 수행되는 동안 중지 재개 명령이 명령 디코더에 기록될 때, 중지되었던 최종 동작이 재개된다. 도 10에서 설명되겠지만, 중지된 동작은 내포될 수 있다.
메모리 어레이 제어 회로(140)는 자신에게 제공된 명령 신호(178a 내지 178n)를 인터럽트하며 명령 신호에 응답하여 상응하는 동작을 수행한다. 메모리 어레이 제어 회로(140)는 메모리 어레이(150)의 프로그램 동작을 중지시키는 프로그램 중지 회로(195)를 포함한다. 메모리 어레이 제어 회로(140)는 메모리 어레이(150)의 소거 동작을 중지시키는 종래 기술의 소거 중지 회로(192)를 또한 포함한다. 메모리 어레이 제어 회로는 비판독 동작이 차후에 재개될 수 있도록 중지된 비판독 동작의 상태를 저장하는 수단을 포함한다. 비판독 동작에는 프로그램 동작 및 소거 동작이 포함된다. 그러나, 대체 실시예에서, 명령 동작 및 상태 검색 동작과 같은 다른 형태의 동작이 중지될 수 있다.
프로그램 중지 동작은 특정 지연으로 판독 동작이 수행될 수 있도록 소정의 시간내에 프로그램의 중지를 완료한다. 명령 디코더(170)에 프로그램 중지 명령을 기록함으로써 프로그램 중지 동작은 초기화된다. 일실시예에서, 프로그램 중지는 7마이크로초내에 완료된다. 소정의 시간이후, 다른 동작이 플래시 이피롬에서 수행될 수 있다.
유사하게, 소거 중지 동작은 소정의 시간내에 완료된다. 명령 디코더(122)에 소거 중지 명령을 기록하는 종래 기술의 방법에 의해 소거 중지 동작은 초기화될 수 있다. 일실시예에서, 소거 동작을 중지시키는 것은 20마이크로초내에 완료된다. 소정의 시간이후, 다른 동작이 수행될 수 있다.
일실시예에서, 판독 상태 명령을 사용하여 플래시 이피롬의 상태에 액세스함으로써 프로그램 동작 또는 소거 동작이 수행되는지 여부를 측정하는 것이 가능하다. 상기 설명된 바와같이, RY/BY# 핀(162)에 의해 상태는 또한 측정될 수 있다. 대체하여, 프로그램 동작 또는 소거 동작이 수행되고 있는지 여부를 표시하기위해 분리 핀이 사용될 수 있다.
도 7은 명령 레지스터(120) 및 메모리 어레이 제어 회로(140)의 또다른 실시예의 블록도를 도시한다. 도 7의 명령 레지스터(120)는, 도 7의 명령 디코더가 소거 재개 래치(176c) 및 프로그램 재개 래치(176e)를 포함한다는 것을 제외하고 도 6의 명령 레지스터와 유사하다. 소거 재개 래치(176c)는 종래 기술이다.
소거 재개 래치(176c)는 디코딩된 명령 신호를 신호 라인(172c)을 통해 명령 디코더(170)로부터 수신한다. 소거 재개 래치(176c)는 WE# 핀(130)의 표명에 따라 래치된다. 소거 재개 래치(176c)는 신호 라인(178c)을 통해 소거 회로(190)의 소거 재개 회로(192)에 연결된다. 명령 래치 리셋 신호(174c)는 명령 디코더(170)로부터 소거 재개 래치(176c)로 제공된다.
프로그램 재개 래치(176f)는 디코딩된 명령 신호를 신호 라인(172f)을 통해 명령 디코더(170)로부터 수신한다. 프로그램 재개 래치(176f)는 WE# 핀(130)의 표명에 따라 래치된다. 프로그램 재개 래치(176f)는 신호 라인(178f)을 통해 프로그램 회로(194)의 프로그램 중지 회로(95)에 연결된다. 명령 래치 리셋 신호(174f)는 명령 디코더(170)로부터 프로그램 재개 래치(176f)로 제공된다.
프로그램 중지 래치(176e)는 프로그램 동작을 중지시키기위해 프로그램 중지 회로(195)에 신호를 제공하며, 프로그램 재개 래치(176f)는 중지된 프로그램 동작을 재개하기위해 프로그램 중지 회로(195)에 신호를 제공한다.
도 8a는 버스(108)를 통해 서로 연결된 프로세서(400), SRAM/DRAM(405), 플래시 이피롬(410)을 포함하는 시스템의 블록도를 도시한다. 입력을 프로세서(400)에 제공하기위해 시스템 인터럽트(200)가 연결된다. 또다른 실시예에서, SRAM/DRAM(405) 및 플래시 이피롬(410)은 상이한 버스를 통해 프로세서(400)에 연결된다. 도 8b는 SRAM/DRAM(405)의 내용을 도시하고, 도 8c는 도 8a의 플래시 이피롬(410)의 내용을 도시한다.
SRAM/DRAM(405)은 데이터 버퍼 저장 영역(420)을 포함한다. 상기 데이터 버퍼 저장 영역은 플래시 이피롬(410)의 데이터 영역(430)에 저장하기 전에 임시 저장하는데 사용된다. 임시 버퍼로 인해 데이터는 SRAM/DRAM(405)에 비교적 빠르게 기록될 수 있고, 이후 전송할 시간이 있는 경우 플래시 이피롬(410)으로 전송될 수 있다.
SRAM/DRAM(405)은 인터럽트 핸들러 루틴(422)을 또한 포함한다. 인터럽트 핸들러 루틴(422)은 시스템 인터럽트(200)에 응답하여 프로세서(400)에게 코드를 제공한다.
플래시 이피롬(410)은 데이터 영역(430), 예비 블록 영역(432), 및 코드 영역(434)을 포함한다. 예비 블록은 종래 기술의 블록 관리에 대해 사용된다. 코드 영역은 프로세서(400)에 의해 실행될 수 있는 다양한 루틴을 저장하는데 사용된다.
일실시예에서, SRAM/DRAM(405)의 크기는 1메가비트, 또는 128킬로바이트이고, 플래시 이피롬의 크기는 8메가비트이다.
도 9는 도 8a, 8b, 및 8c에 도시된 구성을 갖는 시스템에 의해 행해진 단계를 도시하는 흐름도이다. 흐름도는 프로그램 동작을 프로세서가 수행하는 블록(500)에서 시작된다. 블록(500)으로부터, 동작은 시스템 인터럽트 신호(200)를 프로세서가 수신하는 블록(502)으로 계속된다. 블록(504)에서, 프로세서는 인터럽트 핸들러 루틴(422)으로부터 코드 인출을 수행한다. 일실시예에서, 인터럽트 핸들러는 SRAM/DRAM(405)에 저장된다. 또다른 실시예에서, 인터럽트 핸들러는 프로세서내에 저장되고, 예를 들어, 캐시 또는 내부 롬내에 저장된다. 인터럽트 핸들러 루틴은 플래시 이피롬(410)에 대한 프로그램 중지 명령을 생성하는 지시를 포함한다. 프로세서(400)는 블록(506)에서 인터럽트 핸들러 루틴(422)을 실행하고 플래시 이피롬에 대한 프로그램 중지 명령을 생성한다.
플래시 이피롬에 의해 수행되고 있었던 프로그램 동작이 중지되는 블록(508)에서 동작은 계속된다. 한개 이상의 코드 인출은 블록(510)에서 플래시 이피롬 코드 영역(434)으로부터 수행된다. 프로그램 동작이 중지되는동안 플래시 이피롬에 있는 다른 동작도 추가로 수행된다. 플래시 이피롬에 대한 프로그램 재개 명령을 프로세서가 생성하는 블록(512)에서 동작은 계속된다. 프로세서(400)는 프로그램 재개 명령을 생성하고, 블록(514)에서, 프로그램 동작이 재개된다. 흐름도는 블록(520)에서 종료된다.
따라서, 인터럽트 핸들러 루틴 및 프로그램 중지 명령을 사용하여 프로그램 동작을 중지시키는 방법이 도 8a, 8b, 8c, 및 9에서 설명되었다.
도 10은 내포 기술을 사용하여 다중 동작이 중지될 수 있음을 도시하는 흐름도이다. 흐름도는 블록(600)에서 시작한다. 제 1 비판독 동작이 시작되는 블록(602)에서 동작은 계속된다. 일실시예에서, 제 1 (또는 외부) 내포 중지된 동작처럼 소거 동작만이 중지될 수 있다. 이 실시예에서, 소거 동작은 비교적 적은 우선 순위를 갖고, 따라서 다른 모든 동작이 우선 순위를 미리 차지할 수 있다. 프로그램 동작은 보다 높은 우선 순위를 갖기에, 오직 일부 동작만이 우선 순위를 미리 차지할 수 있다. 또다른 실시예에서, 외부 내포 중지된 동작은 소거 동작, 프로그램 동작, 판독 상태 동작, 또는 명령 동작일 수 있다.
블록(604)에서, 제 1 비판독 동작이 중지된다. 중지 명령을 명령 디코더(170)에 기록함으로써 중지는 초기화된다. 중지된 동작동안 초기화된 동작이 완료될 때까지 중지된 동작은 재개되지 않는다. 일실시예에서, 플래시 메모리가 준비됨을 나타내기위해 RY/BY# 신호는 높은 레벨로 변환될 것이다. 그러나, 판독 상태 명령을 통해 액세스된 상태 워드에 있는 비트는 동작이 중지되어 있음을 나타낸다. 일실시예에서, 상태 워드는 소거 동작이 중지됨을 나타내는 일 비트, 프로그램 동작이 중지됨을 나타내는 일 비트, 및 기록 상태 기계가 사용중임을 나타내는 일 비트를 포함한다.
블록(606)에서, 한개 이상의 다른 동작이 수행될 수 있다. 일실시예에서, 제 1 비판독 동작이 중지된 후에 일분 동작만이 가능하다. 예를 들어, 소거 동작이 중지되었다면, 판독, 프로그램, 프로그램 중지, 프로그램 재개, 판독 상태, 및 소거 재개와 같은 동작만이 허용될 것이다.
블록(608)에서, 제 2 비판독 동작이 시작된다. 일실시예에서, 제 2 비판독 동작은 프로그램 동작이다. RY/BY# 신호는 플래시 메모리가 사용중임을 나타내기위해 낮은 레벨로 변환된다.
제 2 비판독 동작이 중지되는 블록(610)에서 동작은 계속된다. 플래시 메모리가 준비됨을 나타내기위해 RY/BY# 신호는 높은 레벨로 변환된다.
한개 이상의 동작이 블록(612)에서 시작된다. 일실시예에서, 프로그램 동작이 중지되어 있는 동안 일부 동작만이 허용된다. 일실시예에서, 판독, 판독 상태, 및 프로그램 재개만이 허용되는 동작이다.
블록(614)에서, 제 2 비판독 동작이 재개된다. 이것은 재개 명령을 명령 디코더(170)에 기록함으로써 달성된다. 블록(610 내지 614)에 상응하는 단계가 제 2 비판독 동작동안 여러번 수행될 수 있다.
블록(616)에서, 제 2 비판독 동작이 완료된다. 한개 이상의 동작이 수행될 수 있는 블록(618)에서 동작이 계속된다.
블록(620)에서, 재개 명령을 명령 디코더(170)에 기록함으로써 제 1 비판독 동작이 재개된다. 블록(604 내지 620)에 상응하는 단계가 제 1 비판독 동작동안 여러번 수행될 수 있다.
블록(622)에서, 제 1 비판독 동작이 완료된다. 흐름도는 블록(630)에서 종료된다.
상세한 설명이 플래시 이피롬을 사용하여 실시예를 설명하였지만, 본 발명에는, NOR, NAND, AND, 분할된 비트라인 NOR(DINOR), 및 페로 전기 임의 접근 메모리(FRAM)와 같은 기술을 포함하여, 이피롬, 이이피롬, 및 플래시 메모리를 포함한 다른 비휘발성 기록가능 메모리가 사용될 수 있으며, 상기 예로서 제한되지 않는다.
상기 설명에서, 본 발명은 특정 실시예에 대하여 설명되었다. 그러나, 청구범위에 설정된 바와같이 본 발명의 사상과 범위를 벗어나지 않고 다양한 수정 및 변경이 있을 수 있음은 명백할 것이다. 따라서, 명세서, 도면은 제한되지 않으며 예시적인 것이다.

Claims (11)

  1. 메모리 어레이;
    복수의 데이터 입력에 의해 명령 레지스터에 제공되는 프로그램 중지 명령을 비휘발성 기록가능 메모리에 디코딩할 수 있으며, 중지 신호를 출력으로서 제공하는 명령 레지스터; 및
    명령 레지스터로부터 중지 신호를 수신하도록 연결되며, 비휘발성 기록가능 메모리에 제공된 데이터가 메모리 어레이에 기록되는 프로그램 동작을 수행하기위해 메모리 어레이에 제어 신호를 제공하도록 연결되며, 중지 신호의 수신에 응답하여 프로그램 동작을 중지시키는 메모리 어레이 제어 회로를 포함하는 것을 특징으로 하는 비휘발성 기록가능 메모리.
  2. 제 1 항에 있어서, 명령 레지스터는:
    복수의 데이터 입력을 수신하기위해 비휘발성 기록가능 메모리에 연결되며, 명령 디코더 출력에서 디코딩된 프로그램 중지 신호를 제공하는 명령 디코더; 및
    명령 디코더로부터 디코딩된 프로그램 중지 신호를 수신하기위해 연결되며, 메모리 어레이 제어회로에 중지 신호를 제공하기위해 연결되는 프로그램 중지 래치를 더 포함하는 것을 특징으로 하는 비휘발성 기록가능 메모리.
  3. 제 2 항에 있어서, 명령 디코더는 프로그램 재개 신호를 제공하기위해 프로그램 재개 명령을 디코딩하고, 상기 명령 레지스터는:
    명령 디코더로부터 프로그램 재개 신호를 수신하도록 연결되며, 입력을 메모리 어레이 제어 회로에 제공하기위해 연결된 프로그램 재개 래치를 더 포함하는 것을 특징으로 하는 비휘발성 기록가능 메모리.
  4. 서로 연결된 프로세서 및 비휘발성 기록가능 메모리를 포함하는 시스템에서 비휘발성 기록가능 메모리로부터 코드를 판독하는 방법은:
    a) 인터럽트 신호를 수신하는 단계;
    b) 인터럽트 신호에 응답하는 비휘발성 기록가능 메모리에 프로그램 중지 명령을 제공하는 단계;
    d) 비휘발성 기록가능 메모리에서 수행되는 프로그램 동작을 중지시키는 단계;
    e) 비휘발성 기록가능 메모리로부터 코드를 판독하는 단계;
    f) 비휘발성 기록가능 메모리에 프로그램 재개 명령을 제공하는 단계; 및
    g) 프로그램 동작을 재개하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    h) 비휘발성 기록가능 메모리로부터 판독된 코드를 실행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 4 항에 있어서, a) 단계는:
    a) 비휘발성 기록가능 메모리에 프로그램 중지 명령을 제공하기위해 한 개 이상의 지시를 포함하는 인터럽트 코드를 인터럽트 핸들링으로부터 검색하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 4 항에 있어서, 시스템은 프로세서에 연결된 비휘발성 메모리를 더 포함하고, 인터럽트 핸들러는 휘발성 메모리내에 저장되며, a) 단계는 비휘발성 기록가능 메모리에 프로그램 중지 명령을 제공하기위해 한 개 이상의 지시를 포함하는 인터럽트 코드를 인터럽트 핸들러로부터 검색하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 프로세서 및 상기 프로세서에 연결된 비휘발성 기록가능 메모리를 포함하는 시스템에서, 비휘발성 기록가능 메모리로부터 코드를 판독하는 방법은:
    a) 비휘발성 기록가능 메모리에서 수행되는 제 1 비판독 동작을 중지시키는 단계;
    b) 비휘발성 기록가능 메모리에서 수행되는 제 2 비판독 동작을 중지시키는 단계;
    c) 비휘발성 기록가능 메모리로부터 코드를 프로세서에 제공하는 단계;
    d) 제 2 비판독 동작을 재개하는 단계; 및
    e) 제 1 비판독 동작을 재개하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    f) 프로세서에 의해 코드를 실행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서, 제 1 비판독 동작은 프로그램 동작이며, 상기 프로그램 동작동안 데이터는 비휘발성 기록가능 메모리내의 메모리 어레이에 기록되는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서, 제 1 비판독 동작은 소거 동작이며, 상기 소거 동작동안 비휘발성 기록가능 메모리내의 한 블록의 메모리 어레이가 소거되는 것을 특징으로 하는 방법.
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