KR20000028629A - Ｄｌｌ 회로를 내장하는 집적 회로 장치 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 내부 회로의 동작에 의해서 발생하는 전원 노이즈의 영향이 DLL 회로로 전달되지 않도록 하여, DLL 회로의 위상 조정의 정밀도를 향상시키고, 지터의 발생을 방지하는 것을 해결 과제로 한다.
본 발명은, 집적 회로 장치에 공급되는 외부 전원을 DLL 회로용의 제1 외부 전원(Vcc1, Vss1)과, DLL 회로 이외의 회로용의 제2 외부 전원(Vcc2, Vss2)으로 분리한 것을 특징으로 한다. 본 발명에서는 보다 바람직하게는 DLL 회로의 가변 지연 회로의 지연 유닛부에 상기한 제1 외부 전원이 이용되어, 제2 외부 전원에 발생하는 전원 노이즈가 가변 지연 회로로 전달되지 않도록 한다. 또한, 보다 바람직하게는 DLL 회로의 위상 비교 회로내의 위상 일치 검출부(또는 단순히 비교부)에 상기한 제1 전원이 이용되어, 제2 외부 전원에 발생하는 전원 노이즈가 위상 일치 검출부로 전달되지 않도록 한다. 또, 가변 지연 회로나 위상 일치 검출부에는 제1 외부 접지 전원을 공급하여, 그 이외의 회로 동작에 기초하여 제2 외부 접지 전원으로부터의 전원 노이즈의 영향을 억제시킨다.

Description

ＤＬＬ 회로를 내장하는 집적 회로 장치{INTEGRATED CIRCUIT DEVICE INCORPORATING DLL CIRCUIT}
본 발명은 DLL(Delay Locked Loop) 회로를 내장하는 집적 회로 장치에 관한 것으로, 특히 집적 회로 장치내의 다른 회로로부터 전원을 경유하여 주어지는 전원 노이즈 등의 영향을 적게 하여, DLL 회로의 위상 조정 기능의 정밀도를 높인 DLL 회로를 구비한 집적 회로 장치에 관한 것이다.
싱크로너스 DRAM(SDRAM) 등의 동기형 집적 회로 장치는 외부로부터 공급되는 기준 클록에 동기하거나 또는 기준 클록과 소정의 위상 관계의 타이밍으로 내부 회로를 동작시킨다. 그 때문에, 내부에 타이밍 클록 발생 회로가 설치된다.
이러한 타이밍 클록 발생 회로는 집적 회로 장치내에서의 기준 클록의 전파 지연에 의한 영향을 제거하기 위해서, DLL 회로를 이용한다. 즉, DLL 회로는 기준 클록을 지연시켜 소정의 타이밍을 갖는 제어 클록을 출력하는 가변 지연 회로와, 기준 클록과 그것을 지연시킨 가변 클록과의 위상을 비교하여 그들 위상이 정합되도록 가변 지연 회로의 지연량을 조정하는 위상 비교 회로 및 지연 제어 회로를 구비한다. 이러한 DLL 회로는 예컨대, 일본 특허 공개 평10-112182호 공보(1998년 4월 28일 공개)에 기본적인 구성이 개시된다.
도 1은 종래의 DLL 회로의 구성도이다. 도 1에는 DLL 회로(1), 출력 회로(2) 및 DLL 회로 이외의 회로로서 입력 버퍼(3)를 나타낸다. DLL 회로(1)에는 외부 전원으로부터 강압된 내부 전원(Vii1)이 전원으로서 공급된다. 이 강압 내부 전원(Vii1)은 외부 전원(Vcc, Vss)을 공급받아, 전원(Vcc)을 승압하여 승압 전원(Vpp)을 생성하는 승압 전원 발생 회로(4)와, 승압 전원(Vpp)을 전원으로서 공급받아 일정하게 제어된 제어 전압으로서 게이트 전압(Vg)을 생성하는 제어 전압(게이트 전압) 발생 회로(5)와, 게이트 전압(Vg)으로부터 트랜지스터(Q1)의 임계치 전압만큼 낮은 내부 전원(Vii1)을 생성하는 내부 전원 회로(VR1)로 이루어지는 내부 전원 시스템에 의해 생성된다.
입력 버퍼(3)에는 외부로부터의 클록(CLK)과 그 반전 클록(/CLK)을 내부로 수신하는 입력 버퍼(11, 10)와, DLL 회로의 일부로서 이용되는 더미 입력 버퍼(18)가 설치된다. 입력 버퍼(10, 11)로부터 수신된 클록(/CLK0, CLK0)은 각각 가변 지연 회로(12, 13)를 통과하여 지연되어, 소정의 위상으로 제어된 제어 클록(/CLK1, CLK1)으로서 데이터 출력 버퍼(14)에 공급된다. 도시하지 않은 내부로부터의 데이터가 이 위상이 제어된 클록(/CLK1, CLK1)에 응답하여, 외부로 출력 데이터(Dout)로서 출력된다. 따라서, 이 출력 버퍼(14)에는 통상의 외부 전원(Vcc, Vss)과는 상이한 외부 버퍼용의 외부 전원(VccQ, VssQ)이 공급된다.
DLL 회로의 피드백 루프에는 내부 클록(CLK0)을 분주기(15)에 의해 낮은 주파수로 분주한 클록(c-clk)이 공급된다. 이 기준 클록(c-clk)은 위상 비교 회로(20)의 한쪽의 입력으로서 공급됨과 동시에, 가변 지연 회로(16), 더미 데이터 출력 버퍼(17), 더미 입력 버퍼(18)에 의해 지연되어 가변 클록(d-i-clk)으로서 위상 비교 회로(20)의 다른 쪽의 입력에 공급된다. 그리고, 그 위상 비교 결과가 지연 제어 회로(21)에 공급되어, 2개의 입력 클록의 위상이 일치하도록 지연 제어 회로(21)가 가변 지연 회로(12, 13, 16)의 지연량을 조정한다. 즉, 이들 가변 지연 회로(12, 13, 16)에 공통의 지연 제어 신호(N21)를 부여한다.
상기한 출력 버퍼 이외에 다른 소정의 내부 회로로 상기 제어 클록이 공급되어 그 내부 회로의 동작 타이밍이 제어되는 경우도 있다. 예컨대, 입력 버퍼에 제어 클록이 공급된다.
상기한 바와 같이, 종래예의 DLL 회로에 있어서, 다른 회로로부터의 전원 노이즈의 영향을 피하기 위해서, DLL 회로 전용의 내부 전원 회로(VR1)가 DLL 회로용의 내부 전원(Vii1)을 생성한다. 입력 버퍼(3)와 같은 DLL 회로 이외의 회로에는 외부 전원(Vcc)이 공급되거나 또는 DLL 회로 전용의 내부 전원 회로(VR1)와는 상이한 내부 전원 회로(VR2)로부터의 내부 전원(Vii2)이 공급된다. 또, 대전류를 필요로 하는 출력 회로(2)에는 통상의 외부 전원(Vcc, Vss)과는 상이한 출력 회로용의 외부 전원(VccQ, VssQ)이 공급된다. 또, DLL 회로(1) 및 그 이외의 회로(3)나 전원 시스템(4, 5, VRl, VR2)에는 외부 접지 전원(Vss)이 공급된다.
그러나, DLL 회로를 구동하는 강압된 내부 전원(Vii1)은 DLL 회로의 모든 구성 요소에 공급된다. 따라서 내부 전원(Vii1)에는 DLL 회로의 각 구성 요소의 동작에 의해서 전원 노이즈가 발생한다. 그리고, DLL 회로의 어느 구성 요소의 동작으로 발생한 전원 노이즈가 다른 구성 요소의 동작에 영향을 준다. 예컨대, 반전 클록(/CLK1)이 가변 지연 회로(12)를 통과할 때에, 가변 지연 회로(12)의 동작에 의해 내부 전원(Vii1)에 전원 노이즈가 발생하면, 동일한 내부 전원(Vii1)으로 구동되고 있는 다른 가변 지연 회로(13, 16)가 그 전원 노이즈에 영향을 받아서 그들의 지연량이 변동된다. 그 결과, 제어 클록의 지터(위상의 흔들림)의 원인이 되어 정확한 위상 조정이 곤란하게 된다.
보다 구체적으로는, 기준 클록(c-clk)과 가변 지연 회로(16), 더미 지연 회로(17, 18)를 통과한 가변 클록(d-i-clk)이 로크온 상태에 있을 때에, 다른 가변 지연 회로(12, 13)의 동작에 의해 내부 전원(Vii1)에 전원 노이즈가 발생하면, 상기한 피드백 루프내의 가변 지연 회로(16)의 동작이 영향을 받아서 그 지연량이 변화되어, 언로크 상태가 되는 경우가 있다. 그 경우, 외부 클록(CLK, /CLK)과 제어 클록(CLK1, /CLK1)이 로크온 상태임에도 불구하고 전원 노이즈에 의해 언로크 상태가 되어, 제어 클록(CLK1, /CLK1)에 지터가 발생하여, 데이터 출력(Dout)의 출력 타이밍이 부정확하게 된다.
또, 다른 예에서는, 위상 비교 회로(20)는 입력 클록(c-clk, d-i-clk)의 위상차가 로크온 상태인지의 여부를 검출하기 위한 위상 일치 검출부를 갖는다. 이 위상 일치 검출부가 가변 지연 회로의 동작에 의한 전원 노이즈의 영향을 받아서 로크온 상태임에도 불구하고 언로크 상태를 검출하는 경우가 있다. 이 경우도, 그 위상 비교 결과에 따라서 지연 제어 회로(21)가 가변 지연 회로(16)의 지연량을 제어하여 로크온 상태로 하고자 하지만, 그 때에는 전원 노이즈의 영향이 없어지고, 이번에는 그 지연량 변경후의 가변 클록(d-i-clk)에 대하여 언로크가 검출되어, 다시 지연 제어 회로(21)가 가변 클록(6)의 지연량을 제어한다. 이러한 현상은 제어 클록(CLK1, /CLK1)의 지터의 원인이 된다.
또한, 종래예에서는 외부 전원(Vcc, Vss)이 DLL 회로 전용의 내부 전원 회로(VR1)에 공급되고, 또, 그 내부 전원 회로(VR1)에 공급되는 게이트 전압(Vg)을 생성하는 제어 전압(게이트 전압) 발생 회로(5)에도 외부 접지 전원(Vss)이 공급되며, 승압 전원(Vpp)을 발생하는 승압 전원 발생 회로(4)에도 외부 전원(Vcc, Vss)이 공급된다.
그러나, 예컨대 승압 전원 발생 회로(4)는 승압 전원 발생을 위해 대전류를 펌핑하는 동작을 수반하여, 외부 전원(Vcc, Vss)에 전원 노이즈가 발생하기 쉽다. 또한, 도시하지 않은 메모리 회로의 독출 동작이나 기록 동작에 따른 워드선이나 비트선의 대전류 구동 동작에 의해, 외부 전원(Vcc, Vss)에 전원 노이즈가 발생한다. 이러한 전원 노이즈는 DLL 회로용의 제어 전압(게이트 전압) 발생 회로(5)가 발생하는 게이트 전압(Vg)의 레벨의 변동을 초래하고, 또한, 내부 전원 회로(VR1)가 발생하는 내부 전원(Vii1)의 레벨 변동을 초래한다. 그 결과, 내부 전원(Vii1)에 발생된 전원 노이즈에 의해 DLL 회로내의 가변 지연 회로의 지연량이 변동되고, 위상 비교 회로내의 위상 일치 검출부의 동작이 영향을 받아서 상기한 바와 같이 제어 클록의 지터의 원인이 된다.
장래에, 클록의 주파수가 보다 높아지는 경우, 상기한 DLL 회로 내부의 다른 구성 요소로부터의 내부 전원(Vii1)으로의 전원 노이즈의 영향이나 DLL 회로 이외의 회로로부터의 외부 전원(Vcc, Vss)으로의 전원 노이즈의 영향 등은 무시할 수 없게 되어, 그 영향에 따른 클록의 지터 발생은 해결하지 않으면 안된다.
그래서, 본 발명의 목적은 전원 노이즈에 의한 지터의 발생을 억제시키는 DLL 회로를 구비하는 집적 회로 장치를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 전원 노이즈에 의한 가변 지연 회로의 지연량에 미치는 영향을 억제시키는 DLL 회로를 구비하는 집적 회로 장치를 제공하는 데에 있다.
또, 본 발명의 다른 목적은 전원 노이즈에 의한 위상 비교 회로의 로크온 검출에 미치는 영향을 억제시키는 DLL 회로를 구비하는 집적 회로 장치를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 전원 노이즈에 의한 DLL 회로용의 내부 전원 시스템에 미치는 영향을 억제시키는 집적 회로 장치를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 전원 노이즈에 의한 DLL 회로용의 내부 전원에 미치는 영향을 억제시키는 집적 회로 장치를 제공하는 데에 있다.
도 1은 종래의 DLL 회로의 구성도.
도 2는 가변 지연 회로(12, 13, 16)의 예를 나타내는 도면.
도 3은 위상 비교 회로(20)내의 위상 비교부의 회로도.
도 4는 위상 비교부의 동작을 나타내는 파형도.
도 5는 위상 비교 회로(20)의 위상 비교 출력부의 회로도.
도 6은 위상 비교 출력부의 동작을 나타내는 파형도.
도 7은 지연 제어 회로(21)의 일부의 구성을 나타내는 회로도.
도 8은 제1 실시예의 집적 회로 장치의 구성도.
도 9는 제2 실시예의 DLL 회로를 나타낸 도면.
도 10은 제2 실시예에 있어서의 가변 지연 회로(12, 13, 16)의 상세 회로도.
도 11은 제3 실시예의 DLL 회로를 나타낸 도면.
도 12는 제4 실시예의 DLL 회로를 나타낸 도면.
도 13은 제3 및 제4 실시예에 있어서의 가변 지연 회로(12, 13, 16)의 구성도.
도 14는 도 8에 나타낸 내부 전원 시스템을 나타내는 회로도.
도 15는 DLL용 승압 전원 발생 회로를 나타낸 도면.
도 16은 DLL용 제어 전압 발생 회로(5D)의 구성도.
도 17은 내부 전원 회로를 나타낸 도면.
도 18은 DLL용 내부 전원 회로의 다른 예를 나타내는 도면.
도 19는 도 18의 동작을 나타내는 파형도.
도 20은 실시예에 있어서의 백 바이어스 전원의 분리를 나타낸 도면.
도 21은 본 실시예의 보다 상세한 백 바이어스 전원의 트랜지스터로의 인가를 나타낸 도면.
도 22는 가변 지연 회로에서 출력 버퍼 등으로의 클록 신호 배선의 구성을 나타낸 도면.
도 23은 클록 신호 배선의 보다 상세한 구성예를 나타내는 도면.
＜도면의 주요 부분에 대한 부호의 설명＞
Vcc1, Vss1 : 제1 외부 전원
Vcc2, Vss2 : 제2 외부 전원
VRnD : DLL용 내부 전원 회로(제1 내부 전원 회로)
VRn, VRnS : DLL 회로 이외의 내부 전원 회로(제2 내부 전원 회로)
VccQ1, VssQ1 : 제1 출력용 외부 전원
VccQ2, VssQ2 : 제2 출력용 외부 전원
Vpp : 승압 전원
Vg : 게이트 전압(제어 전압)
ViinD : 제1 내부 전원
Viin, ViinS : 제2 내부 전원
1 : DLL 회로
2 : 출력 회로
3 : DLL 회로 이외의 회로(입력 버퍼)
4, 4D : 승압 전원 발생 회로
5, 5D : 제어 전압 발생 회로
12, 13, 16 : 가변 지연 회로
12B, 13B, 16B : 가변 지연 유닛(지연 유닛)
20 : 위상 비교 회로
20A : 비교부(위상 일치 검출부)
상기한 목적을 달성하기 위하여, 제1 발명은, 집적 회로 장치에 공급되는 외부 전원을, DLL 회로용의 제1 외부 전원과, DLL 회로 이외의 회로용의 제2 외부 전원으로 분리한 것을 특징으로 한다. 여기서 말하는 외부 전원이란 외부로부터 공급되는 접지 전원(또는 그랜드 전원)과 그보다 일정 전압 상이한 전원을 포함하는 개념이다. 또, 접지 전원과 상이한 전원을 단순히 외부 전원이라 칭하는 경우도 있다.
본 발명에서는 보다 바람직하게는 DLL 회로의 가변 지연 회로에, 보다 바람직하게는 가변 지연 회로의 지연 유닛부에 상기 제1 외부 전원이 이용되어, 제2 외부 전원에 발생하는 전원 노이즈가 가변 지연 회로로 전달되지 않도록 한다. 또한, 보다 바람직하게는 DLL 회로의 위상 비교 회로내의 위상 일치 검출부(또는 단순히 비교부)에 상기 제1 전원이 이용되어, 제2 외부 전원에 발생하는 전원 노이즈가 위상 일치 검출부로 전달되지 않도록 한다. 또한, 가변 지연 회로나 위상 일치 검출부에는 제1 외부 접지 전원을 공급하여, 그 이외의 회로의 동작에 기초하여 제2 외부 접지 전원으로부터의 전원 노이즈의 영향을 억제시킨다.
본 발명에서는 더욱 바람직하게는, DLL 회로용의 내부 전원 시스템을, DLL 회로내의 가변 지연 회로나 위상 비교 회로의 위상 일치 검출부에 내부 전원을 공급하는 부분과, 그 이외의 DLL 회로의 구성 요소에 내부 전원을 공급하는 부분으로 별도로 구성한다. 그 결과, DLL 회로내에서 발생하는 전원 노이즈가 DLL 회로의 위상 조정 동작의 정밀도에 가장 결정적인 가변 지연 회로나 위상 일치 검출부의 내부 전원로 전달되지 않도록 한다. 더욱 바람직하게는, 이들 가변 지연 회로나 위상 일치 검출부에 내부 전원을 공급하는 DLL용 내부 전원 회로도 별도로 구성한다. 그 결과, 가변 지연 회로나 위상 일치 검출부 사이에서의 서로의 전원 노이즈의 영향도 피할 수 있다.
또, 본 발명에서는 DLL 회로 이외의 회로에도 외부 전원을 강압된 내부 전원을 이용하는 경우는 그 내부 전원 회로를, DLL 회로의 가변 지연 회로나 위상 일치 검출부의 DLL용 내부 전원 회로와는 독립해서 설치한다. 또한, DLL용 내부 전원 회로에 내부 전원의 기준이 되는 제어 전압을 공급하는 제어 전압 발생 회로도, DLL 회로 이외의 회로용의 내부 전원 회로의 제어 전압 발생 회로와는 별도의 구성으로 한다. 제어 전압(게이트 전압)으로의 전원 노이즈의 영향을 억제시킴으로써, DLL 회로의 동작을 보다 정확하게 한다.
또한, 본 발명에서는 집적 회로 장치로 공급되는 출력용 외부 전원과 관련하여, DLL 회로의 지연 루프내의 더미 출력 버퍼용의 제1 출력용 외부 전원과, 통상의 출력 버퍼용의 제2 출력용 외부 전원을 분리하는 것을 특징으로 한다. 통상의 출력 버퍼의 동작에 의해서 발생하는 전원 노이즈가 클록의 위상 조정을 행하는 DLL 회로의 더미 출력 버퍼의 전원으로 전달되는 것을 억제하여, 더미 출력 버퍼의 지연량을 일정하게 하여 안정된 위상 조정을 실현할 수 있다.
상기한 목적을 달성하기 위해 제2 발명은, DLL 회로를 구성하는 회로 사이에서의 전원 노이즈의 영향을 억제하기 위해서, 상이한 클록이 공급되어 통과하는 복수의 가변 지연 회로마다 각각 독립된 DLL용 내부 전원 회로를 설치한다.
또, 제2 발명은 보다 바람직하게는, 가변 지연 회로내의 비교적 충방전 전류량이 적은 지연 유닛부와, 가변 지연 회로내의 비교적 충방전 전류량이 많은 드라이브부와 출력부와의 전원을 분리시킨다. 그리고, 지연 유닛부에는 DLL용 내부 전원 회로로부터 강압 내부 전원을 공급한다. 또, 드라이브부에도 강압된 내부 전원을 공급하지만, 그 드라이브부에는 DLL 회로 이외의 회로와는 독립된 DLL용 내부 전원 회로나 또는 DLL 회로 이외의 회로용의 내부 전원 회로로부터 내부 전원을 공급한다. 그리고, 출력부에는 강압된 내부 전원을 공급하는 경우는 드라이브부와 동일한 구성으로 한다. 또한, 출력부에는 외부 전원을 직접 공급하더라도 좋다. 그 경우는, 출력부에는 DLL용 제1 외부 전원과는 상이한 DLL 회로 이외의 회로용의 제2 외부 전원이 공급되는 것이 바람직하다. 단, 출력부내의 전압 레벨 변환부는 구동 전류량이 적고 전원 노이즈가 적기 때문에, 제1 외부 전원을 공급하는 것이 바람직하다.
또한, 제2 발명은 보다 바람직하게는, 위상 비교 회로의 위상 일치 검출부의 지연 소자와 그 이외의 전원을 분리한다. 그리고, 위상 일치 검출부의 지연 소자에는 DLL용 내부 전원으로부터 강압 내부 전원을 공급한다. 그 이외의 회로에도 강압 내부 전원을 공급하는 경우는 위상 일치 검출부의 DLL용 내부 전원 회로와는 별도의 DLL용 내부 전원 회로나 또는 DLL 회로 이외의 회로용의 내부 전원 회로로부터 내부 전원을 공급한다. 또는 위상 일치 검출부 이외의 회로에는 외부 전원을 직접 공급하더라도 좋다. 그 경우는 바람직하게는 제2 외부 전원을 공급한다.
상기와 같이, 제2 발명에서는 가변 지연 회로의 지연 유닛부 또는 위상 비교 회로의 위상 일치 검출부에는 제1 외부 전원으로부터 강압 내부 전원을 생성하는 DLL용 내부 전원 회로로부터 내부 전원을 공급하고, 각각의 지연 유닛부 또는 위상 일치 검출부에는 각각 별도로 DLL용 내부 전원 회로로부터 내부 전원을 공급한다. 그 결과, 그들 지연 특성에 대한 전원 노이즈의 영향을 억제할 수 있다.
또, 상기한 목적을 달성하기 위해 제3 발명은, 가변 지연 회로의 지연 유닛부 또는 위상 비교 회로의 위상 일치 검출부에 외부 전압으로부터 강압된 내부 전원 전압을 공급하는 DLL용 내부 전원 회로에 있어서, 그 내부 전원 전압을 안정화시킨다. 그 때문에, 이 DLL용 내부 전원 회로에는 DLL용 제1 외부 전원을 공급하여, 제2 외부 전원으로부터의 노이즈가 전달되지 않도록 한다. 또한, 이 DLL용 내부 전원 회로의 전류 공급 능력을 각각의 대응하는 지연 유닛부나 위상 일치 검출부의 소비 전력에 대략 비례시킨다. 그 결과, 각 DLL용 내부 전원 회로는 각 대응하는 회로에 대략 동일한 전위의 내부 전원 전압을 부여할 수 있다.
또한, 제3 발명에서는 각 내부 전원 회로에 공급되는 제어 전압(게이트 전압)을 안정화시키기 위해서, 제어 전압 발생 회로와 내부 전원 회로와의 사이에, 로우패스 필터를 삽입하여, 제어 전압 발생 회로로부터의 노이즈를 차단한다. 또한, 제3 발명에서는 내부 전원 회로가 드레인이 제1 외부 전원에 접속되어, 게이트에 제어 전압이 공급되고, 소스에 내부 전원이 출력되는 소스 폴로워형 트랜지스터를 가지며, 그 트랜지스터의 소스와 접지 전원과의 사이에 트랜지스터로부터 소정의 전류를 출력하는 전류 회로를 설치하는 것을 특징으로 한다. 보다 바람직하게는, 이 전류 회로가 출력되는 전류량은 파워다운 모드시에 적고, 비(非)파워다운 모드시에 많아지도록 다이나믹하게 제어된다. 그 결과, 내부 전원이 공급되는 가변 지연 회로의 지연 유닛부나 위상 비교 회로의 위상 일치 검출부가 파워다운 모드시에 전류를 소비하지 않더라도 소정량의 전류가 전류 회로로부터 흡수되기 때문에, 트랜지스터의 소스의 전압이 과도하게 상승하는 것을 방지할 수 있다. 더욱이, 동작 모드에 있어서, 전류 회로가 보다 많은 전류를 흡수함으로써, 지연 유닛부나 위상 일치 검출부가 공급되는 클록의 위상에 대응하여 간헐적으로 전류를 소비하더라도 트랜지스터의 소스의 전압이 과도하게 상승 또는 하강하는 것을 방지할 수 있다.
또, 제3 발명에 따르면, DLL용 내부 전원 회로에 제어 전압을 공급하는 제어 전압(게이트 전압) 발생 회로의 제어 전압(게이트 전압)을 안정화시키기 위해서, 제어 전압 발생 회로의 접지 전원은 제1 외부 전원의 접지 전원을 이용한다. 또한 바람직하게는, 제어 전압 발생 회로는 연산 증폭기와 그 출력을 한쪽의 입력으로 부귀환(負歸還)하는 회로 구성을 가지며, 부귀환 회로내의 저항 소자의 근방에 제1 외부 전원의 접지 전원 배선이 설치된다. 전원 노이즈의 영향이 적은 제1 외부 전원의 접지 전원 배선의 시일드 작용에 의해, 저항 소자로의 전원 노이즈의 영향을 억제할 수 있다. 또한, 제3 발명에서는 바람직하게는, 복수의 DLL용 내부 전원 회로에는 공통의 제어 전압 발생 회로로부터의 게이트 전압이 공급된다. 그 결과, 복수의 DLL용 내부 전원 회로는 동등한 전위의 내부 전원을 발생할 수 있다.
상기한 목적을 달성하기 위해 제4 발명은, DLL용 제어 전압 발생 회로에 승압 전원을 공급하는 승압 전원 발생 회로에는 제2 외부 전원을 공급하는 것을 특징으로 한다. 이 DLL용 승압 전원 발생 회로는 외부 전원을 이용하여 펌핑 동작에 의해 승압 전원을 발생시키기 때문에, 그 외부 전원에 큰 전원 노이즈를 생성한다. 따라서, 제4 발명에서는 이 DLL용 승압 전원 발생 회로에는 제2 외부 전원을 공급하여, 제1 외부 전원에 그 전원 노이즈가 전달되지 않도록 한다.
제4 발명은 보다 바람직하게는, DLL용 승압 전원 발생 회로의 승압 동작을 DLL 이외의 승압 전원 발생 회로보다 완만하게 한다. 또는 DLL용 승압 전원 발생 회로에 있어서의 1회의 승압에 이용하는 전하량을 보다 작게 한다. 또한, DLL용 승압 전원 발생 회로내에 저항 등을 삽입하여, 그 펌핑 동작에 따른 승압 전원의 전위의 변동을 최소한으로 한다. 또, 바람직하게는 DLL용 승압 전원 발생 회로와 DLL용 제어 전압 발생 회로의 사이에 로우패스 필터를 삽입한다. 그 결과, 승압 전원 발생 회로의 펌핑 동작에 의한 승압 전원의 전위의 변동을 제어 전압 발생 회로로 전달되지 않도록 할 수 있다.
이상과 같이, 제4 발명에 따르면, 승압 전원 발생 회로가 발생하는 전원 노이즈나 승압 전원의 변동이 DLL용 제어 전압 발생 회로나 내부 전원 회로로 전달되지 않도록 할 수 있다.
상기한 목적을 달성하기 위해 제5 발명은, 가변 지연 회로의 지연 유닛부 또는 위상 비교 회로의 위상 일치 검출부의 트랜지스터의 채널 영역에 공급하는 백 바이어스 전원을 다른 회로의 트랜지스터로의 백 바이어스 전원과 분리하는 것을 특징으로 한다. 지연 유닛부 또는 위상 일치 검출부의 트랜지스터에는 다른 회로의 백 바이어스 전원 단자에 발생하는 노이즈로부터의 영향이 적은 전용의 백 바이어스 전원을 공급함으로써, 그들 트랜지스터의 임계치 전압을 안정시켜서 지연 유닛부의 지연 시간이나 위상 일치 검출부의 지연 시간 등의 정밀도를 높일 수 있다.
제5 발명은 더욱 바람직하게는, DLL용 내부 전원 회로나 그것에 제어 전압을 공급하는 DLL용 제어 전압 발생 회로의 트랜지스터에도 동일하게 상이한 회로의 백 바이어스 전원으로부터 분리된 노이즈가 적은 백 바이어스 전원을 공급한다. 그 결과, 제어 전압을 결정하는 트랜지스터의 임계치 전압이 안정되어, 제어 전압이 안정된다. 또, 내부 전원 회로의 트랜지스터의 임계치 전압이 안정되어, 내부 전원의 전위가 안정된다.
제5 발명은 더욱 바람직하게는, 분리한 백 바이어스 전압과 메모리 셀의 셀 플레이트의 전압과의 사이에 소정의 커패시터를 삽입하여, 분리한 백 바이어스 전압의 전압치가 보다 안정화되도록 한다.
상기한 목적은 제6 발명에 따르면, DLL 회로의 위상이 조정된 제어 클록이 복수의 내부 회로에 동일한 길이(等長)의 배선을 통해 공급되고, 그 동일한 길이의 배선의 분기점에 제어 클록을 구동하는 버퍼 회로를 삽입하는 것을 특징으로 한다. 구동 버퍼를 동일한 길이의 배선상에 배치함으로써, 전파하는 제어 클록의 파형을 급격하게 할 수 있고, 전원 노이즈의 영향을 받기 어렵게 할 수 있다.
또한, 제6 발명은 복수의 동일한 길이의 배선의 대응하는 분기점에는 같은 수의 구동 버퍼를 접속하여, 지선이 적은 동일한 길이의 배선에 대해서도 동등한 기생 용량을 설치하여, 각각의 동일한 길이의 배선의 제어 클록의 전파 속도를 같게 하는 것을 특징으로 한다. 또, 대응하는 분기점에 설치된 버퍼 회로는 각각 동일한 구동 능력을 갖는다. 또한, 제6 발명은 상기한 구동 게이트 회로를 구성하는 트랜지스터의 백 바이어스 전압을 공급하는 전압 배선을, 다른 회로용의 백 바이어스 전압의 배선으로부터 분리하여, 구동 버퍼 회로의 동작 속도에 다른 회로의 동작에 의한 노이즈가 영향을 주지 않도록 한다. 또한, 제6 발명은 동일한 길이의 배선에 다른 신호선으로부터의 노이즈가 영향을 주지 않도록 동일한 길이의 배선에 DLL용 제1 전원의 배선을 설치하고, 바람직하게는 다른 신호 배선으로부터 시일드한다. 이에 따라, 제어 클록의 전파 속도를 복수의 동일한 길이의 배선 사이에서 거의 같게 한다.
이하, 본 발명의 실시 형태의 예에 관해서 도면을 참조하여 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
본 발명의 실시예의 DLL 회로는 종래예와 같이 가변 지연 회로, 위상 비교 회로, 지연 제어 회로 및 더미 출력 버퍼나 더미 입력 버퍼 등의 더미 지연회로를 구비한다. 각각의 구성 요소에는 상이한 전원이 공급되고, 전원 노이즈 등이 원인이 되어 발생하는 DLL 회로의 지터가 적어지도록 구성된다. 그래서, 구체적인 실시예를 설명하기 전에, DLL 회로의 구성 요소에 관해서 간단히 설명한다. 이들 구성을 이해함으로써, 후술하는 본 발명의 실시예를 용이하게 이해할 수 있다.
[가변 지연 회로]
도 2는 가변 지연 회로(12, 13, 16)의 예를 나타내는 도면이다. 이 가변 지연 회로는 입력 클록(i-clk)을 지연시켜서 출력 클록(dll-clk)을 출력한다. 도 2에 도시한 바와 같이, 가변 지연 회로는 복수의 인버터(98∼112)와, NAND 게이트(113∼128)로 구성된다. 인버터(98∼101)에 의해 공급되는 클록을 구동하는 드라이브부가 구성된다. 또한, NAND 게이트(113∼128) 및 인버터(102∼108)에 의해서, 지연 유닛이 구성된다. 그리고, 인버터(109∼112)가 클록을 출력하는 출력부를 구성한다.
NAND 게이트(113∼120)의 한쪽 입력에는 입력 클록(i-clk)을 지연시킨 클록이 공급되고, 다른 쪽의 입력에는 지연 제어 신호(ΦE-1∼ΦE-32)가 공급된다. 지연 제어 신호(ΦE-1∼ΦE-32)는 어느 하나의 신호가 H 레벨이 되고, 나머지 신호가 L 레벨이 된다.
만일, 지연 제어 신호(ΦE-1)가 H 레벨이라고 하면, 다른 지연 제어 신호의 L 레벨에 의해서, NAND 게이트(113∼119)의 출력은 전부 H 레벨로 된다. 그 결과, NAND 게이트(121∼127)는 전부 L 레벨, 인버터(102∼108)는 전부 H 레벨이 된다. 그래서, 입력 클록(i-clk)은 4개의 인버터(98∼101)와, NAND 게이트(120, 128)와, 4개의 인버터(109∼112)와의 합계 10단의 게이트의 지연량을 가지며, 출력 클록(dll-clk)으로서 출력된다. 이 상태가 지연량이 최소인 상태이다.
그리고, H 레벨의 지연 제어 신호(ΦE-1∼ΦE-32)가 도면 중 우측으로 시프트할 때마다, NAND 게이트(127) 및 인버터(108)의 2단의 게이트의 지연량이 추가된다. 그리고, 지연 제어 신호(ΦE-32)가 H 레벨이 되면, 최대의 지연량으로 된다. 즉, 지연 제어 신호(ΦE-1∼ΦE-32) 중, H 레벨의 지연 제어 신호가 우측으로 1개 어긋나면, NAND 게이트와 인버터의 2단분의 지연량이 증가되고, 좌측으로 1개 어긋나면, 동일하게 2단분의 지연량이 감소된다.
상기한 설명에 의해 알 수 있는 바와 같이,지연 유닛에서의 클록의 지연량이 지연 제어 신호에 의해 제어된다. 따라서, 이 지연 유닛의 지연량이 전원 노이즈의 영향이나 백 바이어스 전압의 노이즈의 영향을 받지 않도록 할 필요가 있다.
[위상 비교 회로]
도 3은 위상 비교 회로(20)내의 위상 비교부의 회로도이다. 또, 도 4는 위상 비교부의 동작을 나타내는 파형도이다. 이 위상 비교부는 NAND 게이트(199 ∼ 203) 및 인버터(215)로 이루어지는 부분에 있어서, 기준 클록(c-clk)과 그것을 지연시킨 가변 클록(d-i-clk)과의 위상 관계를 검출하여, 노드(n1∼n4)에 그 검출 결과를 생성한다. 양 클록의 위상 관계는 도 4의 (a)에 나타내는 바와 같이, 기준 클록(c-clk)에 비교하여 가변 클록(d-i-clk)의 위상이 앞서 있는 상태와, 도 4의 (b)에 나타내는 바와 같이, 양 클록의 위상이 거의 일치하고 있는 상태와, 도 4의 (c)에 나타내는 바와 같이, 기준 클록(c-clk)에 비교하여 가변 클록(d-i-clk)의 위상이 지연되고 있는 상태로 분류된다.
도 4의 (a)의 상태의 경우는 양 클록이 L 레벨인 상태에서는 노드(n1∼n4)는 전부 H 레벨이며, 그 후, 제2 클록(d-i-clk)이 먼저 H 레벨이 되어,
n1=L, n2=H, n3=L, n4=H
가 된다. 그 후, 기준 클록(c-clk)이 지연되어 H 레벨로 되어도 상기한 노드(n1∼ n4)의 상태는 변화하지 않는다. NAND 게이트(198)는 양 클록이 함께 H 레벨로 되면 출력을 L 레벨로 하여, 그 하강 엣지에서부터 소정 폭의 H 레벨 펄스가 NOR 게이트(216)로부터 출력된다. 이 H 레벨 펄스가 샘플링 펄스로서 NAND 게이트(204∼207)에 공급되어, 노드(n1∼n4)의 상태가 NAND 게이트(208, 209)로 이루어지는 래치 회로와, NAND 게이트(210, 211)로 이루어지는 래치 회로로 각각 수신된다. 따라서, 신호(Φb, Φc, Φd, Φe)는 도 3의 표에 나타내는 바와 같이,
Φb=H, Φc=L, Φd=H, Φe=L
이 된다.
도 4의 (b)의 상태는 기준 클록(c-clk)에 대하여 가변 클록(d-i-clk)의 위상이 NAND 게이트(201)와 인버터(215)의 지연 시간 이내의 범위에서 지연되는 경우이다. 그 경우는 기준 클록(c-clk)이 먼저 H 레벨이 되어,
n1=H, n2=L
이 되고, 또, 인버터(215)의 출력이 가변 클록(d-i-clk)보다 후에 H 레벨이 되어,
n3=L, n4=H
가 된다.
따라서, 양 클록이 H 레벨이 되는 타이밍에서 래치되어, 신호(Φb, Φc, Φd, Φe)는 도 3의 표에 나타내는 바와 같이,
Φb=L, Φc=H, Φd=H, Φe=L
이 된다. 이 경우는 위상이 일치된 것을 의미하기 때문에, AND 게이트(418)의 출력의 로크온 신호(JST)도 H 레벨을 출력한다.
이상과 같이, NAND 게이트(201)와 인버터(215)는 도 2의 가변 지연 회로의 지연 유닛부의 1단분의 지연 회로와 동일한 회로 구성을 가지며, 기준 클록(c-clk)과 가변 클록(d-i-clk)의 위상차가 가변 지연 회로의 1단분의 지연량 미만인지의 여부를 검출하는 위상 일치 검출부(또는 단순히 비교부)를 구성한다. 이 위상 일치 검출부를 구성하는 게이트(201)와 인버터(215)의 지연량은 전원 노이즈나 백 바이어스 전압의 노이즈의 영향을 받지 않도록 하는 것이 안정적인 로크온 검출 기능을 실현하기 위해서는 중요하다.
도 4의 (c)의 상태에서는 기준 클록(c-clk)이 먼저 H 레벨이 되어,
n1=H, n2=L, n3=H, n4=L
이 된다. 그 후, 가변 클록(d-i-clk)이 지연되어 H 레벨로 되더라도, 상기한 노드(n1∼n4)의 상태는 변화하지 않는다. 이 상태가 양 클록이 H 레벨이 되는 타이밍에서 래치되어, 신호(Φb, Φc, Φd, Φe)는 도 3의 표에 나타내는 바와 같이,
Φb=L, Φc=H, Φd=L, Φe=H
가 된다.
도 5는 위상 비교 회로(20)의 위상 비교 출력부의 회로도이다. 또한, 도 6은 그 위상 비교 출력부의 동작을 나타내는 파형도이다. 도 6의 파형도의 (a), (b), (c)는 도 3 및 도 4의 (a), (b), (c)에 각각 대응한다.
위상 비교 출력부는 양 클록의 위상 비교 타이밍에서 생성되는 타이밍 신호(Φa)의 주파수를 2분의 1로 분주하는 분주 회로(20C)와, 그 분주 회로(20C)로부터의 출력 타이밍에 응답하여 양 클록의 위상 관계에 따라서 생성된 신호(Φb, Φc, Φd, Φe)에 기초하여 위상 비교 결과 신호(ΦSO∼ΦRE)를 출력하는 출력 회로(20B)로 구성된다.
2분의1 분주 회로(20C)는 JK 플립플롭 구성이며, 양 클록(c-clk, d-i-clk)이 함께 H 레벨로 될 때를 NAND 게이트(198)(도 3)로 검출하여, 그 샘플링 펄스(Φa)를 2분의 1 분주하여, 역상의 펄스 신호(n11, n12)를 생성한다. 샘플링 펄스(Φa)가 게이트(226, 227)에 공급되고, 그 반전 펄스(/Φa)가 게이트(222, 223)에 공급되어, 게이트(228, 229)로 이루어진 래치 회로와, 게이트(224, 225)로 이루어진 래치 회로 사이에서 반전 신호를 전송한다. 그 결과, 2분의 1 분주된 역상의 펄스 신호(n11, n12)가 생성된다.
출력 회로(20B)는 샘플링 래치된 신호(Φb, Φc, Φd, Φe)를 디코드하여, 기준 클록(c-clk)의 위상이 가변 클록(d-i-clk)보다 지연되고 있을 때(상태(a))에는 인버터(236)의 출력을 H 레벨로 하고, 양 클록의 위상이 일치하고 있을 때(상태(b))는 인버터(236, 237)의 출력을 함께 L 레벨로 하고, 또, 기준 클록(c-clk)의 위상이 가변 클록(d-i-clk)보다 앞서 있을 때(상태(c))에는 인버터(237)의 출력을 H 레벨로 한다.
따라서, 출력 회로(20B)는 NAND 게이트(232∼235)의 디코드 기능에 의해, 상기한 상태(a)일 때는 NAND 게이트(232, 233)가, 타이밍 신호(n11, n12)에 응답하여 가변 클록(d-i-clk)의 위상을 지연시키도록 가변 지연 회로(13)의 지연량을 증가시키는 위상 비교 결과 신호(ΦS0, ΦSE)를 교대로 H 레벨로 한다. 즉, 도 6의 (a)에 나타내는 것과 같다. 또한, 상기한 상태(b)일 때는 출력 회로(20B)는 도 6의 (b)와 같이 위상 비교 결과 신호(ΦSO∼ΦRE)를 생성하지 않는다. 또한, 상기한 상태 (c)일 때는 도 6의 (c)와 같이, NAND 게이트(234, 235)가 타이밍 신호(n11, n12)에 응답하여 가변 클록(d-i-clk)의 위상을 앞서가도록 가변 지연 회로(13)의 지연량을 감소시키는 위상 비교 결과 신호(ΦRO, ΦRE)를 교대로 H 레벨로 한다.
이상의 설명과 같이, 위상 비교 회로(20)내에 있어서, 상기한 게이트(201)와 인버터(215)로 이루어진 지연 소자는 위상 일치 검출을 위한 회로(20C)이다. 이 회로 이외의 게이트 회로는 단순히 디지털 신호에 응답하여 동작하는 것만으로 좋기 때문에, 특히 게이트(201)나 인버터(215)와 같이 노이즈에 기초한 지연 특성의 변화를 안정시킬 필요는 없다.
[지연 제어 회로]
도 7은 지연 제어 회로(21)의 일부의 구성을 나타내는 회로도이다. 지연 제어 회로(21)는 위상 비교 결과 신호(ΦS0∼ΦRE)에 응답하여 NOR 게이트(431-1∼431-3)로부터 지연 제어 신호(ΦE-1∼ΦE-3)를 출력한다. 도 2에 나타낸 바와 같이, 지연 제어 신호(ΦE-1∼ΦE-32)는 32비트로 구성된다.
지연 제어 회로(21)는 위상 비교 결과 신호(ΦS0, ΦSE)에 의해 H 레벨의 지연 제어 신호(ΦE)를 우측으로 시프트하여 가변 지연 회로의 지연량을 증가시키고, 위상 비교 결과 신호(ΦR0, ΦRE)에 의해 H 레벨의 지연 제어 신호(ΦE)를 좌측으로 시프트하여 가변 지연 회로의 지연량을 감소시킨다.
지연 제어 회로의 각 단은 예컨대 1단번째에서는 NAND 게이트(432-1)와 인버터(433-1)로 이루어진 래치 회로를 각각 구비한다. 또한, 위상 비교 결과 신호(ΦS0∼ΦRE)에 의해 래치 회로(432-1, 433-1)의 상태를 강제적으로 반전시키는 트랜지스터(434-1, 436-1)를 구비한다. 트랜지스터(438-1, 439-1)는 반전 대상 이외의 경우에 트랜지스터(434-n, 436-n)에 의해서는 래치 회로가 반전되지 않도록 하기 위해 설치된다. 2단번째∼3단번째의 회로도 동일한 형태의 구성이다. 이들 트랜지스터는 전부 N 채널형이다.
만일, L 레벨 펄스의 리셋트 신호(ΦR)가 인가되면, NAND 게이트(431-1∼3)의 출력은 전부 H 레벨이 되고, 인버터(433-1∼3)의 출력은 전부 L 레벨이 된다. 따라서, 노드(5a-2)가 L 레벨이 되고, NOR 게이트(431-1)의 출력의 지연 제어 신호(ΦE-1)는 H 레벨이 된다. 또한, 노드(5a-1, 5a-3)가 함께 H 레벨이기 때문에, 그 이외의 지연 제어 신호(ΦE-2, ΦE-3)는 전부 L 레벨이 된다. 즉, 리셋트 신호(ΦR)에 응답하여 지연 제어 신호(ΦE-1)가 H 레벨이 되어, 가변 지연 회로(13, 14)는 최소 지연 시간으로 제어된다.
다음에, 위상 비교가 실행되면, 양 클록의 위상 관계에 따라서, 위상 비교 결과 신호(ΦSO∼ΦRE) 중 어느 하나가 H 레벨이 된다. 가령, 위상 비교 결과 신호(ΦSE)가 H 레벨로 되면, 트랜지스터(434-1)가 도통하여, 노드(5a-1)를 강제적으로 L 레벨로 끌어내리고, 인버터(433-1)의 출력의 노드(5a-2)를 강제적으로 H 레벨로 끌어올린다. 그 결과, NOR 게이트(431-1)의 출력(ΦE-1)은 L 레벨이 된다. 또한, 노드(5a-1, 5a-4)가 함께 L 레벨이기 때문에, NOR 게이트(431-2)의 출력(ΦE-2)은 H 레벨이 된다. 그리고, 1단번째와 2단번째의 래치 회로는 그 상태를 유지한다. 또한, 그 후의 위상 비교에 의해 위상 비교 결과 신호(ΦS0)가 H 레벨이 되면, 동일한 동작에 의해 노드(5a-3, 5a-6)가 함께 L 레벨이 되고, 지연 제어 신호(ΦE-3)가 H 레벨이 된다. 이와 같이, 위상 비교 결과 신호(ΦSE, ΦSO)에 의해, 지연 시간이 길어지도록 지연 제어 신호(ΦE)가 우측으로 시프트한다.
반대로, 위상 비교 결과 신호(ΦRE, ΦR0)에 의해, 상기와 반대의 동작에 의해, 지연 시간이 짧아지도록 지연 제어 신호(ΦE)가 좌측으로 시프트한다. 또한, 상기한 위상 비교 회로의 출력부의 동작으로부터 알 수 있는 바와 같이, 위상 비교 결과 신호(ΦSE, ΦSO)는 가변 클록(d-i-clk)이 앞서 있을 때에 위상 비교마다 교대로 생성되고, 또, 위상 비교 결과 신호(ΦRE, ΦRO)는 가변 클록(d-i-clk)이 지연되고 있을 때에 위상 비교마다 교대로 생성된다.
또한, 위상 비교 결과 신호(ΦSE, ΦSO)에 응답하여 지연 제어 신호(ΦE)가 잇달아 우측으로 이동하고, 최후에 지연 제어 신호(ΦE-32)가 H 레벨이 된다. 이 상태에서는 인버터(433-32)의 출력이 L 레벨, NAND 게이트(432-32)의 출력이 H 레벨로 래치되고 있다. 그래서, 더욱 지연 시간을 늘리는 비교 결과 신호(ΦSO)가 공급되면, NAND 게이트(432-43)의 출력이 L 레벨로 끌어내려지고, 인버터(433-32)의 출력이 H 레벨로 끌어올려진다.
이상과 같이, 지연 제어 회로(21)에는 전원 노이즈나 백 바이어스 전압의 노이즈에 의한 DLL 회로의 로크온 동작에 영향을 주는 회로 구성 요소는 없다.
이상, DLL 회로의 구성 요소에 관해서 간단히 설명하였지만, 이들 설명에서 이하의 본 발명의 실시예의 DLL 회로가 전원 노이즈 등에 의한 영향을 억제할 수 있다는 것을 이해할 수 있다.
[제1 실시예]
도 8은 본 발명의 제1 실시예의 집적 회로 장치의 구성도이다. 도 8에 나타낸 집적 회로 장치는 내부에 집적 회로가 설치된 반도체 칩(25)과, 그 반도체 칩(25)을 탑재하는 패키지(30)로 구성된다. 패키지(30)내에 있어서, 외부 단자(31)가 패키지 리드(29) 및 본딩 와이어(28)를 통해 칩(25)내의 칩 패드(27)에 접속된다. 반도체 칩(25)은 예로서 DLL 회로(1) 이외에, 메모리 회로(26)를 갖는다. 메모리 회로(26)는 예컨대 디코더(DEC)와 메모리 셀 어레이(MCA) 및 센스 앰프(SA)를 구비한다. 또한, 칩내에는 종래예와 같이 DLL 회로(1)에 부가하여 입력 버퍼(3)와 출력 버퍼(2)를 갖는다.
도 8의 실시예에서는 칩내의 외부 전원으로서, DLL 회로에 공급되는 제1 외부 전원(Vcc1, Vss1)과, DLL 회로 이외의 회로에 공급되는 제2 외부 전원(Vcc2, Vss2)이 별도로 설치된다. 도 8의 예에서는 이들 외부 전원(Vcc, Vss)은 패키지(30)의 외부 단자에서는 공통되지만, 패키지(30)내에 있어서, 이들 외부 단자는 분기된 패키지 리드(29)를 구성한다. 그리고, 각각 분기된 패키지 리드로부터 별도의 본딩 와이어(28)를 통해, 칩 내부의 제1 외부 전원 패드(Vcc1, Vss1) 및 제2 외부 전원 패드(Vcc2, Vss2)에 외부 전원이 공급된다. 패키지(30)의 외부 단자(31)에서부터 제1 및 제2 외부 전원이 별도로 구성되더라도 좋다. 그리고, 제1 외부 전원(Vcc1, Vss1)은 칩 내부의 DLL 회로(1)에 공급된다. 또한, 제2 외부 전원(Vcc2, Vss2)은 칩 내부의 DLL 회로 이외의 회로(3, 26)에 공급된다. 또한, 후술하는 바와 같이, 제2 외부 전원(Vcc2, Vss2)은 DLL 회로(1)에도 공급된다.
이러한 구성으로 함으로써, 메모리 회로(26)내에서의 대전류를 구동하는 동작이 발생하여 제2 외부 전원(Vcc2, Vss2)에 전원 노이즈가 발생하더라도 그것과 분리된 제1 외부 전원(Vcc1, Vss1)에는 전원 노이즈가 전파되는 일은 적다. 따라서, DLL 회로 이외의 회로에서 발생하는 전원 노이즈가, DLL 회로내의 가변 지연 회로나 위상 비교 회로의 동작에 악영향을 주는 일은 없다.
종래예에 있어서도, 출력 버퍼용 외부 전원은 내부 회로용 외부 전원과 분리되어, 대전류를 구동할 필요가 있는 출력 버퍼로부터 발생하는 전원 노이즈가 내부회로용의 외부 전원에 영향을 주지 않도록 한다. 또한, 도 8의 실시예에서는 출력 버퍼(2)에 있어서의 외부 전원(VccQ, VssQ)을, DLL 회로(1)에 접속되는 더미 출력 버퍼(17)로 공급되는 제1 출력용 외부 전원(VccQ1, VssQ1)과, 통상의 출력 버퍼(14)로 공급되는 제2 출력용 외부 전원(VccQ2, VssQ2)으로 분리한다. 이 전원의 분리도 상기와 같이, 패키지(30)내의 패키지 리드(29)에서 분기되어, 각각의 전원(VccQ1, VssQ1)과, 전원(VccQ2, VssQ2)으로 본딩 와이어(28)를 통해 접속한다.
이러한 구성으로 함으로써, 통상의 출력 버퍼(14)의 동작에 따라 발생하는 전원 노이즈가 DLL 회로의 피드백 루프를 구성하는 더미 출력 버퍼(17)의 지연량에 영향을 주는 것이 방지된다. 따라서, 종래예와 같은 제어 클록의 지터의 발생을 방지할 수 있다.
[제2 실시예]
도 9는 제2 실시예의 DLL 회로를 나타낸 도면이다. 도 9에 나타낸 DLL 회로(1)의 가변 지연 회로(12, 13, 16)는 각각 입력 클록이 공급되는 드라이버부(12A, 13A, 16A)와, 드라이버부에 의해 구동된 클록이 통과하는 지연 유닛(12B, 13B, 16B)과, 그 지연된 클록을 출력하는 출력부(12C, 13C, 16C)로 나누어진다. 그리고, 각각의 가변 지연 유닛(12C, 13C, 16C)에는 제1 외부 전원(Vcc1, Vss1)과 제어 전압(게이트 전압)(Vg)이 공급되는 제1 내부 전원 회로(VRnD)로부터 내부 전원(Vii2, Vii4, Vii6)이 공급된다. 내부 전원(Vii)은 게이트 전압(Vg)을 기준으로 하는 전위 레벨을 갖는다. 도 9에 따르면, 제1 내부 전원 회로(VR2D, VR4D, VR6D)가 각각의 가변 지연 유닛(12C, 13C, 16C)에 공급된다. 그리고, 가변 지연 유닛(12C, 13C, 16C)에는 제1 외부 접지 전원(Vss1)이 각각 공급된다.
또한, 각 가변 지연 회로의 드라이버부(12A, 13A, 16A)에는 제1 내부 전원 회로(VRnD)와는 별도의 내부 전원 회로(VRl, VR3, VR5)로부터 내부 전원(Vii1, Vii3, Vii5)이 공급된다. 이들 내부 전원 회로(VR1, VR3, VR5)에는 후술하는 바와 같이, 제1 외부 전원(Vcc1, Vss1) 또는 제2 외부 전원(Vcc2, Vss2)이 공급되고, 게이트 전압(Vg)을 기준으로 하는 내부 전원(Vii)이 생성된다. 또한, 드라이버부에는 제1 외부 접지 전원(Vss1) 또는 제2 외부 접지 전원(Vss2)이 공급된다. 드라이버부(12A, 13A, 16A)와 그 대응하는 내부 전원 회로(VR1, VR3, VR5)에는 상기한 바와 같이, 제1 외부 전원(Vcc1, Vss1) 또는 제2 외부 전원(Vcc2, Vss2)이 공급된다. 단, 드라이버부는 비교적 큰 전류 구동 동작을 수반하여 전원 노이즈가 발생하기 때문에, 보다 바람직하게는 이들 드라이버부와 내부 전원 회로(VR1, VR3, VR5)에는 제2 외부 전원(Vcc2, Vss2)이 공급된다.
상기한 내부 전원(Vii)은 외부 전원(Vcc)에서 강압된 전위 레벨을 갖는다. 이러한 내부 전원(Vii)은 통상, 칩내의 보다 대규모인 메모리 회로 부분에서 이용된다. 강압된 전위 레벨로 함으로써, 메모리 회로에서의 소비 전력을 적게 하여, 미세화된 트랜지스터 등의 내압 특성으로 정합시킨다. 도 9의 예에서는 가변 지연 회로(12, 13, 16)나 위상 비교 회로(20)에 이 강압된 내부 전원(Vii)이 이용된다.
상기한 바와 같이, DLL 회로(1)에 있어서, 가장 지연 시간의 정밀도가 필요한 가변 지연 회로내의 지연 유닛(12B, 13B, 16B) 및 위상 비교 회로(20)내의 로크온 검출 감도를 결정하는 위상 비교부의 지연 소자(20A)에는 가장 안정된 내부 전원(Vii2, Vii4, Vii6, Vii7)이 내부 전원 회로(VR2D, VR4D, VR6D, VR7D)로부터 각각 별도로 공급된다. 그리고, 이들 내부 전원 회로(VRnD)에는 제1 외부 전원(Vcc1, Vss1)이 공급되고, 지연 유닛과 위상 비교부의 지연 소자(20A)에는 제1 외부 접지 전원(Vss1)이 공급된다. 따라서, 가변 지연 유닛(12B, 13B, 16B)이나 위상 일치 검출부의 지연 소자(20A)는 DLL 회로 이외의 회로(3)로 공급되는 제2 외부 전원(Vcc2, Vss2)에 발생하는 전원 노이즈의 영향을 받는 일이 적다.
또한, 가변 지연 회로(12, 13)에 공급되는 클록(/CLK0, CLK0)은 가변 지연 회로(16)에 공급되는 클록(c-clk)보다도 주파수가 높다. 따라서, 이들에 내부 전원(Vii)을 공급하는 내부 전원 회로(VRnD)의 전류 공급 능력은 대응하는 가변 지연 회로의 소비 전력에 따라서 설정된다. 보다 구체적으로는, 가변 지연 회로의 소비 전력에 비례하여 내부 전원 회로(VRnD)의 전류 공급 능력이 설정된다. 동일하게 위상 비교 회로내의 비교부의 지연 소자(위상 일치 검출부)(20A)에 내부 전원(Vii7)을 공급하는 내부 전원 회로(VR7D)도 지연 소자(20A)의 소비 전력에 따라서 전류 공급 능력이 설정된다. 전류 공급 능력에 대해서는 구체적 회로에 따라 후술한다.
도 9의 실시예에서는 DLL 회로(1)내의 지연 유닛 등 이외의 회로인, 분주기(15), 가변 지연 회로의 출력부(12C, 13C, 16C), 위상 비교 회로의 비교부내의 지연 소자(20A) 이외의 회로(20B), 지연 제어 회로(21)에는 제1 외부 전원(Vcc1, Vss1) 또는 제2 외부 전원(Vcc2, Vss2)이 공급된다. 이에 대해, DLL 회로(1) 이외의 회로(3)에는 제2 외부 전원(Vcc2, Vss2)이 공급된다. 회로(3)에 있어서의 대전류 구동을 수반하는 동작에 의해 발생하는 전원 노이즈가, 제1 외부 전원(Vcc1, Vss1)에 전달되는 것이 방지되어, DLL 회로(1)의 지연 특성에 영향을 주는 것이 방지된다. 도 9 중, Vcc1, Vcc2 및 Vss1, Vss2로 나타내어지는 경우는 제1 외부 전원(Vcc1, Vss1) 또는 제2 외부 전원(Vcc2, Vss2) 중 어느 하나가 공급되는 것을 나타내고 있다. 이하의 설명에 있어서도 마찬가지이다.
도 9의 실시예에서는 승압 전원 발생 회로(4D)에는 제2 외부 전원(Vcc2, Vss2)이 공급된다. 승압 전원 발생 회로(4D)는 후술하는 바와 같이 용량 소자에 대하여 전하를 펌핑 동작시켜 승압 전원(Vpp)을 생성한다. 따라서, 그 자체로 전원 노이즈의 발생원으로 되기 쉽다. 따라서, 이 승압 전원 발생 회로(4D)에는 제2 외부 전원(Vcc2, Vss2)을 공급하여, 제1 외부 전원(Vcc1, Vss1)으로 전원 노이즈가 전파되는 것을 방지한다. 또한, 승압 전원(Vpp)은 게이트 전압 발생 회로(5D)에 전원으로서 로우패스 필터(R1)를 통해 공급된다. 게이트 전압 발생 회로(5D)는 후술하는 바와 같이, 제1 외부 접지 전원(Vss1)이 공급되어, 전원 노이즈의 영향을 받지 않는 안정된 게이트 전압(Vg)을 생성한다. 이 게이트 전압(Vg)이 각각의 내부 전원 회로(VRnD, VRn)에 공급된다. 또, 내부 전원 회로의 기호 n은 정수를 의미한다. 이하 마찬가지이다.
도 9의 실시예에서는 가변 지연 회로(12, 13, 16)의 출력부(12C, 13C, 16C)에는 제1 외부 전원(Vcc1, Vss1) 또는 제2 외부 전원(Vcc2, Vss2)이 공급된다. 이 출력부는 위상 조정된 제어 클록(/CLK1, CLK1)을 출력 버퍼(14)에 공급하기 때문에, 외부 전원에 의해 구동된다. 이에 따라, 제어 클록이 외부 전원 레벨을 갖기 때문에, 마찬가지로 외부 전원(VccQ, VssQ)에서 구동되는 출력 버퍼(14)와 레벨을 정합시킬 수 있다.
도 10은 제2 실시예에 있어서의 가변 지연 회로(12, 13, 16)의 상세 회로도이다. 도 10에는 도 2의 가변 지연 회로의 일부가 나타내어진다.
상기한 바와 같이, 본 실시예에서는 가변 지연 회로내의 가변 지연 유닛(12B, 13B, 16B)에는 각각 독립적으로 내부 전원 회로(VRmD)가 설치된다. 따라서, 가변 지연 유닛(12B, 13B, 16B)에 상이한 클록이 공급되어, 그 동작이 상이하더라도 각각이 발생하는 전원 노이즈의 영향을 받는 일이 없기 때문에, 정확한 지연량을 유지할 수 있어, 정확한 위상 조정이 가능하게 된다.
또한, 전류의 충방전이 비교적 적은 가변 지연 유닛과, 충방전이 비교적 많은 드라이브부 및 출력부의 전원을 분리함으로써 드라이브부와 출력부로부터의 전원 노이즈를 가변 지연 유닛으로 전달하기가 곤란하게 될 수 있다.
제2 실시예에서는 도 10에 나타낸 바와 같이, 출력부(12C)를 구성하는 인버터(112, 111)에는 제2 외부 전원(Vcc2, Vss2)이 공급된다. 또한, 출력부(12C)와 지연 유닛(12B)의 사이에 강압된 내부 전원(Vii)에서 외부 전원(Vcc2)으로의 레벨 변환 회로(110)가 설치된다. 이 레벨 변환 회로(110)는 출력부(12C)와 같이 큰 전류 구동 능력을 가지고 있지 않기 때문에, 오히려 제1 외부 전원(Vcc1, Vss1)을 공급하여, 그 지연 특성의 정밀도를 상승시키고 있다. 드라이버부(12A)를 구성하는 인버터(98∼101)에는 제2 외부 전원(Vcc2)이 공급되는 내부 전원 회로(VRn)로부터 내부 전원(Vii)이 공급되어, 제2 외부 접지 전원(Vss2)이 공급된다. 드라이버부(12A)에서의 구동 동작에 의한 전원 노이즈가 지연 유닛(12B)에 영향을 주는 것이 방지된다.
도 9에 나타낸 실시예에서는 출력 회로(2)에 있어서, 전술한 바와 같이, 통상의 출력 버퍼(14)에는 제2 외부 전원(VccQ2, VssQ2)이 공급되고, DLL 회로의 피드백 루프를 구성하는 더미 출력 버퍼(17)에는 제1 외부 전원(VccQ1, VssQ1)이 공급되어, 그 지연 특성에 전원 노이즈가 영향을 주는 것이 방지된다.
[제3 실시예]
도 11은 제3 실시예의 DLL 회로를 나타낸 도면이다. 제3 실시예는 DLL 회로 이외의 회로인 입력 버퍼(3)도 외부 전원으로부터 강압된 내부 전원(ViillS)을 이용하는 예이다. 도 8에 나타낸 바와 같이 DLL 회로 이외의 회로로서 메모리 회로가 강압된 내부 전원(Vii)을 이용하는 경우도, 도 11과 같은 식이다.
도 11의 실시예에서는 DLL 회로 이외의 입력 버퍼(3)에 내부 전원을 공급하기 위해서, 내부 전원 회로(VRllS)를 설치한다. 내부 전원 회로(VRllS)는 제2 외부 전원(Vcc2)을 공급받아, 게이트 전압(Vg2)에 따라서 내부 전원(ViillS)을 생성한다. 입력 버퍼(3) 등의 DLL 회로 이외의 회로는 그 동작이 불안정하고, 또한 대전류 구동을 수반하는 경우가 있다. 따라서, 내부 전원(ViillS)에는 불안정한 대전류가 발생하는 경우가 있고, 게이트 전압(Vg2)에 대하여 노이즈를 발생시키는 원인이 될 수 있다. 그래서, 제3 실시예에서는 DLL 회로 이외의 회로용의 내부 전원 회로(VRllS)에 대하여 게이트 전압(Vg2)을 공급하는 게이트 전압 발생 회로(5)를, DLL 회로(1)의 가변 지연 유닛(12B, 13B, 16B) 및 위상 비교 회로내의 지연 소자를 갖는 비교부(20A)에 내부 전원을 공급하는 DLL용 내부 전원 회로(VRnD)의 게이트 전압 발생 회로(5D)와 별도로 설치한다. 따라서, 게이트 전압(Vg2)에 노이즈가 전달되더라도 DLL용 게이트 전압(Vg1)에는 그 노이즈가 전달되기가 곤란하게 된다. 그 결과, DLL용 내부 전원 회로(VRnD)에는 안정된 게이트 전압(Vg1)이 공급되어, DLL용 내부 전원(ViinD)의 전위도 안정된다.
또한, 도 11의 실시예에서는 DLL 회로(1)내의 가변 지연 유닛(12B, 13B, 16B)과 지연 소자를 갖는 비교부(20A) 이외의 회로에는 게이트 전압(Vg2)을 공급받아서 내부 전원(Viin)을 생성하는 내부 전원 회로(VRn)가 각각 설치된다. 이 내부 전원 회로(VRn)는 후술하는 바와 같이 제1 외부 전원(Vcc1) 또는 제2 외부 전원(Vcc2)이 공급된다. 이와 같이, 가변 지연 유닛과 지연 소자를 갖는 비교부의 가장 결정적인 부분으로의 내부 전원 회로(VRnD)와는 별도로 내부 전원 회로(VRn)를 설치함으로써 결정적인 부분에 공급되는 내부 전원(ViinD)과는 별도로 내부 전원(Viin)을 생성하여, 전원 노이즈가 전달되지 않도록 한다. 또한, 내부 전원(Viin)을 생성하는 내부 전원 회로(VRn)에 공급하는 게이트 전압(Vg2)을, DLL용 게이트 전압 발생 회로(5D)와는 별도의 게이트 전압 발생 회로(5)로부터 공급함으로써, 전원 노이즈가 게이트 전압(Vg1)을 통해 DLL용 내부 전원 회로(VRnD)로 전달되는 것을 방지한다. 외부 접지 전원(Vss1, Vss2)에 대해서는 도 9에 나타낸 제2 실시예와 동일하다.
[제4 실시예]
도 12는 제4 실시예의 DLL 회로를 나타낸 도면이다. 제4 실시예도 제3 실시예와 같이, DLL 회로 이외의 회로인 입력 버퍼(3)에도 외부 전원에서 강압된 내부 전원(ViillS)를 이용하는 예이다. 도 8에 나타낸 바와 같이 DLL 회로 이외의 회로로서 메모리 회로가 강압된 내부 전원(Vii)을 이용하는 경우도, 도 12와 동일하다.
도 12의 실시예에서는 제3 실시예와 마찬가지로 DLL 회로(1)내의 가변 지연 유닛(12B, 13B, 16B)과 위상 비교 회로내의 지연 소자를 갖는 비교부(위상 일치 검출부)(20A)와 내부 전원(ViinD)를 공급하는 내부 전원 회로(VRnD)에 부가하여, 그 이외의 회로용의 내부 전원 회로(VR12S)를 별도로 설치한다. 그리고, DLL용 내부 전원 회로(VRnD)와 그 이외의 회로용의 내부 전원 회로(VR12S)에, 각각 게이트 전압(Vg1, Vg2)을 공급하는 게이트 전압 발생 회로(5D, 5)를 별도로 설치한다. 이에 따라, DLL 회로 이외의 회로 동작에서 생기는 전원 노이즈가 게이트 전압 배선을 통해 DLL용 내부 전원(ViinD)으로 전달되는 것이 방지된다.
도 12의 예에서는 내부 전원 회로(VR12S)가 DLL 회로내의 지연 유닛과 비교부 이외의 회로에도 내부 전원을 공급하기 때문에, DLL용 내부 전원 회로 이외의 내부 전원 회로의 수를 적게 할 수 있다. 이들 회로는 지연 유닛이나 비교부에 비해서 전원 노이즈에 의한 지연 특성의 변동이 없기 때문에 이러한 내부 전원 회로의 구성이 가능하게 된다.
제1 외부 접지 전원(Vss1)은 제2 및 제3 실시예와 같이, 지연 유닛과 비교부에 공급되고, 그 이외의 회로에는 제2 외부 접지 전원(Vss2) 또는 제1 외부 접지 전원(Vss1)이 공급된다. 단, 바람직하게는 지연 유닛과 비교부 이외의 회로에는 제2 외부 접지 전원(Vss2)이 공급된다. 그렇게 함으로써, 제2 외부 접지 전원(Vss2)에 발생하는 전원 노이즈가 제1 외부 접지 전원(Vss1)으로 전달되기가 곤란하게 될 수 있다.
도 13은 제3 및 제4 실시예에 있어서의 가변 지연 회로(12, 13, 16)의 구성도이다. 이 예에서도, 도 10의 예와 마찬가지로 가변 지연 유닛(12B)에는 DLL 회로 전용의 DLL용 내부 전원 회로(VRmD)를 독립적으로 설치하여, 각각으로 내부 전원(ViimD)을 공급한다. DLL용 내부 전원 회로(VRmD)와 가변 지연 유닛(12B)에는 제1 외부 전원(Vcc1, Vss1)이 공급되어, 다른 회로로부터의 전원 노이즈가 차단된다. 또한, 각각의 지연 유닛에 DLL용 내부 전원을 설치함으로써, 각각의 지연 유닛에 공급되는 클록의 주파수가 상이하고 동작이 상이한 경우라도 서로 내부 전원(ViimD)을 통하여 전원 노이즈가 서로 영향을 주는 일은 없다.
또한, 제3 및 제4 실시예에서는 가변 지연 회로의 드라이브부(12A)와 출력부(12C)에도 강압된 내부 전원(Viin)이 공급되지만, 이들에는 통합되어 내부 전원 회로(VRn)로부터 내부 전원이 공급된다. 제4 실시예에서는 이 내부 전원 회로는 제2 외부 전원(Vcc2)을 이용하는 회로(VR12S)로 구성된다.
도 3으로 되돌아가, 제2∼제4 실시예의 위상 비교 회로의 비교부의 구성을 설명한다. 상술한 바와 같이, 로크온 검출 감도를 결정하는 지연 소자인 게이트(201, 215)와 그 이외의 부분에서 전원을 분리한다. 이 지연 소자에는 내부 전원 회로(VR7D)로부터의 강압된 내부 전원(Vii7D)을 공급하고, 그 밖의 게이트에는 다른 전원으로부터 전원을 공급한다. 도 9의 제2 실시예와 같이 DLL 회로 이외의 주변 회로의 전원을 외부 전원으로부터 강압하지 않은 경우는 상기한 그 밖의 게이트에는 제1 외부 전원(Vcc1, Vss1) 또는 제2 외부 전원(Vcc2, Vss2)을 공급한다. 도 11, 도 12와 같이 DLL 이외의 주변 회로의 전원을 외부 전원으로부터 강압하는 경우는 상기 그 밖의 게이트에는 DLL 회로 이외의 회로용의 게이트 전압 발생 회로(5)의 게이트 전압(Vg2)을 기초로 생성한 내부 전원(Vii)을 공급한다.
상기에 있어서, 게이트(201, 215)의 구성예를, 도 21에 나타낸다. 도시하는 바와 같이, 게이트(201, 215)를 구성하고 있는 PM0S 트랜지스터에는 내부 전원 회로(VR7D)로부터의 내부 전원(Vii7D)이 접속되고, NMOS 트랜지스터에는 제1 외부 접지 전원(Vss1)이 접속된다. 내부 전원(Vii7D) 및 제1 외부 접지 전원(Vss1)에는 전원 노이즈에 의한 영향이 적기 때문에, 게이트(201, 215)의 지연 시간은 쉽게 변동되지 않는다.
위상 비교 회로의 설명으로부터 알 수 있는 바와 같이, 2개의 입력 클록(c-clk, d-i-clk)의 위상차가 이들 게이트(201, 215)의 지연 시간 이내일 때에, 위상 비교 회로가 로크온 상태가 된다. 따라서, 지연 소자인 게이트(201, 215)의 지연 시간의 변동을 억제함으로써, 위상 비교 회로의 로크온 상태를 보다 정확히 검출할 수 있다.
위상 비교 회로내의 게이트(201, 215) 이외의 부분은 입력 신호 레벨에 따른 디지털 신호를 후단으로 출력할 수 있으면 좋기 때문에, 전원 노이즈에 강하다. 그 때문에, 지연 소자(201, 215)와 같은 전원의 대책은 필요로 하지 않으며, 이들 게이트의 동작에 의한 전원 노이즈가 지연 소자에 영향을 주지 않도록 전원을 분리하면 좋다.
[내부 전원 시스템]
도 8에 나타내는 바와 같이, DLL용 내부 전원(ViiD)을 생성하는 전원 시스템(4D, 5D, VRnD)과, DLL 회로 이외의 메모리 등의 내부 전원(ViiS)을 생성하는 전원 시스템(5, VRnS)은 별도로 설치되는 것이 바람직하다. 또한, DLL 회로 이외의 메모리 등에서 사용되는 승압 전원(Vpp2)을 생성하는 제2 승압 전원 발생 회로(4)도, DLL용 제1 승압 전원(Vpp1)을 발생하는 제1 승압 전원 발생 회로(4D)와는 별도로 설치되는 것이 바람직하다. 그래서, 이 내부 전원 시스템의 구체예를 설명하고, 본 발명의 실시예를 설명한다.
도 14는 도 8에 나타낸 내부 전원 시스템을 나타내는 회로도이다. 내부 전원 시스템은 DLL용 제1 승압 전원 발생 회로(4D)와, 제1 및 제2 게이트 전압(제어 전압) 발생 회로(5D, 5)와, DLL용 내부 전원 회로(VRnD)와, DLL 이외의 회로용 내부 전원 회로(VRnS)와, DLL 회로 이외의 메모리 등에서 이용되는 제2 승압 전원 발생 회로(4)를 구비한다. 승압 전원 발생 회로(4D, 4)는 외부 전원(Vcc2, Vss2)이 공급되어 승압 전원(Vpp1, Vpp2)을 각각 발생한다. 게이트 전압(제어 전압) 발생 회로(5D, 5)는 제1 승압 전원(Vpp1)이 공급되어, 기준 전압(Vref)보다도 소정의 전압이 높은 게이트 전압(제어 전압)(Vg1, Vg2)을 각각 생성한다. 그리고, 내부 전원 회로(VRnS)는 제2 외부 전원(Vcc2, Vss2)이 공급되어 게이트 전압(Vg2)으로부터 트랜지스터의 임계치 전압만큼 낮은 내부 전원(ViiS)를 생성한다. 또한, DLL 회로용 내부 전원 회로(VRnD)는 제1 외부 전원(Vcc1, Vss1)이 공급되어 게이트 전압(Vg1)으로부터 트랜지스터의 임계치 전압만큼 낮은 DLL 회로용 내부 전원(ViiD)을 생성한다.
승압 전원 발생 회로(4D, 4)는 링 오실레이터 또는 발진기(OSC)와, 다이오드 (D1∼D4)와, 커패시터(C1, C2)로 구성된다. 다이오드(D2, D4)를 통해 커패시터 (C1, C2)가 충전되어, 각각의 노드(n100, n101)가 전원(Vcc2)으로부터 다이오드 (D2, D4)의 순방향 전압만큼 낮은 전위로 된다. 그리고, 발진기(OSC)가 커패시터(C1)의 노드(n100)와 반대측의 전극에 펌핑 펄스를 공급함으로써, 커패시터(C1)를 통해 노드(n100)가 승압되어, 노드(n101)에 외부 전원(Vcc2)보다도 높은 승압 전원(Vpp1, Vpp2)이 생성된다. 여기서, 제2 승압 전원(Vpp2)은 주로 DLL 회로 이외의 회로인 메모리 등의 워드선 구동 전압으로 이용된다. 따라서, 제1 승압 전원(Vpp1)이 내부 전원 회로에 게이트 전압을 공급하는 제어 전압 발생 회로에 이용되어, 내부 전원 회로 시스템은 제2 승압 전원(Vpp2)으로부터 분리된다.
DLL 회로용의 승압 전원 발생 회로(4D)의 전원 노이즈 대책이 이루어진 회로에 대해서는 후술한다.
제어 전압 발생 회로(5)는 PMOS 트랜지스터(P1, P2)와 NMOS 트랜지스터(N1, N2, N3)로 이루어지는 연산 증폭기 및 트랜지스터(N1)의 드레인이 게이트에 접속되는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)와 저항(R10, R12)으로 이루어지는 부귀환 회로를 구비한다. 연산 증폭기의 한쪽의 입력에 기준 전압(Vref)이 공급되고, 또 한쪽의 입력에 부귀환 회로의 노드(n102)가 공급된다. 연산 증폭기와 부귀환 회로의 기능에 의해 노드(n102)는 기준 전압(Vref)과 동일한 전위가 되도록 제어된다. 즉, 기준 전압(Vref)이 상승하면, 트랜지스터(N1)의 드레인이 저하하여, 트랜지스터(P3)의 도전도가 상승하고, 노드(n102)도 상승하며, 기준 전압(Vref)과 균형을 이룬다. 따라서, 게이트 전압(Vg2)은 노드(n102)의 전압의 (R10+R12)/R12배의 전압에 트랜지스터(N4)의 임계치 전압을 부가한 전위로 제어된다.
DLL 회로용의 제어 전압 발생 회로(5D)도 상기한 회로와 동일한 회로 구성이다. 단, 그 회로(5D)에 관해서도 전원 노이즈 대책이 이루어진 회로를 후에 설명한다.
내부 전원 회로(VRnS)는 드레인에 외부 전원(Vcc2)이 접속되고, 게이트에 게이트 전압(Vg2)이 공급되고, 소스에 내부 전원(Vii)이 생성되는 소스 폴로워 트랜지스터(Q1)와, 그 내부 전원(Vii)의 변동을 흡수하기 위한 커패시터(C3)를 갖는다. 이 내부 전원 회로(VRnS)는 게이트 전압(Vg2)보다 트랜지스터(Q1)의 임계치 전압(Vth)만큼 낮은 (Vg2-Vth)의 내부 전원(Vii)을 생성하고, 내부 전원(Vii)이 접속되는 회로로의 전류 공급은 트랜지스터(Q1)를 통해 외부 전원(Vcc2)으로부터 행해진다. 게이트 전압(Vg2)이 일정한 전압이기 때문에, 내부 전원(Vii)은 그로부터 트랜지스터(Q1)의 임계치 전압만큼 저하된 일정한 전압으로 제어된다. 트랜지스터(Q1)의 소스에 접속된 커패시터(C3)는 내부 전원(Vii)이 공급되는 회로가 파워다운 모드로부터 복귀하였을 때에, 회로 동작이 일차적으로 대전류를 소비하더라도 내부 전원(Vii)의 전위가 저하하지 않도록 하기 위해서 전하를 축적한다.
DLL 회로용 내부 전원 회로(VRnD)도 상기한 내부 전원 회로(VRnS)와 같이 게이트에 제어 전압(Vg1)이 공급되고 드레인에 제1 외부 전원(Vcc1)이 공급되어, 소스에 DLL용 내부 전원(ViiD)을 생성하는 소스 폴로워 트랜지스터를 갖는다. 그리고, 이 회로에 관해서도 전원 노이즈 대책이 이루어진 회로를 후에 설명한다.
도 8에 나타낸 바와 같이, DLL용 내부 전원 시스템은 승압 전압 발생 회로(4D)와, 게이트 전압 발생 회로(5D)와, 내부 전원 회로(VRnD)로 구성된다. 이들 회로는 기본적으로는 도 14에 나타낸 회로에 의해 구성되지만, DLL 회로로의 전원 노이즈의 영향을 적게 하기 위해서, 이하에 나타낸 바와 같이 여러 개량이 가해지고 있다.
도 15는 DLL용 승압 전원 발생 회로(4D)의 개량예를 나타내는 도면이다. DLL용 승압 전원 발생 회로(4D)도 도 14에 나타낸 DLL 회로 이외의 회로용의 승압 전원 발생 회로(4)와 같이, 링 오실레이터(OSC)와, 승압 커패시터(C1D)와, 다이오드(D1∼D4)를 가지며, 승압 전원(Vpp1)을 생성한다. 그리고, 도 14의 DLL 이외의 회로용의 승압 전원 발생 회로(4)와 다른 점은 DLL 승압 전원 발생 회로(4D)내의 승압 커패시터(C1D)의 용량이 도 14의 회로(4)의 용량(C1)보다도 작은 점과, 도 15에 나타낸 바와 같이, 저항 수단(Z1∼Z6) 중 어느 하나가 설치된 점이다.
승압 커패시터(C1D)의 용량이 작으면 승압 능력도 작아지지만, 승압 동작시에 펌핑 동작에 의해서 승압 전원(Vpp1)에 발생하는 전원 노이즈를 저감시킬 수 있다. DLL용 승압 전원 발생 회로(4D)가 발생하는 승압 전원(Vpp1)은 내부 전원 회로(VRnD, VRn) 등의 게이트 전압(Vg1)을 생성하기 위해서만 사용된다. 따라서, 메모리 등의 대전류를 소비하는 회로용의 내부 전원 회로(VRnS)의 게이트 전압(Vg2)을 생성하기 위한 승압 전원(Vpp2)일수록 큰 승압 능력을 필요로 하지 않는다. 따라서, 승압 커패시터(C1D)를 작게 하더라도 그다지 문제가 되지는 않는다. 또한, 승압 동작에 의한 제2 외부 전원(Vcc2, Vss2)으로의 전원 노이즈는 상술한 바와 같이 제1 외부 전원(Vcc1, Vss1)에는 전달되기가 곤란하다.
또한, DLL용 승압 전원 발생 회로(4D)는 내부에 저항 수단(Z1∼Z6)를 설치함으로써, 일종의 로우패스 필터 기능에 의해 승압 동작이 완만해진다. 그 결과, 승압 전원(Vpp1)으로의 전원 노이즈를 저감시킬 수 있다.
도 16은 DLL용 제어 전압 발생 회로(5D)의 구성도이다. 이 회로(5D)는 도 14에서 나타낸 제어 전압 발생 회로(5)와 동일한 회로이다. 단, DLL용 승압 전원 발생 회로(4D)와 DLL용 제어 전압 발생 회로(5D)와의 사이에는 로우패스 필터로서 저항(R1)이 설치된다. 저항(R1)과 기생 용량에 의해 로우패스 필터가 구성된다(도 9, 도 11, 도 12 참조). 또한, DLL용 제어 전압 발생 회로(5D)의 접지 전원은 제1 외부 접지 전원(Vss1)이 이용된다.
그리고, 생성되는 게이트 전압(Vg1)의 전위를 결정하는 저항(Rg1, Rg2)에는 도면 중 하부에 나타내는 바와 같이, 제1 외부 접지 전원(Vss1)의 배선이 병설되어, 다른 회로로부터의 노이즈가 차단된다. 반도체 기판(40)의 표면상에 설치되는 절연막(42)내에 설치되는 폴리실리콘으로 이루어진 저항 배선(44)의 상하에, 제1 외부 접지 전원(Vss1)에 접속된 도전층(43)과, 동일한 전원(Vss1)에 접속된 웰 영역(41)이 근접하여 설치된다. 이 구조로 함으로써, 저항 배선(44)이 접지 전원 배선에 의해 시일드되고, 다른 회로로부터의 노이즈로부터 실드된다. 따라서, 폴리실리콘으로 이루어진 저항(Rg1, Rg2)의 전위가 변화되는 것이 방지되어, 게이트 전압(Vg1)의 전위가 안정화된다.
도 17은 내부 전원 회로를 나타낸 도면이다. 도 17의 (a)에 DLL용 내부 전원(VRnD)이 도 17의 (b)에 DLL 회로내의 다른 회로용의 내부 전원 회로(VRn), 도 17의 (c)에 DLL 회로 이외의 회로용의 내부 전원 회로(VRnS)를 나타낸다.
도 9 및 도 11의 제2 및 제3 실시예에서 이용되는 DLL용 내부 전원 회로(VRnD)와 내부 전원 회로(VRn)(n=1∼7)는 트랜지스터(Q1)와 커패시터(C1)로 구성된다. 그리고, 게이트 전압(Vg1, Vg2)은 로우패스 필터(RGn, CGn)를 통해, 트랜지스터(Q1)의 게이트(NGn)에 공급된다. 이에 따라 게이트 전압(Vg)에 발생하는 노이즈의 영향을 억제할 수 있다. 이 로우패스 필터의 커패시터(CGn)는 게이트 단자(NGn)의 기생 용량을 이용할 수도 있다.
또한, DLL용 내부 전원 회로(VRnD)는 제1 외부 전원(Vcc1, Vss1)에 접속된다. 따라서, 내부 전원(ViiD)에 제2 외부 전원(Vcc2, Vss2)에 발생한 전원 노이즈가 영향을 주는 일은 적다. DLL용 내부 전원 회로(VRnD)는 상술한 바와 같이, 복수의 가변 지연 유닛(12B, 13B, 16B) 및 비교부(20A)에 공급된다. 이들 회로의 소비 전력은 가변 지연 유닛(12B, 13B)이 가장 많고, 다음에 가변 지연 유닛(16B)이 많으며, 그리고 비교부(20A)가 가장 적다. 따라서, 이들 회로에 내부 전원을 공급하는 내부 전원 회로의 전류 공급 능력도,
VR2D=VR4D＞VR6D＞VR7D
가 되도록 설정된다. 구체적으로는 소스 폴로워형 트랜지스터(Q1)의 게이트 폭을 상기한 관계로 설정한다. 가변 지연 회로(12, 13)로 공급되는 클록의 주파수가 가변 지연 회로(16)에 공급되는 분주 클록의 주파수의 4배인 경우는 내부 전원 회로(VR2D, VR4D)와 회로(VR6D)와의 전류 공급 능력은 4:1이 되도록 그 트랜지스터의 게이트 폭도 4:1로 설정한다.
DLL 회로 이외의 회로용의 내부 전원 회로(VRnS)는 제2 외부 전원(Vcc2, Vss2)에 접속된다. 게이트 전압(Vg2)이 로우패스 필터를 경유하여 트랜지스터(Q1)의 게이트에 공급되는 구조는 상기와 동일하다. 이 트랜지스터(Q1)의 게이트 폭도 내부 전원(ViinS)이 공급되는 회로의 소비 전력에 따라서 설정된다. 따라서, 도 12의 제4 실시예의 내부 전원 회로(VR12S)의 트랜지스터(Q1)의 게이트 폭은 상당히 크게 설정된다.
도 18은 DLL용 내부 전원 회로의 다른 예를 나타내는 도면이다. 도 17의 (a)에 나타낸 DLL용 내부 전원 회로는 게이트에 제어된 게이트 전압(Vg)이 공급되는 트랜지스터(Q1)와, 파워다운시의 전하를 축적하는 커패시터(C3)로 구성된다. 그리고, 트랜지스터(Q1)의 소스에는 내부 전원(ViinD)이 생성되어, DLL 회로에 공급된다.
DLL 회로 중에는 동작시에 클록이 공급되어 내부 회로가 동작하고, 파워다운시에 클록이 공급되지 않아 동작을 정지하는 경우가 있다. 동작시에는 DLL 회로가 전류를 소비하여 그 소스 전위는 안정적으로 게이트 전압(Vg1)에서부터 임계치 전압만큼 낮은 전위로 유지된다. 그리고, 파워다운시에는 DLL 회로의 소비 전류가 제로가 되고, 소스 전위는 플로우팅 상태에서 상승하여, 트랜지스터(Q1)는 서브 임계치 영역에서 동작한다. 서브 임계치 영역에서는 트랜지스터(Q1)의 게이트·소스 사이가 충분히 임계치 전압보다 낮아질 때까지 누설 전류가 발생한다. 그 서브 임계치 영역에서의 동작에 따른 누설 전류가 커패시터(C3)에 축적되어, 파워다운에서 복귀하였을 때에 DLL 회로가 활발히 동작하여 큰 전류를 소비하더라도 내부 전원(ViinD)의 전위가 천천히밖에 내려가지 않는다.
실제의 파워다운에서부터의 복귀시의 내부 전원(Vii)의 변화를 조사하면, 도 19의 (a)에 나타낸 바와 같이, 파워다운시의 내부 전원(Vii)의 레벨이 지나치게 올라가, 통상 동작 모드로 복귀하였을 때에 내부 전원(Vii)이 정상 상태 레벨의 2V로 복귀할 때까지, 약 5클록이 필요하다. DLL 회로는 동작 상태가 되고 나서 원하는 특성을 나타낼 때까지, 더미 사이클이 필요하다. 이 더미 사이클이 적으면 적을수록 바람직하지만, 도 19의 (a)의 예에서는 이 더미 사이클이 5클록에나 이른다.
그래서, 도 18의 (a)에 나타낸 바와 같이, 트랜지스터(Q1)의 소스와 접지 전원(Vss1)과의 사이에 항상 도통하는 트랜지스터(Q10)로 이루어지는 부하 수단(45)을 설치한다. 이 트랜지스터(Q10)는 매우 작은 전류를 흡수하는 전류 회로이다. 예컨대, 0.01mA 정도의 극히 적은 전류이다. 이러한 부하 수단(45)을 설치함으로써, 파워다운시에 트랜지스터(Q1)의 소스 단자로부터 서브 임계치 전류 정도의 전류를 뽑아내어, 도 19의 (a)와 같이 내부 전원(Vii)이 매우 상승하는 것을 방지할 수 있다. 더구나, 근소한 전류 흡수이기 때문에, 파워다운시의 소비 전류의 증가로 되지는 않는다.
도 19의 (b)에 도 18의 (a)의 부하 회로(45)를 설치하는 경우와 설치하지 않는 경우의 내부 전원(Vii)의 변화를 나타낸다. 부하 회로(45)를 설치함으로써, 파워다운시의 내부 전원(Vii)의 전위는 통상 상태의 레벨에 가까운 전위로 유지된다. 따라서, 파워다운에서 복귀하였을 때에 1클록 정도로 통상 상태의 레벨로 복귀할 수 있어, DLL 회로의 더미 사이클을 짧게 할 수 있다.
도 18의 (b)는 더욱 개량된 내부 전원 회로를 나타낸다. 이 회로에서는 부하 수단 혹은 전류 회로로서, 항상 도통하는 소형의 트랜지스터(Q10)와 동작시에 도통하는 대형의 트랜지스터(Q20)를 구비하는 가변 부하 수단(46)을 설치한다. 이 가변 부하 수단(46)은 파워다운시에는 소형의 트랜지스터(Q10)만이 도통하고, 예컨대 0.01mA 정도의 전류를 흡수하여, 내부 전원(Vii)이 불안정하게 상승하는 것을 방지한다. 그리고, 가변 부하 수단(46)은 동작시에 소형의 트랜지스터(Q10)에 부가하여 대형의 트랜지스터(Q20)도 도통하고, 예컨대 0.1m 정도의 대전류를 흡수한다.
도 19의 (c)는 액티브시의 내부 전원(Vii)과 클록(CLK)과의 미세 동작을 나타낸다. DLL 회로는 클록의 상승 엣지시에 어떠한 동작을 행하여 전류를 소비한다. 따라서, 트랜지스터(Q20)가 설치되지 않는 경우는 도 19의 (c)의 파선에 나타내는 바와 같이, 클록(CLK)의 상승 엣지에서 전류 소비에 따라 내부 전원(Vii)이 저하하고, 그 후 내부 전원(Vii)이 상승한다. 그에 대해, 트랜지스터(Q20)가 설치되어, 비교적 큰 전류의 흡수가 행하여지면, 전체의 전류 흡수에 대한 상기한 DLL 회로에 의한 전류 흡수의 변화 비율이 작아진다. 그 결과, 도 19의 (c)의 실선에 나타내는 바와 같이, 내부 전원(Vii)의 변동은 작아진다. 즉, 동작시에는 가변 부하 수단의 전류 흡수 능력을 높여, 내부 전원(Vii)의 DLL 회로의 동작에 따른 변동의 크기를 작게 할 수 있다. 그렇게 함으로써, DLL 회로에는 보다 안정된 전위의 내부 전원(Vii)이 공급되어, 정확하고 안정된 지연량을 생성하여, 제어 클록의 지터를 작게 할 수 있다.
[백 바이어스 전원의 분리]
DRAM의 메모리 셀을 구성하는 트랜지스터의 채널에는 통상 백 바이어스 전원이 인가된다. 이 백 바이어스 전원은 접지 전원보다도 낮은 전위 레벨을 가지고, 채널 영역을 접지 전원보다도 낮은 전위로 유지하여, 트랜지스터의 소스, 드레인 영역이 확실하게 역바이어스 상태가 되어 누설 전류가 발생하지 않도록 한다. 채널 영역을 접지 전원에 접속한 경우, 소스, 드레인 영역의 역바이어스가 작다. 따라서, 그 접지 전원에 전원 노이즈가 발생하여 소스, 드레인 영역이 순바이어스로 되기 쉽고, 누설 전류가 발생하기 쉽다. 그 누설 전류 때문에, 셀의 커패시터의 전하량이 변동하거나 비트선 전위가 변동하여, 오동작의 원인이 된다. 이러한 이유에서 백 바이어스 전압이 셀 트랜지스터의 채널에 인가된다.
이 백 바이어스 전원은 접지 전원으로부터 비교적 높은 임피던스를 통해 생성되는 내부 전원이며, 접지 전원의 전원 노이즈의 영향이 적다. 따라서, 이 백 바이어스 전원을, DLL 회로내의 지연 유닛이나 비교기의 트랜지스터나 DLL용 내부 전원 시스템의 게이트 전압 발생 회로의 트랜지스터 등의 채널 영역에 인가함으로써, 이들 트랜지스터의 임계치를 안정화시킬 수 있다.
또한, 백 바이어스 전원을 메모리 셀 등의 DLL 회로 이외의 회로에 이용되는 백 바이어스 전원과, DLL 회로 등에 이용되는 백 바이어스 전원을 분리함으로써, 메모리 셀의 동작에 따른 백 바이어스 전원에 발생하는 노이즈의 영향을 적게 할 수 있다.
도 20은 실시예에 있어서의 백 바이어스 전원의 분리를 나타낸 도면이다. 도 20에 나타내는 예에서는 백 바이어스 발생 회로(48)가 백 바이어스 전원(VBB)을 발생하지만, 저항(R20, 30)에 의해 제1 백 바이어스 전원(VBB1)과, 제2 백 바이어스 전원(VBB2)으로 전기적으로 분리된다. 그리고, 제2 백 바이어스 전원(VBB2)은 DLL 회로 이외의 회로의 메모리 셀의 트랜지스터 등에 공급된다. 또한, 제1 백 바이어스 전원(VBB1)은 DLL 회로내의 지연 유닛(12B, 13B, 16B) 및 위상 비교 회로의 지연 소자를 갖는 비교부(20A)에 공급된다. 또한, 제1 백 바이어스 전원(VBB1)은 DLL용 게이트 전압 발생 회로(5D)에도 공급된다.
DLL 회로내에서도, 위상 조정에 직접 관계하지 않은 부분에는 제2 백 바이어스 전원(VBB2)이 도시되는 바와 같이 공급된다. 즉, 가변 지연 회로의 드라이버부나 출력부 및 위상 비교 회로의 지연 소자 이외의 부분(20B)이다.
또한, 제1 백 바이어스 전원(VBB1)은 소정의 커패시터(C30)를 통해 메모리 셀의 커패시터의 대향 전극(셀 플레이트)의 전압(VPR)에 접속된다. 메모리 셀의 셀 플레이트는 그 자체로 큰 용량을 가지며, 안정된 전위, 예컨대 Vii/2로 유지된다. 따라서, 제1 백 바이어스 전원(VBB1)을 커패시터(C30)를 통해 셀 플레이트 전압에 접속함으로써, 보다 노이즈의 발생을 방지할 수 있다.
도 21은 본 실시예의 보다 상세한 백 바이어스 전원의 트랜지스터로의 인가를 나타낸 도면이다. 도 21에는 위상 비교 회로의 비교부(20A)를 구성하는 지연 소자의 게이트(201, 215) 회로와, 게이트 전압 발생 회로(5D)의 회로를 나타낸다. 도 20에서 설명한 제1 백 바이어스 전원(VBB1)은 게이트(201, 215)의 회로를 구성하는 NMOS 트랜지스터의 채널 영역에 파선으로 도시하는 것과 같이 접속된다. 이에 따라, NMOS 트랜지스터의 임계치 전압이 노이즈의 영향을 받지 않고서 안정된다. 또, 이들 회로의 PM0S 트랜지스터의 채널에는 내부 전원(Vii7D)이 공급되기 때문에, 이들 트랜지스터의 임계치 전압도 노이즈의 영향을 받지 않고서 안정된다. 따라서, 이들 게이트의 지연 시간은 노이즈의 영향을 받지 않고서 안정된다.
가변 지연 회로내의 가변 지연 유닛을 구성하는 게이트 회로도 기본적으로는 도 21의 게이트(201, 215)와 동일하다.
도 21에 나타내는 바와 같이, 또한 DLL용 게이트 전압 발생 회로(5D)를 구성하는 NMOS 트랜지스터(N1, N2, N3, N4)의 채널 영역에도 파선으로 나타내는 바와 같이, 제1 백 바이어스 전원(VBB1)이 공급된다. 이들 트랜지스터의 임계치 전압도 전원 노이즈의 영향을 받지 않고서 안정된다. 게이트 전압 발생 회로의 출력(Vg1)에는 발진 방지용의 커패시터(C40)가 접속된다. 이 커패시터(C40)의 용량은 부귀환 회로에 의한 피드백 동작에 의해 회로가 발진하는 것을 방지하도록 설정된다. 그에 대하여, 트랜지스터(N1, N2, N3)으로 이루어지는 연산 증폭기의 응답 동작은 이들 트랜지스터의 임계치 전압의 변동에 따라서 변화된다. 따라서, 이들 트랜지스터의 임계치 전압을 안정되게 함으로써, 발진 동작을 방지하여, 게이트 전압(Vg1)의 전위를 안정시킬 수 있다.
또한, 게이트 전압(Vg1)은 노드(n102)의 전위의 저항 분할 레벨로부터, 트랜지스터(N4)의 임계치 전압만큼 높게 설정된다. 따라서, 이 트랜지스터(N4)의 임계치 전압이 안정됨으로써, 게이트 전압(Vg1)도 안정시킬 수 있다. 또한, 도 17에 나타낸 내부 전원 회로의 트랜지스터(Q1)의 채널 영역에도 이 제1 백 바이어스 전원(VBB1)을 공급함으로써, 마찬가지로 그 임계치 전압을 안정시킬 수 있다. 그 결과, 내부 전원(Vii)의 전위를 노이즈의 영향을 받지 않고서 안정시킬 수 있다.
또한, 상기한 실시예에 있어서의 백 바이어스 전압의 인가에 대신해서, 제1 외부 접지 전원(Vss1)을 도 21에 나타낸 트랜지스터의 채널에 인가하여도 좋다. 이 제1 외부 접지 전원(Vss1)을 이용할 수 없는 경우는 상기한 바와 같이, 그 대신에 비교적 노이즈의 영향을 받지 않는 백 바이어스 전압(VBB1)을 이용한다.
도 22는 가변 지연 회로에서 출력 버퍼 등으로의 클록 신호 배선의 구성을 나타낸 도면이다. 또한, 도 23은 그 클록 신호 배선의 보다 상세한 구성예를 나타내는 도면이다. 도 22에 나타내는 바와 같이, 가변 지연 회로(12)(단, 가변 지연 회로(13)도 동일함)가 생성하는 제어 클록(/CLK1)은 복수의 데이터 출력 버퍼(14-0∼14-4)에 공급된다. 이들 출력 버퍼는 공급되는 제어 클록(/CLK1)의 상승 엣지에 응답하여 동시에 동작한다. 따라서, 가변 지연 회로(12)로부터 이들 출력 버퍼로의 클록 신호 배선의 전파 지연 시간은 모두 동일하게 하는 것이 요구된다. 또한, DLL 회로의 피드백 루프내의 가변 지연 회로(16)가 생성하는 클록도, 동일한 전파지연 시간을 경과하여 더미 출력 버퍼(17)에 공급되는 것이 요구된다.
그래서, 본 실시예에서는 이들 클록 신호 배선의 길이를 모두 동일하게 되도록 구성한다. 구체적으로는 지연 제어 회로(12)로부터 복수의 출력 버퍼(14)까지의 클록 신호 배선은 트리 구조로 하여, 분기점(Tn) 사이의 거리를 같게 하고, 분기점(Tn)에서 출력 버퍼까지의 거리를 같게 한다. 또한, 피드백측의 더미 클록의 신호 배선은 트리 구조가 아니지만, 각각의 분기점 사이의 거리와 분기점에서 더미 출력 버퍼(17)까지의 거리를 상기한 클록(/CLK1)의 신호 배선이 대응하는 거리와 같게 한다. 즉, 도 22에 나타낸 바와 같이, 배선의 길이는 L1=L2, L3=L4=L5, L6=L7=L8=L9=L10=L11로 설정된다.
이어서, 클록 신호 배선의 각 분기점(Tn)에는 클록을 증폭하기 위한 버퍼(Gn)를 설치한다. 버퍼(Gn)을 설치함으로써, 클록의 상승 엣지나 하강 엣지를 급격하게 할 수 있다. 클록의 양 엣지를 급격하게 함으로써, 전원 노이즈의 영향을 받기 어렵게 할 수 있다. 즉, 도 22에 나타내는 바와 같이, 분기점(T1)에는 각각의 분기되는 배선에 대하여 버퍼(G1, G2)가 설치된다. 또한, 한쪽의 분기점(T2)에는 3개의 분기되는 배선에 대하여 버퍼(G8, G9, G10)가 설치된다. 그에 대응하여, 또 하나의 분기점(T2)에는 2개의 분기되는 배선에 대하여 버퍼(G6, G7)를 설치함과 동시에, 더미의 버퍼(G5)를 설치한다.
그에 대해, 피드백 루프내의 더미 클록 신호 배선에서는 분기점(T1)에 2개의 버퍼(G3, G4)를 설치한다. 이 버퍼(G3, G4)는 버퍼(G1, G2)와 동일한 사이즈의 버퍼이다. 또한, 더미 클록 신호 배선에서는 분기점(T2)에 3개의 버퍼(G11, G12, G13)를 설치한다. 이 버퍼(G11∼G13)는 대응하는 버퍼(G5∼G10)와 동일한 사이즈로 동일한 구동 능력의 버퍼이다.
또한, 이들의 대응하는 분기점에 설치되는 버퍼의 수는 복수의 클록 신호 배선 사이에서 같은 수로 설정된다. 그렇게 함으로써, 버퍼에 의한 부하 용량을 같게 할 수 있다. 따라서, 피드백 루프내의 더미 클록 신호 배선에는 출력이 접속되지 않는 버퍼(G4, G11, G13)가 설치된다. 동일하게 버퍼(G5)도 출력이 접속되지 않는다.
상기한 구성으로 함으로써, 제어 클록(/CLK1) 및 더미의 클록의 신호 배선에서의 지연 시간을 동일하게 할 수 있다.
도 23의 (a)에 나타낸 바와 같이, 상기한 버퍼(G1∼G13)를 구성하는 NMOS 트랜지스터의 채널에 분리된 백 바이어스 전원(VBB1)을 공급한다. 이에 따라 NMOS 트랜지스터의 임계치를 안정시킬 수 있다. NMOS 트랜지스터의 소스측에는 DLL용 외부 접지 전원(Vss1)이 공급된다. 또한, PMOS 트랜지스터의 채널에는 DLL용 내부 전원(ViinD)을 공급하여, 임계치 전압을 안정화시킨다.
도 23의 (b)에 나타낸 바와 같이, 클록 신호 배선의 상하에, 제1 외부 접지 전원(Vss1)의 배선을 병설하여, 다른 회로로부터의 노이즈를 차단한다. 또는 도 23의 (c)에 나타낸 바와 같이, 클록 신호 배선의 양측에 제1 외부 접지 전원(Vss1)의 배선을 설치하여, 다른 회로로부터의 노이즈를 차단한다. 이들 구성에 의해, 클록의 전달로부터 전원 노이즈의 영향을 제거할 수 있다.
이상, DLL 회로의 정밀도가 높은 위상 조정 기능을 실현하는 수단을 실시예에 따라서 설명하였지만, 본 발명은 이들 실시예로 한정되지 않고, 여러가지의 변경이 가능하다.
이상 설명한 바와 같이, 본 발명에 따르면, 클록의 위상 조정을 행하는 DLL 회로에 다른 회로와는 독립된 전용의 외부 전원을 공급함으로써, DLL 회로의 위상 조정의 정밀도를 향상시킬 수 있고, 생성되는 제어 클록의 지터를 적게 할 수 있다.
또한, 본 발명에 따르면, DLL 회로내의 가변 지연 회로의 가변 지연 유닛이나 위상 비교 회로의 비교부의 지연 소자 등, 위상 조정에 가장 관계된 부분에 전용의 내부 전원 회로를 설치함으로써, DLL 회로의 위상 조정의 정밀도를 향상시킬 수 있고, 생성되는 제어 클록의 지터를 적게 할 수 있다.
또한, DLL 회로용의 전원 시스템에 있어서, 여러가지의 개량을 행함으로써, DLL 회로 이외의 회로로부터의 전원 노이즈가 DLL 회로에 영향을 주지 않도록 할 수 있다.

Claims (9)

  1. 기준 클록을 지연하여 위상 조정된 제어 클록을 생성하는 DLL 회로를 구비하는 집적 회로 장치에 있어서,
    상기 DLL 회로로 공급되는 제1 외부 전원과,
    상기 DLL 회로 이외의 소정의 회로로 공급되는 제2 외부 전원을 갖는 것을 특징으로 하는 집적 회로 장치.
  2. 제1항에 있어서, 상기 DLL 회로는 상기 기준 클록을 지연시키는 가변 지연 회로와, 지연된 클록과 상기 기준 클록의 위상을 비교하는 위상 비교 회로를 포함하고,
    상기 제1 외부 전원은 상기 가변 지연 회로로 공급되는 것을 특징으로 하는 집적 회로 장치.
  3. 기준 클록을 지연하여 위상 조정된 제어 클록을 생성하는 DLL 회로를 구비하는 집적 회로 장치에 있어서,
    내부 신호를 외부로 출력하는 출력 버퍼와;
    상기 DLL 회로의 기준 클록을 지연시켜 상기 출력 버퍼와 동등한 지연 시간을 갖는 더미 출력 버퍼와;
    상기 더미 출력 버퍼에 공급되는 제1 출력용 외부 전원과;
    상기 출력 버퍼로 공급되는 제2 출력용 외부 전원을 갖는 것을 특징으로 하는 집적 회로 장치.
  4. 기준 클록을 지연하여 위상 조정된 제어 클록을 생성하는 DLL 회로를 구비하는 집적 회로 장치에 있어서,
    상기 DLL 회로는 상기 기준 클록이 통과하는 복수의 가변 지연 회로와, 외부 전원이 공급되어 상기 외부 전원보다 낮은 제1 내부 전원을 생성하는 복수의 제1 내부 전원 회로를 포함하고,
    상기 복수의 가변 지연 회로에는 각각 서로 다른 제1 내부 전원 회로로부터 상기 제1 내부 전원이 공급되는 것을 특징으로 하는 집적 회로 장치.
  5. 기준 클록을 지연하여 위상 조정된 제어 클록을 생성하는 DLL 회로를 구비하는 집적 회로 장치에 있어서,
    상기 DLL 회로는 상기 기준 클록이 통과하는 가변 지연 회로와, 외부 전원이 공급되어 상기 외부 전원보다 낮은 제1 내부 전원을 생성하는 제1 내부 전원 회로를 포함하고,
    상기 가변 지연 회로는 지연 유닛과 상기 지연 유닛을 구동하는 드라이브부를 포함하며, 상기 지연 유닛에는 상기 제1 내부 전원 회로로부터 상기 제1 내부 전원이 공급되고, 상기 드라이브부에는 상기 제1 내부 전원과는 상이한 전원이 공급되는 것을 특징으로 하는 집적 회로 장치.
  6. 기준 클록을 지연하여 위상 조정된 제어 클록을 생성하는 DLL 회로를 구비하는 집적 회로 장치에 있어서,
    상기 DLL 회로는 상기 기준 클록이 통과하는 가변 지연 회로와, 외부 전원이 공급되어 상기 외부 전원보다 낮은 제1 내부 전원을 생성하는 제1 내부 전원 회로를 포함하고,
    상기 가변 지연 회로는 지연 유닛과 상기 지연 유닛에 의해 지연된 클록을 출력하는 출력부를 포함하며, 상기 지연 유닛에는 상기 제1 내부 전원 회로로부터 상기 제1 내부 전원이 공급되고, 상기 출력부에는 상기 제1 내부 전원과는 상이한 전원이 공급되는 것을 특징으로 하는 집적 회로 장치.
  7. 기준 클록을 지연하여 위상 조정된 제어 클록을 생성하는 DLL 회로를 구비하는 집적 회로 장치에 있어서,
    상기 DLL 회로로 공급되는 제1 외부 전원과, 상기 DLL 회로 이외의 소정의 회로로 공급되는 제2 외부 전원을 포함하고,
    상기 DLL 회로는 상기 기준 클록이 통과하는 가변 지연 회로와, 상기 제1 외부 전원이 공급되어 상기 제1 외부 전원보다 낮은 제1 내부 전원을 생성하는 제1 내부 전원 회로와, 상기 제2 외부 전원이 공급되어 상기 제2 외부 전원보다 낮은 제2 내부 전원을 생성하는 제2 내부 전원 회로를 포함하며,
    상기 가변 지연 회로는 지연 유닛과 상기 지연 유닛을 구동하는 드라이브부를 포함하고, 상기 지연 유닛에는 상기 제1 내부 전원이 공급되고, 상기 드라브부에는 상기 제2 내부 전원이 공급되는 것을 특징으로 하는 집적 회로 장치.
  8. 기준 클록을 지연하여 위상 조정된 제어 클록을 생성하는 DLL 회로를 구비하는 집적 회로 장치에 있어서,
    상기 DLL 회로로 공급되는 제1 외부 전원과, 상기 DLL 회로 이외의 소정의 회로로 공급되는 제2 외부 전원을 포함하고,
    상기 DLL 회로는 상기 기준 클록이 통과하는 복수의 가변 지연 회로와, 지연된 클록과 상기 기준 클록의 위상차가 소정치 미만인 것을 검출하는 위상 비교기와, 상기 제1 외부 전원 및 소정의 제어 전압이 공급되어 제1 외부 전원보다 낮은 제1 내부 전원을 생성하는 복수의 제1 내부 전원 회로를 포함하며,
    상기 가변 지연 회로 및/또는 상기 위상 비교기에는 각각 서로 다른 제1 내부 전원 회로로부터 상기 제1 내부 전원이 공급되는 것을 특징으로 하는 집적 회로 장치.
  9. 기준 클록을 지연하여 위상 조정된 제어 클록을 생성하는 DLL 회로를 구비하는 집적 회로 장치에 있어서,
    상기 DLL 회로는 상기 기준 클록이 통과하는 지연 유닛부를 갖는 가변 지연 회로와, 지연된 클록과 상기 기준 클록의 위상차가 소정치 미만인 것을 검출하는 위상 일치 검출부를 갖는 위상 비교 회로를 포함하고,
    상기 지연 유닛부를 구성하는 트랜지스터 또는 위상 일치 검출부를 구성하는 트랜지스터의 채널에 공급되는 제1 백 바이어스 전원의 공급 배선을, 그 밖의 회로의 트랜지스터의 채널에 공급되는 제2 백 바이어스 전원의 공급 배선으로부터 분리하는 것을 특징으로 하는 집적 회로 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510485B1 (ko) * 2002-02-18 2005-08-26 삼성전자주식회사 전원 잡음에 의한 특성 열화가 방지되는 지연동기루프를구비하는 반도체 메모리 장치
US6987408B2 (en) 2003-05-30 2006-01-17 Hynix Semiconductor Inc. Digital delay locked loop and control method thereof
KR100808580B1 (ko) * 2001-12-28 2008-02-28 주식회사 하이닉스반도체 램버스 디램의 딜레이 록 루프 회로

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7301748B2 (en) 1997-04-08 2007-11-27 Anthony Anthony A Universal energy conditioning interposer with circuit architecture
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
JP4822572B2 (ja) * 1999-09-02 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2002083930A (ja) 2000-09-08 2002-03-22 Fujitsu Ltd 半導体装置
US6798259B2 (en) * 2001-08-03 2004-09-28 Micron Technology, Inc. System and method to improve the efficiency of synchronous mirror delays and delay locked loops
US7200769B1 (en) * 2001-08-29 2007-04-03 Altera Corporation Self-compensating delay chain for multiple-date-rate interfaces
JP4846144B2 (ja) * 2001-09-14 2011-12-28 ルネサスエレクトロニクス株式会社 同期型半導体記憶装置
US20040017873A1 (en) * 2002-07-25 2004-01-29 Kian Chong Analog delay locked loop characterization technique
KR100518548B1 (ko) * 2002-12-30 2005-10-04 삼성전자주식회사 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의ｄｌｌ 및 이에 대한 지연시간 보상방법
JP2004287691A (ja) * 2003-03-20 2004-10-14 Renesas Technology Corp 半導体集積回路
EP1698033A4 (en) 2003-12-22 2010-07-21 X2Y Attenuators Llc INTERNAL SHIELDED ENERGY PREPARATION
JP5085139B2 (ja) * 2004-02-07 2012-11-28 サムスン エレクトロニクス カンパニー リミテッド 静電気保護機能を有するバッファ回路
US7817397B2 (en) 2005-03-01 2010-10-19 X2Y Attenuators, Llc Energy conditioner with tied through electrodes
JP2008537843A (ja) 2005-03-01 2008-09-25 エックストゥーワイ アテニュエイターズ，エルエルシー 内部で重なり合った調整器
KR100713082B1 (ko) * 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
JP4761833B2 (ja) * 2005-05-24 2011-08-31 株式会社東芝 半導体装置及びシステム
US7423919B2 (en) * 2005-05-26 2008-09-09 Micron Technology, Inc. Method and system for improved efficiency of synchronous mirror delays and delay locked loops
EP1991996A1 (en) 2006-03-07 2008-11-19 X2Y Attenuators, L.L.C. Energy conditioner structures
KR100795007B1 (ko) 2006-06-27 2008-01-16 주식회사 하이닉스반도체 동기회로의 지연 장치 및 그 제어방법
JP4324202B2 (ja) 2007-01-25 2009-09-02 シャープ株式会社 Ａ／ｄ変換器
JP5097508B2 (ja) * 2007-11-07 2012-12-12 ラピスセミコンダクタ株式会社 遅延ロックループ回路
JP2009147829A (ja) * 2007-12-17 2009-07-02 Panasonic Corp Ｄｌｌ回路，撮像装置，メモリ装置
JP2010146725A (ja) * 2010-02-03 2010-07-01 Renesas Technology Corp ダイナミック型半導体記憶装置
JP5618772B2 (ja) * 2010-11-11 2014-11-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5662122B2 (ja) * 2010-11-30 2015-01-28 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5624441B2 (ja) 2010-11-30 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2012195834A (ja) * 2011-03-17 2012-10-11 Elpida Memory Inc 半導体装置
JP2013085143A (ja) * 2011-10-11 2013-05-09 Denso Corp 半導体集積回路
US9935542B2 (en) * 2015-03-15 2018-04-03 Plsense Ltd. Methods and apparatuses for adaptive dynamic voltage control for optimizing energy per operation per a given target speed
US10217497B2 (en) * 2017-06-07 2019-02-26 Winbond Electronics Corporation Delay locked loop circuit and method of controlling same
KR20220032732A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 데이터 처리 시스템

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087829A (en) * 1988-12-07 1992-02-11 Hitachi, Ltd. High speed clock distribution system
JP2888898B2 (ja) * 1990-02-23 1999-05-10 株式会社日立製作所 半導体集積回路
JPH03273710A (ja) 1990-03-22 1991-12-04 Nec Corp 半導体装置
US5394077A (en) * 1993-04-30 1995-02-28 Kabushiki Kaisha Toshiba Internal power supply circuit for use in a semiconductor device
US5640112A (en) * 1994-02-28 1997-06-17 Rikagaku Kenkyusho Clock signal distributing system
JP3523718B2 (ja) * 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
JP3273710B2 (ja) 1995-03-30 2002-04-15 東芝マイクロエレクトロニクス株式会社 デジタルｄｌｌ回路
DE19681271T1 (de) * 1995-12-28 1998-01-22 Advantest Corp Integriertes Halbleiterschaltungselement mit Verzögerungsfehler-Korrekturschaltung
JP3729582B2 (ja) 1996-08-13 2005-12-21 富士通株式会社 半導体装置、半導体装置システム及びディジタル遅延回路
JP3556416B2 (ja) * 1996-11-29 2004-08-18 株式会社ルネサステクノロジ 半導体集積回路装置
JPH10171774A (ja) * 1996-12-13 1998-06-26 Fujitsu Ltd 半導体集積回路
JPH10201222A (ja) * 1996-12-27 1998-07-31 Fujitsu Ltd 昇圧回路及びこれを用いた半導体装置
JPH1165699A (ja) * 1997-06-13 1999-03-09 Toshiba Microelectron Corp 半導体集積回路装置
JP3717289B2 (ja) * 1997-10-20 2005-11-16 富士通株式会社 集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808580B1 (ko) * 2001-12-28 2008-02-28 주식회사 하이닉스반도체 램버스 디램의 딜레이 록 루프 회로
KR100510485B1 (ko) * 2002-02-18 2005-08-26 삼성전자주식회사 전원 잡음에 의한 특성 열화가 방지되는 지연동기루프를구비하는 반도체 메모리 장치
US6987408B2 (en) 2003-05-30 2006-01-17 Hynix Semiconductor Inc. Digital delay locked loop and control method thereof

Also Published As

Publication number Publication date
JP2000124797A (ja) 2000-04-28
KR100640024B1 (ko) 2006-10-31
US6522182B2 (en) 2003-02-18
US20010043100A1 (en) 2001-11-22
JP3587702B2 (ja) 2004-11-10

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