KR20000017630A - 반도체 장치의 제조 방법, 그를 위한 도금 장치 및 스퍼터링장치 - Google Patents

반도체 장치의 제조 방법, 그를 위한 도금 장치 및 스퍼터링장치 Download PDF

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Abstract

그루브의 내부에 배리어-금속막(3), 시드 금속막(4) 및 제1 도금막(6)이 순차적으로 형성된다. 제1 도금막(6)의 두께는 그루브(5) 폭의 약 0.1 내지 0.5 배이다. 상온에서 약 5시간 동안 또는 300℃ 이상에서 약 30분 동안 제1 어닐링을 수행한 후, 제2 도금막(7)이 형성되고, 그 다음 상온에서 25시간 동안 또는 300℃ 이상에서 약 30분 동안 제2 어닐링을 수행한다. 그 다음, 기판의 표면이 CMP에 의해 평탄화되어 반도체 장치를 제공한다.

Description

반도체 장치의 제조 방법, 그를 위한 도금 장치 및 스퍼터링 장치{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE AND A PLATING APPARATUS AND A SPUTTERING APPARATUS THEREFOR}
본 발명은, 도금 기술을 이용하여 다마스크 배선(damascene interconnects) 및 층간 접속홀과 같은 소자를 형성하는 단계를 포함하는 반도체 장치의 제조 방법, 그를 위한 도금 장치 및 스퍼터링 장치에 관한 것이다.
반도체 장치 내에 배선 및 층간 접속홀을 형성하기 위한 금속막 증착 기술로서, 스퍼터링 또는 CVD 기술이 일반적으로 사용되어 왔다. 그러나, 이 기술들은, 금속 화합물에 다량의 에너지를 공급하여 금속을 유리시키거나 대응하는 금속 화합물로부터 분리시켜 반도체 장치 형성면에 금속을 증착하기 때문에, 상당한 비용과 복잡한 공정을 필요로 한다. 또한, 스퍼터링이 충분한 커버리지를 제공하지 못할 수도 있다. 이러한 문제들을 해결하기 위해, 금속막을 증착하기 위한 전자 도금에 대한 관심이 최근 증대되고 있다.
이하, 다마스크 구리 배선의 형성을 예로 들어, 종래의 반도체 장치 제조 방법을 도 5를 참조하여 설명한다.
절연막(2)이 실리콘 기판(1) 상에 증착된 후, 소정의 영역 내에 그루브(5)가 형성된다. 그 다음, 스퍼터링에 의해, TiN으로 이루어진 배리어-금속막(3)이 예를 들어 20㎛ 두께로 표면 전체에 증착된다. 그 다음, 구리 도금을 성장시키기 위한 구리로 이루어진 시드 금속막(4)이 스퍼터링에 의해 그 표면 상에 형성된다 (도 5a). 스퍼터링 조건은, 예를 들면, 기판 온도 0℃, 스퍼터링 파워 2㎾, 압력 2mTorr, 타겟과 기판 간의 거리 60㎜이다.
그 다음, 기판을 적정 온도에서 유산동 수용액(cupric sulfate)에 침적시켜 도금 처리를 수행한다.
도금된 기판을 적정 온도로 유지하여, 구리의 구조를 안정화한다(도 5b). 이러한 처리를 이하 "셀프-어닐링(self-annealing)"으로 칭한다. 셀프-어닐링 시간은 일반적으로 약 50 내지 80 시간이다.
다음으로, 기판 표면이 화학적 기계적 폴리싱(CMP)에 의해 평탄화되어, 다마스크 구리 배선을 형성한다.
종래 기술은 다음과 같은 문제점을 가진다.
첫째로, 셀프-어닐링 단계에서의 구리 도금의 수축으로 인해, 그루브 또는 홈 내부에 보이드(void)가 발생할 수 있다. 도금 직후, 구리 도금은 성긴 구조를 가진다. 셀프-어닐링 후, 구리의 구조는, 그레인이 성장함에 따라 열역학적으로 점차 안정화된다. 공정 중에 구리가 수축하여, 도 5(b)에 도시된 것과 같은 보이드를 그루브 내에 형성한다.
둘째, 도금층을 형성하기 위해 증착된 시드-금속막 내의 미세한 그레인이 셀프-어닐링 후에도 잔류하여, 장치의 신뢰도를 감소시킨다.
본 발명의 목적은, 상기의 문제점들을 해결하기 위해, 다마스크 배선 또는 층간 접속홀의 형성 중 그루브 또는 홀 내부에 보이드가 생성되는 것을 방지하는 것이다. 본 발명의 다른 목적은, 시드-금속막 내에 미세한 그레인이 잔류하는 것을 방지하여 장치의 신뢰도를 향상시키는 것이다.
본 발명은, 반도체 장치의 제조 방법으로서, 반도체 기판 상에 절연막을 형성한 후, 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계; 그루브 또는 홀을 채우는 배리어-금속막을 형성하는 단계; 그루브 또는 홀 내부에 형성된 배리어-금속막 상에 시드 금속막을 형성하는 단계; 금속 재료를 이용하여 시드-금속막 상에 제1 도금막을 형성하는 단계; 소정의 시간 동안 제1 어닐링을 수행하는 단계; 제1 도금막 상에 상기 금속 재료로 이루어진 제2 도금막을 형성하는 단계; 및 소정의 시간 동안 제2 어닐링을 수행하는 단계를 포함하는 방법을 제공한다.
종래에 있어서, 다마스크 배선을 형성하기 위한 도금은 수율 등의 다양한 요인으로 인해 단일 단계에서 수행되었다. 반면, 본 발명에 따르면, 도금막은 개별적인 2 단계로 형성되어 (이하, "분할 도금"으로 칭함), 그루브 또는 홀 내의 보이드의 형성을 방지한다. 특히, 다마스크 배선을 형성하기 위한 그루브 또는 층간 접속홀을 형성하기 위한 층간 접속층 내부에서 보이드가 형성되는 것을 방지할 수 있다. 본 발명에서, 제1 어닐링은 제1 도금 후에, 즉 도금막이 얇을 때 수행된다. 따라서, 도금 공정에 사용되는 금속의 절대량은 매우 작아서 수축 정도가 감소되며, 결국 보이드 발생의 빈도도 최소화된다. 보이드가 생성되는 경우에도, 제1 어닐링 시 도금막의 막 두께가 얇기 때문에, 즉 보이드와 도금 표면 간의 거리가 짧기 때문에, 보이드가 쉽게 사라질 수 있다. 전술한 바와 같이, 그루브 또는 홀 내부에서의 보이드 발생이 방지될 수 있다.
본 발명에서, 어닐링은 상온에서의 셀프-어닐링일 수도 있고, 예를 들어 300℃ 이상의 고온에서의 핫-어닐링(hot-annealing)일 수도 있다. 핫-어닐링은 어닐링 시간을 단축하는 효과를 가진다. 예를 들어, 300℃의 가열 온도에서 어닐링 시간은 약 30분이다.
반도체 장치의 제조 방법에서, 제1 도금막의 두께는 그루브 또는 홀 폭의 0.1 내지 0.5 배일 수 있다.
본 발명은, 반도체 장치의 제조 방법으로서, 반도체 기판 상에 절연막을 형성한 후, 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계; 그루브 또는 홀을 채우는 배리어-금속막을 형성하는 단계; 그루브 또는 홀 내부에 형성된 배리어-금속막 상에 시드 금속막을 형성하는 단계; 및 금속 재료를 이용하여 시드-금속막 상에 도금막을 형성한 후, 소정의 시간 동안 어닐링을 수행하는 단계를 포함하며, 금속 도금막은 65 내지 100℃의 도금 온도에서 형성되는 반도체 장치의 제조 방법을 제공한다.
전술한 바와 같이, 본 발명의 방법에서 65 내지 100℃의 고온에서 도금을 수행함으로써 (이하, "핫 도금"이로 칭함), 도금 금속막의 수축이 효과적으로 최소화되어, 그루브 또는 홀 내의 보이드 생성을 방지할 수 있다. 일반적으로, 다마스크 배선을 형성하기 위한 금속 도금막은, 상온 내지 60℃의 비교적 낮은 온도에서 형성되어 왔다. 특히, 구리를 이용하는 경우, 공정은 일반적으로 상온에서 수행된다. 한편, 도금이 65℃ 이상의 고온에서 수행되는 경우, 그레인이 증착과 실질적으로 동시에 성장하여, 증착 후 도금의 수축을 상당히 감소시키고, 그 결과 보이드 생성을 방지하며, 어닐링 시간을 단축한다는 것을 알아냈다. 이러한 효과는 특히 65℃ 이상의 온도에서 현저하고, 80℃ 이상의 온도에서는 더 현저하지만, 100℃ 이상의 온도는 도금 공정 중의 포밍(foaming)으로 인해 비적절하다.
본 발명은 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 절연막을 형성한 후, 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계; 그루브 또는 홀을 채우는 배리어-금속막을 형성하는 단계; 그루브 또는 홀 내부에 형성된 배리어-금속막 상에 시드 금속막을 형성하는 단계; 도금될 표면의 중앙부가 돌출하는 형태의 오목면으로 반도체 기판을 변형시킨 상태에서, 금속 재료를 이용하여 시드 금속막 상에 도금막을 형성하는 단계; 및 소정의 시간 동안 어닐링을 수행하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
종래의 도금 공정에서, 셀프-어닐링을 개시시킬 수 있는 금속이 사용되는 경우, 잔류 장력이 생성된다. 이러한 잔류 장력은, 도금막의 형성 후 셀프-어닐링 공정 동안, 도금막의 그레인 크기 증가와 연관된 도금막의 수축에 의해 생성될 수 있다.
다시 말해, 도금막 내의 장력은 도금막의 수축과 대립하는 방향으로 작용하여, 도금막의 수축과 연관된 셀프-어닐링을 억제할 수 있다. 따라서, 막 내에 압축 응력이 생성되는 방식으로 도금막이 형성되어, 도금막의 수축을 증대시키는 방향으로 작용하는 응력을 허용하도록, 즉 셀프-어닐링을 가속화할 것을 기대할 수 있다. 본 발명은 이러한 사상에 기초한다. 본 발명의 방법에서, 도금 면의 중앙이 돌출되는 형태의 오목면으로 반도체 기판을 변형시킨 상태에서, 도금막이 형성된다. 따라서, 압축 응력이 생성되는 도금막이 형성될 수 있다. 또한, 셀프-어닐링 시간을 단축할 수 있으며, 그루브 또는 홀 내의 보이드 발생을 방지할 수 있다. "도금면의 중앙이 돌출되는 형태의 오목면으로 반도체 기판을 변형시킨다"라는 표현은, 예를 들어 도 7의 기판(21)과 같이, 도금면의 중앙이 돌출되는 형태의 오목면으로 반도체 기판을 구부리는 것을 의미한다.
본 발명은, 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 절연막을 형성한 후, 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계; 그루브 또는 홀을 채우는 배리어-금속막을 형성하는 단계; 그루브 또는 홀 내부에 형성된 배리어-금속막 상에 시드 금속막을 형성하되, 시드 금속막 내에 잔류 압축 응력이 생성되도록 형성하는 단계; 및 시드 금속막 상에 금속 재료를 이용하여 도금막을 형성한 후, 소정의 시간 동안 어닐링을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
도금막을 형성하기 위한 시드 금속막은, 종래에는 예를 들어 스퍼터링에 의해 형성되어, 시드 금속막 내에 잔류 장력이 발생했다. 이러한 잔류 장력은 시드 금속막 상에 형성되는 도금막의 수축과 대립하는 방향으로 작용할 수 있다. 따라서, 시드 금속막 내의 잔류 장력은 도금막의 수축과 연관된 셀프-어닐링을 방해할 수 있다. 따라서, 시드 금속막 내에 잔류 응력, 즉 도금막의 수축을 증대시키는 방향으로 작용하는 힘을 생성함으로써, 셀프-어닐링을 개선할 수 있다. 이러한 사상에 기초하는 본 발명의 방법에 따르면, 셀프-어닐링 시간이 단축될 수 있고, 그루브 또는 홀 내의 보이드 생성이 방지될 수 있다.
잔류 응력을 생성하는 방법으로는 여러가지가 있다. 예를 들어 다음과 같은 방법들이 가능하다.
첫번째 방법은, 시드 금속막이 스퍼터링에 의해 형성되는 반도체 장치의 제조 방법으로, 반도체 기판을 타겟 방향으로 오목하게 변형시킨 상태에서 시드 금속막이 형성되는 것을 특징으로 한다. 따라서, 기판이 스퍼터링 장치로부터 제거되면, 잔류 응력이 시드 금속막 내에 생성된다.
두번째 방법은, 시드 금속막이 콜리메이트 스퍼터링에 의해 형성되는 것을 특징으로 한다. 콜리메이트 스퍼터링 기술을 이용하면, 시드 금속막 내에 잔류 응력을 생성할 수 있다는 사실이 연구에 의해 밝혀졌다.
또한, 본 발명은, 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 절연막을 형성한 후, 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계; 그루브 또는 홀을 채우는 배리어-금속막을 형성하는 단계; 그루브 또는 홀 내부에 형성된 배리어-금속막 상에 시드 금속막을 형성하는 단계; 및 금속 재료를 이용하여 시드-금속막 상에 도금막을 형성하는 단계를 포함하며, 시드 금속막은 (111) 방향인 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명은, 반도체 장치를 제조하는 방법에 있어서, 반도체 기판 상에 절연막을 형성한 후, 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계; 그루브 또는 홀을 채우는 Ti 막과 TiN 막을 순차적으로 형성하는 단계; 그루브 또는 홀 내부에 형성된 TiN 막 상에 시드 금속막을 형성하는 단계; 및 금속 재료를 이용하여 시드-금속막 상에 도금막을 형성하는 단계를 포함하며, 시드 금속막을 (111) 방향인 반도체 장치의 제조 방법을 제공한다.
종래 기술에서, 시드 금속막의 (111) 배향성은 낮지만, 시드 금속막 상의 금속막, 예를 들어 구리막은 (111) 배향되는 경향이 있다. 따라서, 어닐링 후 미세한 그레인이 시드 금속막 상에 잔류한다. 한편, 본 발명에 따라 반도체 장치를 제조하는 방법에 있어서, 시드 금속막은 (111) 배향되어 잔류하는 미세한 그레인을 최소화하는 경향이 있다. (111) 배향성을 가지는 시드 금속막은, 예를 들어, 절연막 내에 형성된 그루브 또는 홀을 채우는 Ti 막 및 TiN 막을 형성한 후 시드 금속막을 형성함으로써 형성될 수 있다. 전술한 바와 같이, Ti 막을 형성한 후에 TiN막을 형성하면 TiN 막의 배향성이 향상되어, 시드 금속막이 TiN 막 상에서 (111) 배향된다.
반도체 장치를 제조하기 위한 이러한 방법들에서, 시드 금속막용 재료와 상기 금속 재료들은 Cu, Ag 또는 그들의 합금인 것이 바람직하다. 금속 재료는 셀프-어닐링을 개시하여 반도체 장치에 적합한 금속막을 제공할 수 있다. 이러한 금속들은 저항이 낮고, 일렉트로미그레이션(electromigration) 등의 문제를 최소화한다는 이점이 있긴 하지만, 도금 또는 셀프-어닐링 공정 동안 보이드 생성이 빈번하다는 문제점을 가질 수 있다. 따라서, 금속 재료들은 본 발명의 효과를 현저하기 강화하는 데 사용될 수 있다.
이러한 반도체 장치의 제조 방법들을 조합되어 사용될 수 있다. 예를 들어, 분할 도금 기술에서, 제1 및/또는 제2 도금막이 핫 도금에 의해 형성될 수 있다. 분할 도금, 핫 도금 또는 그들의 조합에서, 반도체 기판이 오목면으로 변형된 상태에서 도금될 수 있고, 또는 잔류 압축 응력이 생성되는 방식으로 형성될 수 있다. 이러한 기술들은 서로 다른 기술들의 이점을 감소시키지 않기 때문에, 조합됨으로써 상승 효과를 나타내어, 보이드 방지 효과 및 셀프-어닐링 시간 단축 효과가 현저하게 향상된다.
본 발명은, 본 발명의 방법에 따라 반도체 장치를 제조하는 데 사용되는 도금 장치 및 스퍼터링 장치도 제공한다.
특히, 본 발명은, 도금액을 공급하기 위한 도금액 공급 탱크; 내부에 배치된 기판을 도금하기 위한 복수의 도금 처리조(plating bath); 및 도금액 공급 탱크와 도금 처리조를 상호 연결하여, 도금액을 순환시키기 위한 액체 순환 배관을 포함하며, 각각의 도금 처리조에는 온도 조정 수단이 각각 제공되는 도금 장치를 제공한다.
본 도금 장치에는 개별적인 도금 처리조 내에 개별적인 온도 조정 수단이 제공된다. 따라서, 하나의 도금 장치가, 복수의 기판을 상이한 도금 온도들에서 동시에 도금하여, 수율을 향상시킬 수 있다. 예를 들어, 상온에서의 도금과 본 발명에서 제시되는 핫 도금이 하나의 도금 장치 내에서 동시에 수행될 수 있다. 도금이 두 단계로 분할되는 본 발명의 방법에서, 제1 단계와 제2 단계가 상이한 온도에서 수행되는 경우, 상기 장치는 효과적일 수 있다. 상기 도금 장치는 필요한 도금 장치의 수를 감소시킬 수 있어서, 장치들을 설치하는 데 필요한 공간의 절약에 기여한다.
또한, 본 발명은, 도금 장치에 있어서, 도금액을 공급하기 위한 도금액 공급 탱크; 내부에 배치된 기판을 도금하기 위한 복수의 도금 처리조(plating bath); 및 도금액 공급 탱크와 도금 처리조를 상호 연결하여, 도금액을 순환시키기 위한 액체 순환 배관을 포함하며, 도금 처리조는 전극, 및 처리될 기판을 전극과 대향하여 배치시키기 위한 기판 홀더를 구비하고, 기판 홀더는 기판을 변형시키기 위한 수단을 구비하는 도금 장치를 제공한다. "변형"이라는 용어는, 기판이 볼록 또는 오목면으로 변형됨을 의미한다.
또한, 본 발명에 따른 도금 장치에서, 처리될 기판을 변형시키기 위한 수단은 기판의 배면에 압력을 가하기 위한 가압 수단이며, 가압 수단은 기판의 중앙과 측부에 상이한 압력을 가한다.
이러한 도금 장치는, 반도체 기판을 오목면으로 변형시킨 상태에서 도금을 수행하여 도금막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 적합하다. 이러한 도금 장치들을 이용하면, 기판은 열화되지 않고 오목 상태로 변형되어 도금 처리되어, 셀프-어닐링 시간을 단축하고, 그루브 또는 홀 내부에서의 보이드 발생을 방지한다. 특히, 상기의 가압 수단이 구비된 도금 장치는, 압력을 조절함으로써 기판의 변형량(변형 범위)을 정밀하게 제어할 수 있기 때문에, 예를 들어 셀프-어닐링 시간을 단축하는 데 가장 효과적인 값으로 변형량을 설정한다.
상기 도금 장치 내에서 처리될 기판을 변형시키기 위한 수단은, 예를 들어 기판의 중앙이 전극을 향해 돌출하는 형태의 오목면으로 기판을 변형시킨다. 도금 장치 내의 가압 수단은, 예를 들어 처리될 기판의 중앙에 주변부보다 높은 압력을 가한다.
본 발명은, 스퍼터링 장치에 있어서, 배기 시스템이 구비된 챔버, 챔버 내의 소정의 위치에 배치된 타겟, 스퍼터 방전을 생성하여 타겟을 스퍼터링하기 위한 전극, 및 처리될 기판을 타겟에 대향하여 평행하게 유지하기 위한 기판 홀더를 포함하며, 기판 홀더는 기판을 변형하기 위한 수단을 구비하는 스퍼터링 장치를 제공한다. "변형"이라는 표현은 기판을 볼록 또는 오목면으로 변형시키는 것을 의미한다.
도금막의 셀프-어닐링은 시드 금속막 내에 잔류 압축 응력을 생성함으로써 가속화될 수 있다. 처리될 기판을 타겟 방향으로 오목한 형태로 변형시킨 상태에서 막을 형성함으로써, 잔류 압축 응력이 효과적으로 생성될 수 있다. 본 발명의 스퍼터링 장치는 공정을 수행하는 데 적합하다. 스퍼터링 장치를 이용하면, 오목면으로 변형된 기판이 스퍼터링되어, 기판이 장치로부터 제거될 때 시드 금속막 내에 압축 응력이 생성될 수 있다. 도금막은 기판 상에 형성된다. 그 다음, 셀프-어닐링이 수행되어, 셀프-어닐링 시간을 단축할 수 있다. 이러한 스퍼터링 장치는 기판의 변형이 제어되어, 압축 응력을 적절하게 조정할 수 있다는 이점이 있다.
특히, 상기의 가압 수단이 구비된 스퍼터링 장치는 기판을 용이하게 변형시켜, 양호한 시드 금속막을 형성할 수 있다. 또한, 압력을 조정함으로써 변형량(변형 범위)을 정밀하게 제어할 수 있어서, 기판의 변형량이 예를 들어 셀프-어닐링 시간의 단축에 가장 효과적인 값으로 설정될 수 있다.
상기의 스퍼터링 장치에서 처리될 기판을 변형시키기 위한 수단은, 예를 들어, 기판의 중앙이 전극을 향해 돌출하는 형태의 오목면으로 기판을 변형한다. 스퍼터링 장치 내의 가압 수단은, 예를 들어 처리될 기판의 중앙에 주변부보다 높은 압력을 가한다.
전술한 바와 같이, 본 발명에 따라 반도체 장치를 제조하는 방법에 있어서, 도금 금속막은 2 단계로 형성되거나 65 내지 100℃의 고온에서 형성되어, 그루브 또는 홀 내부에 보이드의 생성을 방지하는 한편, 핫 도금에서의 셀프-어닐링 시간을 단축한다.
본 발명에 따른 반도체 장치의 제조 방법에서, 오목면으로 변형된 기판이 도금되거나, 또는 잔류 압축 응력이 생성되도록 시드 금속막이 형성된다. 이것은 도금막의 수축을 포함하는 셀프-어닐링을 가속화하여, 셀프-어닐링 시간을 단축할 수 있다. 또한, 그루브 또는 홀 내부의 보이드 생성이 방지될 수 있다.
본 발명에 따른 도금 장치에서, 각각의 도금 처리조는 개별 온도 조정 수단을 구비하며, 이것은 복수의 기판을 하나의 도금 장치 내에서 상이한 온도에서 동시에 도금할 수 있게 함으로써 수율을 향상시킨다.
본 발명에 따른 도금 장치를 이용하면, 오목면으로 변형된 기판이 도금되어 도금막 내에 원하는 압축 응력을 생성함으로써, 셀프-어닐링 시간을 단축할 수 있다.
본 발명에 따른 스퍼터링 장치를 이용하면, 오목면으로 변형된 기판이 스퍼터링되어 시드 금속막 내에 원하는 압축 응력을 생성함으로써, 셀프-어닐링 시간을 단축할 수 있다.
도 1은 본 발명에 따른 반도체 장치의 제조 방법에 대한 공정 단면도.
도 2는 본 발명에 따른 반도체 장치의 제조 방법에 대한 공정 단면도.
도 3은 본 발명에 따른 반도체 장치의 제조 방법에 대한 공정 단면도.
도 4는 본 발명에 따른 반도체 장치의 제조 방법에 대한 공정 단면도.
도 5는 종래의 반도체 장치의 제조 방법에 대한 공정 단면도.
도 6은 본 발명에 따른 도금 장치의 개략적인 도면.
도 7은 본 발명에 따른 도금 장치의 개략적인 도면.
도 8은 본 발명에 따른 도금 장치 내의 기판 홀더의 구조를 도시하는 도면.
도 9는 본 발명에 따른 스퍼터링 장치의 개략적인 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 절연막
3 : 배리어-금속막
4 : 시드 금속막
5 : 그루브
6 : 제1 도금막
7 : 제2 도금막
8 : 다마스크 배선
9 : 도금막
10 : 도금액 공급 수단
11 : 도금액 순환 배관
12 : 도금 처리조
13 : 히터
14 : 온도 제어 수단
15 : 순환 펌프
16 : 보이드
20 : 온도계
21 : 기판
22 : 기판 홀더
23 : 가압대
24 : 가압 제어 밸브
25 : 가압 매체 공급원
27 : 애노드
30 : 진공 챔버
31 : 타겟
32 : 전극
33 : 방전용 전극
34 : 배기 시스템
〈제1 실시예〉
본 실시예는 2 단계로 구성되는 도금 공정을 포함하며, 도 1을 참조하여 설명된다.
실리콘 기판(1) 상에 절연막(2)이 증착된 후, 소정의 영역 내에 그루브(5)가 형성된다. 그 다음, 스퍼터링에 의해, TiN으로 이루어진 배리어-금속막(3)이 표면 전체에 예를 들어 20㎚ 두께로 형성된다. 그 다음, 그 표면 상에 구리 도금 성장을 위한 구리로 이루어진 시드 금속막(4)이 스퍼터링에 의해 증착된다 (도 1a). 스퍼터링 조건을 예로 들면, 기판 온도 0℃, 스퍼터링 파워 2㎾, 압력 2mTorr, 타겟과 기판 간의 거리 60㎜이다.
그 다음, 기판이 상온 (약 15 내지 30℃)에서 유산동 수용액에 침적되어 제1 도금막(6)이 형성된다 (도 1b). 도금막의 두께는 그루브(5) 폭의 0.1 내지 0.5 배인 것이 바람직하며, 0.2 내지 0.4 배이면 더욱 좋다. 도금막이 지나치게 두꺼운 경우 보이드의 생성이 적절하게 방지될 수 없는 반면, 지나치게 얇은 경우 그루브(5)의 대부분이 제2 도금으로 채워져서 보이드 생성 방지 효과를 감소시킨다.
이러한 방식으로 도금된 기판이 제1 어닐링 공정에 속하게 된다. 어닐링 공정은 약 15 내지 30℃의 상온에서 수행되며, 바람직하게는 2 내지 10 시간, 더 바람직하게는 4 내지 8 시간 동안 수행된다. 어닐링 기간은 제1 도금막(6)의 두께에 따라 적절하게 설정될 수 있다. 셀프-어닐링은 구리의 구조를 안정화시켜, 대형의 그레인을 가지는 구리를 제공한다. 어닐링은 고온에서 수행될 수도 있다. 예를 들어, 핫 어닐링은 300℃에서 30분간 수행된다.
그 다음, 기판이 상온에서 유산동 수용액에 침적되어 제2 도금막(7)이 형성되며, 이에 의해 그루브(5)는 구리로 완전히 채워진다 (도 1c).
그 다음, 상온에서 제2 어닐링이 수행되며, 그 기간은 제2 도금막(7)의 두께에 따라 적절하게 결정되는 것이 바람직하다. 셀프-어닐링은 구리의 구조를 안정화하여 대형의 그레인을 가지는 구리를 제공할 수 있다. 제1 어닐링에서와 마찬가지로, 어닐링은 상온에서도 수행될 수 있다.
제1 및 제2 어닐링 공정의 총 소요 시간은 바람직하게는 10 내지 40 시간, 더 바람직하게는 20 내지 35시간이다. 본 실시예의 방법에 따르면, 이러한 단시간의 어닐링은 충분히 효과적이다. 생산 효율의 견지에서 상기 시간이 바람직하다.
그 다음, 배리어-금속막(3)과 필링 금속(filling metal)이 CMP에 의해 폴리싱되어 기판 표면을 평탄하게 함으로써, 다마스크 배선을 형성한다 (도 2).
〈제2 실시예〉
본 실시예는 핫 도금을 포함하며, 도 3을 참조로 설명될 것이다.
실리콘 기판(1) 상에 절연막(2)이 증착된 후, 소정의 영역 내에 그루브(5)가 형성된다. 그 다음, 스퍼터링에 의해 TiN으로 이루어진 배리어-금속막(3)이 예를 들어 20㎚의 두께로 표면 전체에 증착된다. 그 다음, 그 표면 상에, 구리 도금을 성장시키기 위한 구리로 이루어진 시드 금속막(4)이 스퍼터링에 의해 증착된다 (도 3a).
스퍼터링 조건을 예로 들면, 기판 온도 0℃, 스퍼터링 파워 2㎾, 압력 2mTorr, 타겟과 기판 간의 거리 60㎜이다.
그 다음, 기판이 고온 (약 65 내지 100℃)에서 유산동 수용액에 침적되어 도금막(9)이 형성된다 (도 3b). 도금막(9)은 형성되어 그루브(5)를 완전히 채운다. 이러한 고온에서 도금막을 형성하면, 어닐링 공정에서의 수축이 적은 양호한 금속이 제공되어, 보이드 생성이 방지되고 셀프-어닐링 시간이 단축될 수 있다.
이러한 방식으로 도금된 기판은 상온에서 바람직하게 1 내지 40, 더 바람직하게는 1 내지 10 시간 동안 어닐링된다. 도금막이 고온에서 형성되기 때문에, 어닐링 시간이 감소된다.
그 다음, 배리어-금속막(3) 및 필링 금속이 CMP에 의해 폴리싱되어 기판 표면을 평탄하게 함으로써, 다마스크 배선을 형성한다 (도시되지 않음).
〈제3 실시예〉
도 6은 본 발명에 따른 도금 장치의 구조를 개략적으로 도시하고 있다. 도금액 공급 탱크(1)는 유산동 수용액과 같은 도금액으로 채워진다.순환 펌프(15)가 제공되어, 도금액 순환 배관(11)을 통해 각각의 도금 처리조(12)에 도금액을 공급한다. 각각의 도금 경로는 히터(13), 온도계(20) 및 온도 제어기(14)로 구성되는 개별 온도 조정 수단이다. 이것은, 하나의 도금 장치가, 복수의 도금 공정을 상이한 온도들에서 동시에 수행할 수 있게 한다. 이러한 관점에서, 본 도금 장치는, 도금액 공급 배쓰가 온도 조정 수단을 구비하는 종래의 도금 장치와 상이하다.
도면에 도시되어 있는 바와 같이, 온도 조정 수단은 가열 수단 및 온도 제어기를 포함하며, 원한다면 냉각 수단을 포함할 수도 있다. 가열 수단은 히터일 수 있고, 냉각 수단은 수냉 쟈켓(water-cooling jacket)일 수 있다. 온도 제어기는 PID형 온도 제어기일 수 있다.
이러한 도금 장치에서, 도금 처리조 이외에, 도금액 공급 장치에는 냉각 수단(16) 및 온도 제어기(14)로 구성되는 개별 온도 조정 수단이 구비된다. 이러한 온도 조정 수단을 제공함으로써, 상이한 온도로 조정된 개별 도금 처리조로부터의 도금액은, 도금액 공급 수단으로 되돌아온 후 소정의 온도로 다시 제어될 수 있다. 따라서, 각각의 도금 처리조의 온도가 용이하게 제어된다.
〈제4 실시예〉
본 실시예는 오목면으로 변형된 기판의 도금 공정의 예시를 나타낸다.
도 3은 본 발명에 따른 반도체 장치의 제조 방법의 공정을 도시하고 있다. 절연막이 실리콘 기판(1) 상에 형성된 후, 소정의 영역 내에 그루브(5)가 형성된다. 그 다음, 스퍼터링에 의해 TiN으로 이루어진 배리어-금속막(3)이 예를 들어 20㎚의 두께로 표면 전체에 증착된다. 그 다음, 그 표면 상에, 구리 도금을 성장시키기 위한 구리로 이루어진 시드 금속막(4)이 스퍼터링에 의해 증착된다 (도 3a).
그 다음, 기판이 상온에서 유산동 수용액에 침적되어, 그루브(5)를 완전히 채우는 도금막(9)이 형성된다.
상기 공정에서, 도 6 내지 도 8에 도시된 도금 장치가 사용된다. 도 6은 본 발명에 따른 도금 장치의 구조를 개략적으로 도시하고 있다. 도금액 공급 탱크(10)는 유산동 수용액과 같은 도금액으로 채워진다. 순환 펌프(15)가 제공되어, 도금액 순환 배관(11)을 통해 각각의 도금 처리조(12)에 도금액을 공급한다. 각각의 도금 경로는 히터(13), 온도계(20) 및 온도 제어기(14)로 구성되는 개별 온도 조정 수단이다. 도 7은 도 6에 도시된 도금 처리조(12)의 확대도이다. 도금 처리조에는 애노드(27) 및 상기 애노드에 대향하여 기판을 배치하기 위한 기판 홀더(22)가 구비되어 있다. 기판 홀더(22)에는 기판(21)의 중앙이 애노드(27)를 향해 돌출하는 형태의 오목면으로 기판(21)을 변형시키기 위한 가압 수단이 구비되어 있다. 도면에서, 온도계와 히터는 도시되지 않는다.
도 8을 참조하여 가압 수단의 구조가 상세히 설명될 것이다. 도면에 도시된 바와 같이, 기판 배면 상의 기판 홀더(22)는 복수의 동심원 구획으로 분할된다. 각각의 구획의 공간은 가압 매체로 채워진 워터-필로우형 가압대(water-pillow-like pressure bag)에 의해 점유된다. 본 실시예에서, 가압대(23)는 도우넛 형상이며, 그 벽은 플루오르 수지(fluororesin)와 같은 내열성 수지로 제조된다. 가압대(23) 내에 채워지는 가압 매체는 물 또는 공기일 수 있지만, 이로 제한되는 것은 아니다. 각각의 가압대(23)는 가압 제어 밸브(24)를 통해 가압 매체 공급원(25)에 접속된다. 가압 매체 공급원(25)에 의해 상이한 압력이 각각의 가압대에 제공된다. 이 때, 상이한 압력들은, 최고의 압력이 기판 배면의 중앙에 배치된 가압대에 가해지는 방식으로 공급된다. 즉, 중앙이 가장 돌출된다 (도 8). 따라서, 도 7에 도시된 바와 같이, 기판은 애노드(27)를 향하는 오목면으로 변형될 수 있다.
오목면으로 변형된 기판을 도금하면, 기판이 장치에서 제거될 때 압축 응력이 생성되게 된다.
그 다음, 기판은 상온에서 10 내지 40 시간 동안 어닐링된다. 시드 금속막(4)은 잔류 압축 응력을 갖기 때문에, 이러한 단시간의 어닐링은 충분히 효과적일 수 있다. 그 다음, 배리어-금속막(3)과 필링 금속을 CMP에 의해 폴리싱하여 기판 표면을 평탄화함으로써, 다마스크 배선이 형성된다.
본 실시예에서, 도금막 형성 공정 동안 기판을 오목면으로 변형시키기 위한 수단으로서 가압대가 개시되었지만, 예를 들어 복수의 바(bar)로 기판 배면을 누르는 것과 같은 다른 적절한 수단도 사용될 수 있다.
〈제5 실시예〉
본 실시예는 기판을 오목면으로 변형시킨 상태에서 시드 금속막을 형성하는 공정의 일례를 나타낸다.
도 3은 본 발명에 따른 반도체 장치의 제조 방법의 공정을 도시하고 있다. 절연막(2)이 실리콘 기판(1) 상에 형성된 후, 소정의 영역 내에 그루브(5)가 형성된다. 그 다음, 스퍼터링에 의해 TiN으로 이루어진 배리어-금속막(3)이 예를 들어 20㎚의 두께로 표면 전체에 증착된다. 그 다음, 그 표면 상에, 구리 도금을 성장시키기 위한 구리로 이루어진 시드 금속막(4)이 스퍼터링에 의해 증착된다 (도 3a).
상기 공정에서, 도 9에 도시된 스퍼터링 장치가 사용된다. 스퍼터링 장치는, 배기 시스템(34)이 구비된 진공 챔버(30), 챔버 내의 소정의 위치에 배치된 타겟(31), 스퍼터링 방전을 발생시켜 타겟(31)을 스퍼터링하기 위한 전극(32), 및 처리될 기판(21)이 타겟(31)에 대향하여 평행하도록 유지하기 위한 기판 홀더(22)를 포함한다. 전극(32)은 방전 소스(33)에 접속된다. 기판 홀더(22)는 기판(21) 배면에 압력을 가하기 위한 가압 수단을 구비한다. 가압 수단은 기판(21)의 중심에 그 주변부보다 높은 압력을 가하여, 기판(21)의 중앙이 타겟(31)을 향해 돌출하는 형태의 오목면으로 기판(21)을 변형시킨다. 가압 수단의 구조는 제4 실시예에서 도 7을 참조하여 설명한 것과 같다.
오목면으로 변형된 기판을 스퍼터링하면, 기판이 장치에서 제거될 때 시드 금속막(4) 내에 압축 응력이 생성될 수 있다.
그 다음, 기판이 상온에서 유산동 수용액에 침적되어, 그루브(5)를 완전히 채우는 도금막이 형성된다. 그 다음, 기판은 상온에서 10 내지 40 시간 동안 어닐링된다. 시드 금속막(4)은 잔류 압축 응력을 갖기 때문에, 이러한 단시간의 어닐링은 충분히 효과적일 수 있다.
그 다음, 배리어-금속막(3)과 필링 금속을 CMP에 의해 폴리싱하여 기판 표면을 평탄화함으로써, 다마스크 배선이 형성된다.
본 실시예에서, 스퍼터링에 의해 시드 금속막(4)을 형성하는 동안 기판을 오목면으로 변형시키기 위한 수단으로서 가압대가 개시되었지만, 예를 들어 복수의 바로 기판 배면을 누르는 것과 같은 다른 적절한 수단도 사용될 수 있다.
〈제6 실시예〉
제5 실시예에서, 시드 금속막(4)은 처리될 기판을 변형시킨 상태에서 스퍼터링함으로써 형성되어, 시드 금속막(4) 내에 잔류 압축 응력이 생성되었다. 대안적으로, 타겟과 기판 간의 거리가 증가되는 콜리메이트 스퍼터링을 이용하여 잔류 압축 응력이 생성될 수도 있다.
콜리메이트 스퍼터링이 어떤 이유로 압축 응력을 생성하는지는 완전히 명확하지 않지만, 기판 표면에 도달하는 스퍼터링 입자가 기판에 수직인 방향으로 소정 레벨을 초과하는 운동 에너지를 가져서, 상대적으로 높은 막 밀도의 스퍼터링 막이 형성될 것을 예측할 수 있다.
콜리메이트 스퍼터링은, 타겟과 기판 간의 거리 100 내지 300㎚, 콜리메이터의 종횡비(홀의 깊이 대 직경의 비) 1 내지 2, 스퍼터링 파워 1 내지 20㎾, 및 스퍼터링 압력 1 내지 10 mTorr의 조건에서 수행될 수 있다.
〈예〉
〈예 1〉
본 예는 2 단계로 구성되는 도금 공정을 포함하며, 제2 단계는 고온에서 수행된다. 도 4를 참조하여 설명될 것이다.
절연막(2)이 실리콘 기판(1) 상에 증착된 후, 소정의 영역 내에 폭이 약 0.3㎛이고 깊이가 0.5㎛인 그루브(5)가 형성되었다. 그 다음, 스퍼터링에 의해, TiN으로 이루어진 배리어-금속막(3)이 20㎚ 두께로 표면 전체에 형성되었다. 그 다음, 그 표면 상에 구리 도금 성장을 위한 구리로 이루어진 시드 금속막(4)이 스퍼터링에 의해 증착되었다 (도 4a). 스퍼터링 조건은, 기판 온도 0℃, 스퍼터링 파워 2㎾, 압력 2 mTorr, 타겟과 기판 간의 거리 60㎜였다.
그 다음, 기판이 25℃에서 유산동 수용액에 침적되어 제1 도금막(6)이 형성되었다. 제1 도금막의 두께는 평탄부에서 90㎚였다 (도 4b).
이러한 방식으로 도금된 기판은 25℃에서 5시간 동안 제1 어닐링되었다.
그 다음 기판이 70℃에서 상기 유산동 수용액과 동일한 조성의 용액에 다시 침적되어 5㎛ 두께의 제2 도금막(7)이 형성되며, 이것에 의해 그루브(5)는 구리로 완전히 채워졌다 (도 4c).
그 다음, 기판은 상온에서 25시간 동안 제2 어닐링되었다.
그 다음, 배리어-금속막(3)과 필링 금속을 CMP에 의해 폴리싱하여 기판 표면을 평탄화함으로써, 다마스크 배선(8)이 형성되었다.
주사 전자 현미경을 이용하여 배선의 단면을 관찰한 결과, 배선이 보이드없이 적절하게 매립되었음을 알았다.
〈예 2〉
도 9에 도시된 스퍼터링 장치를 이용하여 시드 금속막(4)이 형성되었다는 점을 제외하고는, 예 1에 설명된 바와 같이 배선 구조가 제조되었다.
도 9에 도시된 기판 홀더 내에 기판을 배치할 때, 기판의 곡률은 약 1㎜로, 즉 기판의 중심이 주변부에 비해 1㎜ 더 돌출되도록 설정되었다.
스퍼터링은, 타겟과 기판 간의 거리 120㎜, 스퍼터링 파워 10㎾, 스퍼터링 압력 50 mTorr, 기판 온도 0℃의 조건에서 수행되었다.
상기 조건에서 형성된 다른 스퍼터링막의 막 응력이 x-레이 회절에 의해 측정되었다. 막 응력은 수축 방향으로 약 1×109dyne/㎠ 였다.
스퍼터링에 의해 시드 금속막(4)을 형성한 후, 제1 및 제2 도금막(6 및 7)이 예 1에서와 같이 형성되었다. 그 다음, 배리어-금속막(3)과 필링 금속을 CMP에 의해 폴리싱하여 기판 표면을 평탄하게 함으로써, 다마스크 배선이 형성된다.
주사 전자 현미경으로 배선 구조의 단면을 관찰한 결과, 배선이 보이드없이 적절하게 매립되었음을 확인하였다.
〈예 3〉
시드 금속막(4)이 콜리메이트 스퍼터링에 의해 형성된다는 점을 제외하고는, 예 1에 개시된 것과 동일하게 배선 구조가 제조되었다.
콜리메이트 스퍼터링은, 타겟과 기판 간의 거리 200 ㎚, 콜리메이터의 종횡비(홀의 깊이 대 직경의 비) 1, 스퍼터링 파워 10㎾, 스퍼터링 압력 50 mTorr, 기판 온도 0℃의 조건에서 수행되었다.
상기 조건 하에서 형성된 다른 스퍼터링막의 막 응력이 x-레이 회절에 의해 측정되었다. 막 응력은 수축 방향으로 약 1×109dyne/㎠ 였다.
스퍼터링에 의해 시드 금속막(4)을 형성한 후, 제1 및 제2 도금막(6 및 7)이 예 1에서와 같이 형성되었다. 그 다음, 배리어-금속막(3)과 필링 금속을 CMP에 의해 폴리싱하여 기판 표면을 평탄하게 함으로써, 다마스크 배선이 형성되었다.
주사 전자 현미경으로 배선 구조의 단면을 관찰한 결과, 배선이 보이드없이 적절하게 매립되었음을 확인하였다.
본 출원은 일본 특허 출원 10-245683호에 기초하는 것으로, 그 내용은 여기에 참조로서 포함되어 있다.
본 발명에 따르면, 다마스크 배선 또는 층간 접속홀의 형성 중 그루브 또는 홀 내부에 보이드가 생성되는 것을 방지할 수 있으며, 시드-금속막 내에 소형 그레인이 잔류하는 것을 방지하여 장치의 신뢰도를 향상시킬 수 있다.

Claims (20)

  1. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 절연막을 형성한 후, 상기 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계;
    상기 그루브 또는 홀을 채우는 배리어-금속막(barrier-metal film)을 형성하는 단계;
    상기 그루브 또는 홀 내부에 형성된 상기 배리어-금속막 상에 시드 금속막(seed metal film)을 형성하는 단계;
    금속 재료를 사용하여 상기 시드-금속막 상에 제1 도금막을 형성하는 단계;
    소정의 기간 동안 제1 어닐링을 수행하는 단계;
    상기 제1 도금막 상에 상기 금속 재료로 이루어진 제2 도금막을 형성하는 단계; 및
    소정의 기간 동안 제2 어닐링을 수행하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 도금막의 두께는 상기 그루브 또는 홀의 폭의 0.1 내지 0.5 배인 반도체 장치의 제조 방법.
  3. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 절연막을 형성한 후, 상기 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계;
    상기 그루브 또는 홀을 채우는 배리어-금속막을 형성하는 단계;
    상기 그루브 또는 홀 내부에 형성된 상기 배리어-금속막 상에 시드 금속막을 형성하는 단계; 및
    금속 재료를 이용하여 상기 시드-금속막 상에 도금막을 형성한 후, 소정의 기간 동안 어닐링을 수행하는 단계
    를 포함하며,
    상기 금속 도금막은 65 내지 100℃의 도금 온도에서 형성되는 반도체 장치의 제조 방법.
  4. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 절연막을 형성한 후, 상기 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계;
    상기 그루브 또는 홀을 채우는 배리어-금속막을 형성하는 단계;
    상기 그루브 또는 홀 내부에 형성된 상기 배리어-금속막 상에 시드 금속막을 형성하는 단계;
    도금 처리될 표면의 중앙부가 돌출하는 방식으로 상기 반도체 기판을 오목면으로 변형시킨 상태에서, 금속 재료를 사용하여 상기 시드 금속막 상에 도금막을 형성하는 단계; 및
    소정의 기간 동안 어닐링을 수행하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  5. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 절연막을 형성한 후, 상기 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계;
    상기 그루브 또는 홀을 채우는 배리어-금속막을 형성하는 단계;
    상기 그루브 또는 홀 내부에 형성된 상기 배리어-금속막 상에 시드 금속막을 형성하는 단계 -상기 시드 금속막은 상기 시드 금속막 내에 잔류 압축 응력이 생성되도록 형성됨- ; 및
    금속 재료를 사용하여 상기 시드 금속막 상에 도금막을 형성한 후, 소정의 기간 동안 어닐링을 수행하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 시드 금속막은, 도금 처리될 표면의 중앙부가 돌출하는 방식으로 상기 반도체 기판을 오목면으로 변형시킨 상태에서 형성되는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 시드 금속막은 콜리메이트 스퍼터링(collimate sputtering)에 의해 형성되는 반도체 장치의 제조 방법.
  8. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 절연막을 형성한 후, 상기 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계;
    상기 그루브 또는 홀을 채우는 배리어-금속막을 형성하는 단계;
    상기 그루브 또는 홀 내부에 형성된 상기 배리어-금속막 상에 시드 금속막을 형성하는 단계; 및
    금속 재료를 사용하여 상기 시드-금속막 상에 도금막을 형성하는 단계를 포함하며,
    상기 시드 금속막은 (111) 배향인 반도체 장치의 제조 방법.
  9. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 절연막을 형성한 후, 상기 절연막의 소정의 영역 내에 그루브 또는 홀을 형성하는 단계;
    상기 그루브 또는 홀을 채우는 Ti 막과 TiN 막을 순차적으로 형성하는 단계;
    상기 그루브 또는 홀 내부에 형성된 상기 TiN 막 상에 시드 금속막을 형성하는 단계; 및
    금속 재료를 사용하여 상기 시드-금속막 상에 도금막을 형성하는 단계
    를 포함하며,
    상기 시드 금속막은 (111) 배향인 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 시드 금속막의 재료 및 상기 금속 재료는 Cu, Ag 또는 그들의 합금인 반도체 장치의 제조 방법.
  11. 제3항에 있어서, 상기 시드 금속막의 재료 및 상기 금속 재료는 Cu, Ag 또는 그들의 합금인 반도체 장치의 제조 방법.
  12. 제4항에 있어서, 상기 시드 금속막의 재료 및 상기 금속 재료는 Cu, Ag 또는 그들의 합금인 반도체 장치의 제조 방법.
  13. 제5항에 있어서, 상기 시드 금속막의 재료 및 상기 금속 재료는 Cu, Ag 또는 그들의 합금인 반도체 장치의 제조 방법.
  14. 제8항에 있어서, 상기 시드 금속막의 재료 및 상기 금속 재료는 Cu, Ag 또는 그들의 합금인 반도체 장치의 제조 방법.
  15. 제9항에 있어서, 상기 시드 금속막의 재료 및 상기 금속 재료는 Cu, Ag 또는 그들의 합금인 반도체 장치의 제조 방법.
  16. 도금 장치에 있어서,
    도금액을 공급하기 위한 도금액 공급 탱크;
    내부에 배치된 기판을 도금하기 위한 복수의 도금 처리조(plating bath); 및
    상기 도금액 공급 탱크와 상기 도금 처리조를 상호 연결하여 상기 도금액을 순환시키기 위한 액체 순환 배관
    을 포함하며,
    상기 각각의 도금 처리조는 독립적으로 온도 조정 수단을 구비하는 도금 장치.
  17. 도금 장치에 있어서,
    도금액을 공급하기 위한 도금액 공급 탱크;
    내부에 배치된 기판을 도금하기 위한 복수의 도금 처리조(plating bath); 및
    상기 도금액 공급 탱크와 상기 도금 처리조를 상호 연결하여 상기 도금액을 순환시키기 위한 액체 순환 배관
    을 포함하며,
    상기 도금 처리조는 전극, 및 처리될 기판을 상기 전극에 대향하여 배치시키기 위한 기판 홀더를 구비하고,
    상기 기판 홀더는 상기 기판을 변형시키기 위한 수단을 구비하는 도금 장치.
  18. 제17항에 있어서,
    상기 처리될 기판을 변형시키기 위한 수단은 상기 기판의 배면에 압력을 가하기 위한 가압 수단이며,
    상기 가압 수단은 상기 기판의 중앙부와 상기 기판의 측부에 상이한 압력을 가하는 도금 장치.
  19. 스퍼터링 장치에 있어서,
    배기 시스템을 구비한 챔버;
    상기 챔버 내의 소정의 위치에 배치된 타겟;
    스퍼터 방전을 발생시켜 상기 타겟을 스퍼터링하기 위한 전극; 및
    처리될 기판을 상기 타겟에 대향하여 평행하게 유지하기 위한 기판 홀더
    를 포함하며,
    상기 기판 홀더는 상기 기판을 변형시키기 위한 수단을 구비하는 스퍼터링 장치.
  20. 제19항에 있어서,
    상기 처리될 기판을 변형시키기 위한 수단은 상기 기판의 배면에 압력을 가하기 위한 가압 수단이며,
    상기 가압 수단은 상기 기판의 중앙부와 상기 기판의 측부에 상이한 압력을 가하는 스퍼터링 장치.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6610596B1 (en) 1999-09-15 2003-08-26 Samsung Electronics Co., Ltd. Method of forming metal interconnection using plating and semiconductor device manufactured by the method
KR100396878B1 (ko) * 1999-09-15 2003-09-02 삼성전자주식회사 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된반도체 소자
KR100400031B1 (ko) * 2001-01-17 2003-09-29 삼성전자주식회사 반도체 소자의 콘택 플러그 및 그 형성 방법
KR100701675B1 (ko) * 2001-12-28 2007-03-29 매그나칩 반도체 유한회사 반도체 소자의 구리배선 형성방법
KR100744599B1 (ko) * 2001-12-15 2007-08-01 매그나칩 반도체 유한회사 구리 배선 형성 방법
KR100747132B1 (ko) * 2000-10-02 2007-08-09 어드밴스드 마이크로 디바이시즈, 인코포레이티드 반도체 제조를 위한 원격의 제 2 애노드를 갖는 도금 시스템
CN112292473A (zh) * 2018-06-01 2021-01-29 株式会社岛津制作所 导电膜形成方法、以及配线基板的制造方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1031647A3 (en) * 1999-02-19 2002-03-06 Solid State Equipment Corporation Apparatus and method for plating a wafer
JP4937437B2 (ja) * 1999-06-22 2012-05-23 アイメック めっき浴から堆積される金属層の特性改善方法
US6627542B1 (en) * 1999-07-12 2003-09-30 Applied Materials, Inc. Continuous, non-agglomerated adhesion of a seed layer to a barrier layer
JP3498306B2 (ja) * 1999-09-16 2004-02-16 石原薬品株式会社 ボイドフリー銅メッキ方法
US6924226B2 (en) * 1999-10-02 2005-08-02 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US6610151B1 (en) * 1999-10-02 2003-08-26 Uri Cohen Seed layers for interconnects and methods and apparatus for their fabrication
US7105434B2 (en) * 1999-10-02 2006-09-12 Uri Cohen Advanced seed layery for metallic interconnects
US10047430B2 (en) 1999-10-08 2018-08-14 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US8696875B2 (en) * 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US6398929B1 (en) * 1999-10-08 2002-06-04 Applied Materials, Inc. Plasma reactor and shields generating self-ionized plasma for sputtering
WO2001084617A1 (en) * 2000-04-27 2001-11-08 Nu Tool Inc. Conductive structure for use in multi-level metallization and process
US6368967B1 (en) * 2000-05-04 2002-04-09 Advanced Micro Devices, Inc. Method to control mechanical stress of copper interconnect line using post-plating copper anneal
KR100407680B1 (ko) * 2000-06-20 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
US6403474B1 (en) * 2000-12-20 2002-06-11 Advanced Micro Devices, Inc. Controlled anneal conductors for integrated circuit interconnects
JP4300259B2 (ja) * 2001-01-22 2009-07-22 キヤノンアネルバ株式会社 銅配線膜形成方法
US6391777B1 (en) * 2001-05-02 2002-05-21 Taiwan Semiconductor Manufacturing Company Two-stage Cu anneal to improve Cu damascene process
US20020192944A1 (en) * 2001-06-13 2002-12-19 Sonderman Thomas J. Method and apparatus for controlling a thickness of a copper film
US6506668B1 (en) * 2001-06-22 2003-01-14 Advanced Micro Devices, Inc. Utilization of annealing enhanced or repaired seed layer to improve copper interconnect reliability
JP2003142427A (ja) 2001-11-06 2003-05-16 Ebara Corp めっき液、半導体装置及びその製造方法
US7109111B2 (en) * 2002-02-11 2006-09-19 Applied Materials, Inc. Method of annealing metal layers
KR100870697B1 (ko) * 2002-03-07 2008-11-27 엘지디스플레이 주식회사 저저항 구리배선 형성방법
US7504006B2 (en) * 2002-08-01 2009-03-17 Applied Materials, Inc. Self-ionized and capacitively-coupled plasma for sputtering and resputtering
US7001841B2 (en) * 2002-08-26 2006-02-21 Matsushita Electric Industrial Co., Ltd. Production method of semiconductor device
US6709970B1 (en) * 2002-09-03 2004-03-23 Samsung Electronics Co., Ltd. Method for creating a damascene interconnect using a two-step electroplating process
US7030016B2 (en) * 2004-03-30 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post ECP multi-step anneal/H2 treatment to reduce film impurity
US7189650B2 (en) 2004-11-12 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for copper film quality enhancement with two-step deposition
KR101127016B1 (ko) * 2004-12-21 2012-03-26 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 형성 방법
US20070049020A1 (en) * 2005-08-29 2007-03-01 Applied Materials, Inc. Method and apparatus for reducing tensile stress in a deposited layer
US20070256937A1 (en) * 2006-05-04 2007-11-08 International Business Machines Corporation Apparatus and method for electrochemical processing of thin films on resistive substrates
JP4191215B2 (ja) * 2006-08-08 2008-12-03 Ｔｄｋ株式会社 めっき膜の形成方法、磁気デバイスの製造方法および垂直磁気記録ヘッドの製造方法
JP4961185B2 (ja) * 2006-09-28 2012-06-27 株式会社日立製作所 半導体装置の製造方法
US7696093B2 (en) * 2008-08-12 2010-04-13 Advanced Micro Devices, Inc. Methods for forming copper interconnects for semiconductor devices
US8349724B2 (en) * 2008-12-31 2013-01-08 Applied Materials, Inc. Method for improving electromigration lifetime of copper interconnection by extended post anneal
KR101616555B1 (ko) 2009-07-13 2016-04-29 삼성전자주식회사 반도체 장치의 금속 배선 형성 방법
JP6378884B2 (ja) * 2014-01-24 2018-08-22 株式会社アルバック 成膜方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57204547A (en) * 1981-06-12 1982-12-15 Hitachi Ltd Exposing method
JP2888001B2 (ja) * 1992-01-09 1999-05-10 日本電気株式会社 金属メッキ装置
KR100320364B1 (ko) * 1993-03-23 2002-04-22 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 금속배선및그의형성방법
US5431799A (en) * 1993-10-29 1995-07-11 Applied Materials, Inc. Collimation hardware with RF bias rings to enhance sputter and/or substrate cavity ion generation efficiency
JPH07283219A (ja) * 1994-04-13 1995-10-27 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法および半導体装 置の製造装置
KR960005765A (ko) * 1994-07-14 1996-02-23 모리시다 요이치 반도체 장치의 배선형성에 이용하는 무전해 도금욕 및 반도체 장치의 배선성형방법
JP3332668B2 (ja) * 1994-07-14 2002-10-07 松下電器産業株式会社 半導体装置の配線形成に用いる無電解めっき浴及び半導体装置の配線形成方法
WO1996008838A1 (en) * 1994-09-15 1996-03-21 Materials Research Corporation Apparatus and method for clampling a substrate
KR100187666B1 (ko) * 1995-02-24 1999-06-01 김주용 반도체 소자의 텅스텐 플러그 형성방법
US5679151A (en) * 1995-03-16 1997-10-21 Kabushiki Kaisha Kobe Seiko Sho Method for growing single crystal
US6042712A (en) * 1995-05-26 2000-03-28 Formfactor, Inc. Apparatus for controlling plating over a face of a substrate
DE69637333T2 (de) 1995-06-27 2008-10-02 International Business Machines Corp. Kupferlegierungen für Chipverbindungen und Herstellungsverfahren
JP3258899B2 (ja) * 1996-03-19 2002-02-18 シャープ株式会社 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法
JP2842528B2 (ja) * 1996-08-15 1999-01-06 日本電気株式会社 半導体装置の製造方法
JPH10158832A (ja) 1996-12-06 1998-06-16 Anelva Corp コリメートスパッタ装置
US5994217A (en) * 1996-12-16 1999-11-30 Chartered Semiconductor Manufacturing Ltd. Post metallization stress relief annealing heat treatment for ARC TiN over aluminum layers
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US5989623A (en) * 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
US6001415A (en) * 1997-12-03 1999-12-14 Advanced Micro Devices, Inc. Via with barrier layer for impeding diffusion of conductive material from via into insulator
JP3040745B2 (ja) * 1998-01-12 2000-05-15 松下電子工業株式会社 半導体装置及びその製造方法
JP3836252B2 (ja) 1998-04-30 2006-10-25 株式会社荏原製作所 基板のめっき方法
US5998873A (en) * 1998-12-16 1999-12-07 National Semiconductor Corporation Low contact resistance and low junction leakage metal interconnect contact structure
US6136163A (en) * 1999-03-05 2000-10-24 Applied Materials, Inc. Apparatus for electro-chemical deposition with thermal anneal chamber

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6610596B1 (en) 1999-09-15 2003-08-26 Samsung Electronics Co., Ltd. Method of forming metal interconnection using plating and semiconductor device manufactured by the method
KR100396878B1 (ko) * 1999-09-15 2003-09-02 삼성전자주식회사 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된반도체 소자
KR100747132B1 (ko) * 2000-10-02 2007-08-09 어드밴스드 마이크로 디바이시즈, 인코포레이티드 반도체 제조를 위한 원격의 제 2 애노드를 갖는 도금 시스템
KR100400031B1 (ko) * 2001-01-17 2003-09-29 삼성전자주식회사 반도체 소자의 콘택 플러그 및 그 형성 방법
KR100744599B1 (ko) * 2001-12-15 2007-08-01 매그나칩 반도체 유한회사 구리 배선 형성 방법
KR100701675B1 (ko) * 2001-12-28 2007-03-29 매그나칩 반도체 유한회사 반도체 소자의 구리배선 형성방법
CN112292473A (zh) * 2018-06-01 2021-01-29 株式会社岛津制作所 导电膜形成方法、以及配线基板的制造方法

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US6478935B1 (en) 2002-11-12
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JP3187011B2 (ja) 2001-07-11
US6221765B1 (en) 2001-04-24

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