KR100610533B1 - 배선막의 형성 방법 - Google Patents

배선막의 형성 방법 Download PDF

Info

Publication number
KR100610533B1
KR100610533B1 KR1019990047966A KR19990047966A KR100610533B1 KR 100610533 B1 KR100610533 B1 KR 100610533B1 KR 1019990047966 A KR1019990047966 A KR 1019990047966A KR 19990047966 A KR19990047966 A KR 19990047966A KR 100610533 B1 KR100610533 B1 KR 100610533B1
Authority
KR
South Korea
Prior art keywords
film
metal material
copper
hole
insulating film
Prior art date
Application number
KR1019990047966A
Other languages
English (en)
Other versions
KR20000035140A (ko
Inventor
후지카와다카오
가도구치마코토
스즈키고헤이
미즈사와야스시
곤도도모야스
다구치요지
Original Assignee
가부시키가이샤 고베 세이코쇼
가부시키가이샤 아루박
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 고베 세이코쇼, 가부시키가이샤 아루박 filed Critical 가부시키가이샤 고베 세이코쇼
Publication of KR20000035140A publication Critical patent/KR20000035140A/ko
Application granted granted Critical
Publication of KR100610533B1 publication Critical patent/KR100610533B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864Thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882Reflowing or applying of pressure to better fill the contact hole

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 기판의 절연막의 표면을 기공이 없는 구리 배선막으로 피복하는 막형성 방법을 제공한다.
반도체 기판의 절연막 (2)의 표면은 도금법, CVD법 그리고 PVD법중 어느하나에 의한 구리 또는 구리 합금 (3)으로 막이 형성된 후, 전체를 고압가스 분위기하에서 가열하여 기공이 없는 배선막 (4)로 피복한다.
반도체, 구리 배선막, 기공, 도금법, CVD법, PVD법

Description

배선막의 형성 방법{METHOD OF FORMING INTERCONNECT FILM}
도 1a, 도 1b 그리고 1c는 선원 기술의 모식도로서. 도 1a는 스퍼터링 막형성에 의한 조직을, 도 2b와 도 3c는 고온 고압 가스 분위기하에서 충전 처리에 의한 조직을 나타내고 있다.
도 2a, 도 2b 그리고 2c는 본 발명과 비교예에 따른 조직 모식도로서, 도 2a는 CVD법, 도금법 그리고 PVD법 중 어느 하나에 의한 막형성 조직을, 도 2b는 비교예에 따른 조직을(분위기 압력 열처리로 충전), 그리고 도 2c는 본 발명에 따른 조직을 나타내고 있다.
도 3a, 도 3b 그리고 도 3c는 본 발명과 비교예에 따른 조직 모식도로서, 도 3a는 CVD법, 도금법 그리고 PVD법 중 어느 하나에 의한 막형성 조직을, 도 3b는 비교예에 따른 조직을, 도 3c는 본 발명에 따른 조직을 나타내고 있다.
발명이 속하는 기술 분야
본 발명은 ULSI로 대표되는 반도체의 제조공정에 있는 배선막의 형성에 관련되고, 특히 접속부의 홀(hole)이나 배선 그루브(interconnect groove)를 배선막 재 료로 채우는 방법과 도금법, CVD법 그리고 PVD법 중 어느 하나에 의해 구리 또는 구리 합금 배선 재료 막을 형성하고 나아가 고압력, 고온도 가스 분위기하에서 처리하여 양호한 밀착성을 제공하는 방법과 관련된다.
종래의 기술
일본 특허 제 2660040(등록: 1997년 6월 6일)은 “스퍼터링, CVD법, 진공 증착법 등 진공 박막 형성법에 의해 오목부(recessed part)를 갖는 기판에 금속 박막을 형성하는 공정, 기판에 형성된 금속 박막 전체를 가열하여 유동화하는 공정, 그리고 유동화한 금속 박막의 금속을 기체로 가압하여 오목부내에 공동이 발생하지 않는 방법으로 금속 박막의 금속으로 오목부를 채우는 공정으로 이루어지는 진공 막형성 방법”을 개시하고 있다(종래의 기술 1).
일본 특허 출원 공개 공보 제 7-193063은 “물품의 처리 방법으로서, 그 물품은 표면을 가지며, 그 표면내에 최소한 한 오목부를 갖는 표면을 처리하는 방법으로, 층이 오목부의 위로 연장되도록 그 표면의 일부에 최소한 한 층을 형성하는 것과 그 물품과 그 층을, 그 층의 일부를 변형시켜 그 오목부를 채우기위해 충분한 고온 고압에 노출시키는 것을 포함하는 물품의 처리 방법”을 개시하고 있다(종래의 기술 2).
본 공지자료에는, 그 물품이 반도체웨이퍼로, 그 오목부가 반도체웨이퍼에 형성된 홀, 그루브 또는 비어 등으로, 그 층이 알루미늄등의 금속으로 이루어지는 것이 기재되어 있다. 또한, 그 층이 알루미늄의 경우에는 온도로서 350∼650℃, 압력 3,000psi 이상인 압력에는 가스도 사용할 수 있는 것, 홀 또는 그루브의 위에 형성되는 층의 두께는 적어도 홀의 폭과 같은 두께가 필요한 것이, 개시되어 있다. 또한, 반도체웨이퍼자체는 복수개의 특성이 다른 층을 포함하고 있는 경우라도, 이것을 형성하기위해서 복수의 단계를 포함하는 제조 프로세스의 결과로서 제조가 가능한 것이 기재되어 있다.
주로 반도체 배선막의 전도성을 개선하기 위해 전기의 홀 또는 그루브에 형성된 공동을 채우는 방법으로서, 공지기술에서는 고온하에 고압에 의한 압궤(壓 潰) 또는 유입이 효과적인 것으로 나와있다. 그러나, 이들 공지 자료에서 보여지는 Al 배선막은 대 EM성(EM resistance)과 금후의 ULSI의 미세화에 따르는 배선 재료로서 요구되는 전기저항의 감소에 관하여 한계에 도달하였다. 비록 최근에 이러한 점에서 Al을 능가하는 것으로 여겨지는 Cu에 기대가 모아지긴 하지만, 설사 전기의 종래기술 1과 2을 같은 방식으로 그것에 적용한다해도 막 형성의 조건과 증착 후의 막 조성이 Al과 크게 다르기 때문에 동일한 결과를 얻을 수 없다.
이들 종래의 기술의 주로 구리 배선 막에 적용에 관한 실험적 검토의 결과로서, 본 발명자들은 공업 생산에 적용에 있어서 그 이상의 몇 가지 문제점이 있다는 것을 알아내었다.
그 첫 번째 문제점은 가압 충전 처리에 의해 홀 또는 그루브부에 기공(pore)이 없는 조직을 형성하기 위해서는, 막형성시에 막 형성 재료가 홀 또는 그루브를 완전히 덮은 상태로 해두지 않으면 안되는 것이다. 스퍼터링이 Al 또는 Al-Cu 합금 배선막의 형성에 통상 사용된다해도, 후 공정인 에칭 공정에 의한 선 형성의 어려움 때문에 구리 배선막에 거의 사용되지 않는다. 구리 배선막을 위한 습식 도금법 법(전해도금법법 또는 무전해도금법)이 관심을 끌고 있다. 그 습식 도금법은 새로운 도금법 설비와 다른 공장의 건설의 필요성의 문제를 가지고 있다 , 대부분의 USLI 메이커들이 이미 이를 위한 설비를 보유하고 있기 때문에 스퍼터링이 설비 비용을 감소시키기에 적당한 반면, 그 습식 도금법은 새로운 도금법 설비와 다른 공장 건설의 필요성의 문제를 가지고 있다,
본 발명자들은 이런 스퍼터링법에 의한 구리 배선 막을 형성하고 그것의 하부에 형성된 기공을 고압 가스 분위기하에서 처리하여 소멸시키므로써 건전한 배선 구조를 제공하는 한 방법을 제안하였으나(일본 특허 출원 번호 10-63439, 10-91651 그리고 10-113649), 이 방법은 다음의 과제를 갖는 것이 실상이다.
즉. 형성된 막의 조직이나 특성이 주로 어떻게 스퍼터링에 있어 막 증착 조건을 설정하느냐에 따라 크게 변하기 때문에, 막 증착 조건의 설정은 극히 중요하고, 또한 막 증착의 온도는 형성된 막의 특성에 커다란 영향을 미친다. 효과적으로 홀 또는 그루브를 차단하는 스퍼터링 조건은 기판이 300℃ 이상 가열되는 것이다. 그러나, 이런 경우에 홀 또는 그루브의 개구부가 채워진다해도 지름이 약 수 미크론 정도에 달하는 결정 입자의 성장 현상이 발생한다.
이렇게 형성된 구리 배선막(순도 99.99% 이상)에서는 그 홀의 지름은 0.25㎛ 이하만큼 작을때, 단결정이 홀 부 위에 놓여지는 상태가 된다. 소성 변형 현상에 의한 압력 충전이 이 상태에서 구리 또는 구리 합금 재료의 기공을 소멸시키는데 필요하며, 이는 100MPa 이상의 압력 심지어 450℃이상의 온도의 필요성의 문제를 야기한다. 그것의 원인중의 하나는 구리 막의 결정 구조가 큰 구리 결정 입자로 이 루어지고 기판면에 대하여 (111) 배향성을 강하게 갖고 있다는 것이다.
그러한 고온에서의 가압 처리는, 금후 반도체 디바이스의 처리속도의 고속화를 위한 저전기저항과 일정한 저유전율을 갖는 절연막의 조합의 관하여 중요한 과제이다. 즉, 저유전율의 절연막 재료로서, 내열수지계 재료가 유력한 후보로 여겨져왔고 그것의 개발이 진행되어 왔다. 그러나, 내열온도는 약 400℃정도이고 가압 처리에서 온도는 400℃이하이고 바람직하게는 380℃ 이하이다.
본 발명은 따라서 도금법, CVD법 그리고 PVD법 중 어느 하나의 사용으로 인해 형성된 구리 또는 구리 합금 배선막의 기공이 가능한 가장 낮은 압력으로 소멸될 수 있는 배선막을 형성하는 방법을 제공하는 목적을 가진다.
본 발명은 그위에 형성된 홀 또는 그루브를 갖는 절연막을 갖는 기판의 절연막의 표면을 구리 또는 구리 합금 금속 물질로 피복하는 것에 의해, 금속 재료로 홀 또는 그루브 내부를 충전하는 배선막을 형성하는 방법을 제공하고, 다음 기술적 수단이 강구되었다.
즉, 청구항 1에 관한 본 발명의 배선막의 형성 방법은 도금법 또는 CVD법에 의해 결정 입자로 이루어지는 구리 또는 구리 합금의 금속 재료를 홀내부 또는 그루브내부 및 절연막상의 배리어 층 또는 배리어 층위에 석출(precipitation) 시키고, 그 후 전체를 고압 가스 분위기 하에서 가열하여 상기 금속 재료에 있어서의 결정 입자의 결정 입자 성장을 기공의 발생을 억제하면서 진행시키는 것에 의해, 상기 기판의 전체면 및 홀 또는 그루브내부를 실질적으로 기공을 포함하지 않는 금 속 재료 막으로 피막하는 것을 특징으로 하는 것이다.
청구항 2에 관한 본 발명의 배선막 형성 방법은 PVD법에 의하여 결정 입자로 이루어지는 구리 또는 구리 합금의 금속 재료를 홀내부 또는 그루브내부 및 절연막상의 배리어 층 또는 배리어 층위에 석출시키고, 그 후 기판을 포함한 전체를 고압 가스 분위기하에서 가열하여 기공의 발생을 억제하면서 상기 금속재료에 있어서의 결정 입자의 결정 입자 성장을 진행시키는 것에 의해, 상기 기판의 전체면 및 홀 또는 그루브내부를 실질적으로 기공을 포함하지 않는 금속 재료 막으로 피막하는 것을 특징으로 하는 것이다.
청구항 3에 관한 본 발명의 배선막 형성 방법은 CVD법 또는 PVD법에 의하여 절연막상에 배리어 층을 형성하고, 전기의 기판을 고온 고압 가스 분위기에 노출시켜 그 배리어 층을 절연막에 밀착시키고, 결정 입자로 이루어지는 구리 또는 구리 합금의 금속 재료를 홀 또는 그루브내부 및 절연막상의 배리어 층 또는 배리어 층위에 형성된 시드 층의 표면상에 석출시키고, 그 후 전체를 고압 가스 분위기하에서 가열하여 기공의 발생을 억제하면서 상기 금속재료에 있어서의 결정 입자의 결정 입자 성장을 진행시키는 것에 의해, 기판 전면과 홀 또는 그루브내부를 실질적으로 기공을 포함하지 않는 금속 재료 막으로 피막하는 것을 특징으로 하는 것이다.
청구항 4항에 관한 본 발명의 배선막 형성 방법은 CVD법 또는 PVD법에 의하여 절연막상에 배리어 층을 형성하고, 전기의 기판을 고온 고압 가스 분위기에 노출시켜 그 배리어 층을 절연막에 밀착시키고, 도금법, CVD법 그리고 PVD법 중 어느 하나에 의해 결정 입자로 이루어지는 구리 또는 구리 합금의 금속 재료를 홀 또는 그루브내부 및 절연막상의 배리어 층 또는 배리어 층위에 형성된 시드 층의 표면상에 석출시키고, 그 후 금속 재료 막에 수소를 첨가한 후에 전체를 고압 가스 분위기하에서 가열하여 기공의 발생을 억제하면서 상기 금속재료에 있어서의 결정 입자의 결정 입자 성장을 진행시키는 것에 의해, 기판 전면과 홀 또는 그루브내부를 실질적으로 기공을 포함하지 않는 금속 재료 막으로 피막하는 것을 특징으로 하는 것이다.
여기서 언급된 “기판”은 Si기판(반도체 기판)을 의미하고, “도금법”은 습식도금법을 의미하고, “시드 층”는 구리 시드 층를 의미한다.
본 발명에서는, CVD법 또는 스퍼터링에 의하여 배리어 층상에 시드 층를 형성시킨 후에 시드 층 표면에 금속 재료의 결정 입자를 전기 도금법에 의해서 석출하는 것이 유리하다.
즉, SiO2 절연막층은 Si 기판상에 형성되기 때문에, 그대로는 전기도금법을 적용할 수 없다. 그러므로 베드 막(bed film)은 필요하고, 당연히 같은 재료가 사용된다. 이러한 시드 층의 형성을 위해, 무전해 도금법도 있으나, 오염 방지와 막 두께 제어 관점에서 CVD법와 스퍼터링법이 추천된다.
본 발명의 구조에서, 금속 재료는 0.1㎛ 이하의 평균 결정 입자 크기의 미세 결정 입자로 이루어지는 것이 바람직하다.
결정 입자 크기를 0.1㎛ 이하로 설정함으로써, 초소성(superplastic)현상의 발현이 두드러지고, 보다 낮은 압력과 보다 낮은 온도에서 무기공(non-poring)을 달성할 수 있다.
본 발명의 구조와 효과가 도면을 참조하여 선원(일본 특허 출원 제10-63439호)에 관련된 막형성 수단과 비교예를 비교하여 기술될 것이다.
본 발명자들은 고온, 고압 가스 분위기에서 스퍼터링에 의해 형성된 구리 배선막의 고온고압 가스 분위기에서 충전 처리에 관한 실험을 행하였고(일본 특허 출원 제 10-63439), 다음의 지식을 얻었다.
그러한 방법으로 형성된 순수한 구리 막의 상태는 도 1a에서 도시한 조직을 나타낸다. 도 1a에 있어서, (1)은 Si웨이퍼로 나타낸 반도체 기판, (2)는 홀 또는 그루브 (2A)가 형성된 산화 절연막 (SiO2 절연막)이고, (3)은 Cu 결정 입자로 이루어진 배선막으로, 스퍼터링법에 의해 형성된 것이며, 도 1a로부터 명백한 것처럼 상당히 큰 결정 입자로 이루어진다. 그러한 조직을 가진 막이 상술한 온도상의 제약으로부터 450℃, 100MPa 이상의 고온고압 가스 분위기하의 충전 처리를 받을 때, 도 1b 및 도 1c와 같은 형태로 홀 (2A)에 대한 충전 처리가 이루어진 배선막 (4)이 형성되었다. 그 압력을 200Mpa로 올렸을 때, 도 1c에서 보여지는 것과 같은 트윈스 (4A)를 포함하는 조직이 소성 유동에 의한 충전후 감압 과정에서의 응력 개방에 따라 많은 장소에서 관찰된다. 소위 입자 경계는 어떤 경우에서도 콘택트 홀내에 발생되지 않기 때문에, 구리 배선막 (4)은 극히 낮은 전기 저항성을 갖는다.
더 낮은 전기 저항성의 관점에서부터 이런 방식으로 단결정으로 홀(2A)의 내부를 채우는 것이 극히 선호되지만, 고온고압 가스 분위기하에서 가압 충전 처리는 450℃이하의 저온하에서 100MPa이상의 압력을, 그리고 홀(2A)의 지름이 0.13㎛ 만큼 작을 때 150MPa이상의 압력을 필요로 한다. 고압의 필요는 가압 충전 처리에 사용되는 장치가 매우 대규모라는 점에서 생산 프로세스에 적용상 중요한 문제를 일으킨다.
본 발명자들은 가압 충전 처리시 압력을 감소시키기 위한 수단과 동시에 개구된 그루브에 배선막 재료의 확산 리플로우에 의한 충전을 검토하였다. 그 결과, 가능한 한 미세한 결정 입자를 석출시킬수 있는 막형성 기술 또는 결정 입자의 미세화에 의한 소위 초소성 변형 현상을 이용하고, 가열시의 결정 입자 성장시에 발생하기 쉬운 기공의 발생을 고압 가스 압력에 의해 억제하면서 결정 입자를 크게하고, 결과적으로 큰 결정 입자로 이루어지는 조직의 막을 형성하는 것이 해결 수단 중의 하나임을 알게 되었다. 더욱더, 이를 위해 막형성후 구리 배선막의 조직이 도 1과 같은 큰 결정 입자가 아니라 가능한 가장 미세한 결정 입자로 이루어지는 것이 필요하고, PVD법에 의한 막형성에 있어 반도체 기판의 온도를 낮게 유지하고 스퍼터링함에 있어 투입전력을 감소시키는 것이 유리하다는 것을 알게 되었다. 우리의 지식을 기초로 하여, 막형성 수단으로 CVD법, 도금법 그리고 PVD법을 시험하였다.
도 2는 CVD법, 습식 도금법 그리고 PVD법에 의한 막형성에 의한 조직의 모식도로서, (2B)는 홀 또는 그루브 (2A) 내부 그리고 절연막 (2)상에 있는 배리어 층을 나타내고, 도 1에 공통하는 다른 것을 위해 공통 부호가 사용되었다.
도 2는 도 2a에서 보는 바와 같이 그렇게 미세한 결정 입자를 갖는 다결정 구리막 (3)을 대기압(또는 진공)하에서 가열시켜 얻은 구리 배선막 조직 (4)을 나타내는 비교예(도 2b)와 고압 가스 분위기하에 얻어진 구리 배선막(4)을 나타내는 본 발명(도 2c)을 모식적으로 나타낸다. 도 2a의 미세 구리 결정 입자들 사이에는 더 미세한 기공이 개재한다. 구리 결정 입자는 대기압 또는 진공하에서 가열되었을 때 성장하고, 전기의 기공의 약간은 이 시간에 집합하여 큰 기공(5)을 형성한다. 배리어 막 재료의 구리와의 친화성이 양호할 때, 집합에 의해 형성된 기공 (5)은 홀 또는 그루브의 중앙부 또는 홀의 입구 근방의 부분에 발생하기 쉽다. 반면에,배리어 막 재료의 구리와의 친화성이 나쁠때, 구리 결정 입자만으로 서로 모이기 때문에 그 기공은 홀 또는 그루브의 밑부분에 집합하여 큰 공간을 형성한다.
도 2에서는, 실제 홀 또는 그루브(2A)의 지름 또는 폭이 0.5㎛ 이하이고, 최근에는 0.2㎛ 이하의 오더로 되어 있다. 따라서, 상술한 결정 입자 성장의 효과를 발휘하는 결정 입자 크기는 도 1과 2의 설명으로부터 명백하게 0.1㎛이하의 영역내이다. 0.1㎛의 결정 입자 크기는 도금법에 의한 막형성에 있어서 도금후에 실온에서 방치하도록 하였을때, 이것보다 더 작은 결정 입자가 어닐링에 의해 성장했고 성장을 중단한 입자 크기이다. 이는 본 발명의 적용을 위한 다른 조건이다.
이 정도의 결정 입자로 이루어지는 막은 기판(1)의 온도를 대략 실온으로 유지하였을 때 PVD법에 의하여 또한 형성될 수 있다. 그러나, 기판 온도는 PVD법 시 발생되는 열에 의하여 상승하기 때문에, 이 영향에 의해 PVD법의 처리 시간이 길어질수록, 즉 나중에 부착하는 입자일 수록 치수가 커지는 경향이 있다.
이를 방지하기 위하여, 막형성시 기판을 냉각하는 것이 또한 추천된다. 이와는 현저히 다르게, CVD법에서는 기판 온도를 제어하는 것이 일반적이다. 도금법에 있어서는, 막형성시 온도는 실온 또는 수 10℃이하이고, 이는 극히 작은 결정 입자로 이루어지는 막형성을 제공하기에 적합하다.
도 2를 참조한 상기 설명에 있어서, 초소성 현상을 또한 이용한 가압 충전에 의해 홀을 구리 배선막으로 충전한 것이 특히 효과적이다. 이러한 경우에는, 배선막 재료에 의하여 홀 또는 그루브의 개구부를 완전히 막은 상태에 두는 것이 필요하다. 그러한 상태를 형성함으로써, 그 상부 구리 배선막 재료는 단순 압출 현상의 형태로 가소성 변형되고, 홀 또는 그루브내로 압출되어 공극부를 채운다.
저압 또는 저온에서 압출 변형은 그 구리 배선막 재료의 결정 입자가 더 미세할 때 초소성 현상의 발현에 의해 실행될 수 있기 때문에, 결정 입자는 미세한 것이 바람직하다. 도금법의 경우에는, 도금법이 대략 실온에서 행해지기 때문에 석출 속도를 증가시켜 결정 입자를 쉽게 미세화할 수 있고, 5-50nm의 평균 결정 입자 크기를 갖는 막을 또한 형성할 수 있다. 하지만, 석출 속도가 너무 빠를 때 전해액의 얽힘(entwining) 현상이 유발되기 때문에 극히 고속도에서 석출하는 것은 타당하지 않다. 통상의 도금법에서는 이렇게-얽혀진 전해액은 막형성후에 진공 또는 대기압하에서 가열처리시(350℃∼400℃)에 발포한 것과 같은 형태로 팽창되고, 배선막 내부에 구형 발포를 발생시켜, 비교예를 보여주는 도 2b와 같이 기공의 원인이 된다. 본 발명에서는 고압하에서 열처리가 실행되기 때문에, 얽혀진 전해액의 일부는 기포를 발생함이 없이 발산될 수 있다(도 2c).
또한, CVD법에 따르면, 더욱 미세하고 입자 크기가 비교적 균일한 입자를 석출시킬 수 있다. CVD법에 있어서는, 소스로 사용된 Cu(hfac)2(구리 헥사플루오로아세틸 아세토나이트)의 열분해에 따라 발생한 탄화수소와 물의 가스 또는 캐리어 가스 Ar이 얽히나, 이로부터 기인한 기공의 발생은 본 발명에 따라서 억제될 수 있다.
배선막 원자의 확산 현상이 특히 결정 입자 성장에 큰 영향을 미친다는 것이 알려졌다. 본 발명자들은 고압하에서 기공없는 결정 입자 성장이, 배선막 재료가 도금법에 의해 형성될 때, 같은 압력으로 통상의 PVD법에 의한 형성에서보다 낮은 온도에서 진행된다는 것을 발견했다. 또한, 양자의 조직과 조성물에 대한 검사의 결과로서, 도금법에 의해 형성된 Cu 배선막은 작은 결정 입자 크기를 갖을 뿐만 아니라 2.5 wt %의 수소를 포함하고, 수소의 존재는 구리 원자의 확산 현상을 촉진하여, 결과적으로 저온도에서의 결정 입자 성장을 발견했다. 이에 기초하여, PVD법에 의해 형성된 구리 배선 막에 수소의 첨가가 시도되었다. 결과적으로, 결정 입자 성장과 충전은 심지어 약 100MPa의 압력하에서도 300-350℃의 낮은 온도에서 실행될 수 있다. 수소를 첨가하기 위해, 실질적으로 대기압의 수소 로(爐)(온도:100-300℃)가 사용되었으나, 수소의 첨가가 가능하다면, 수소 이온의 주입, 수소 플라즈마 분위기하 그리고 감압 분위기하에 처리 등의 다른 방법을 제한없이 사용할 수 있다. 하지만, 저유전율을 갖는 유기 절연막과 조합시키는 경우에는, 온도를 300℃ 이상으로 올리면, 이 유기 절연막 자체가 수소 첨가에 의한 열분해반응을 일으켜버 리므로, 가능한 한 낮은 온도에서 수소 첨가할 수 있는 방법이 추천된다.
그 반면에, 홀의 개구부 또는 그루브가 완전히 차단되지 않을 때, 오직 확산 현상만이 구리 배선막 재료로 홀 또는 그루브를 채우는데 사용된다. 이런 경우에는, 확산 현상에 의해서 공간의 충전 형태는 하부에 설치된 베리어층의 종류나 시드층의 부착 방법에 의해 변하고, 특히 이러한 상태로 되기 쉬운 구조는, 이른바 듀얼다마신(dual Damascene) 구조라고 하는 것으로, 그루브의 하부 곳곳에 홀이 형성된 것이다. 듀얼다마신 구조의 실시예는 도 3에서 모식적으로 보여진다.
도 3에 있는 소위 다마신 구조의 한 예에서는, 배리어 (2B)는 홀 부분(2A)과 그루브 부분(2c)의 내면에 부착되어, 미세하고 치밀한 구리 시드 층(2D)이 CVD법에 의해 형성되고 구리는 비교적 미세한 구리 입자가 나아가 CVD법에 의해 석출된 후에 도금법에 의해 두텁게 부착된다. 도 3의 다마신 구조의 다른 예에서는, 배리어 층(2B)은 홀부 (2A)와 그루브부 (2c)의 내부에 부착되고, 미세한 구리 입자는 PVD법에 의해 낮은 온도에서 석출된다. 양쪽 경우에, 기공 (3A)은 홀부 (2A)가 그루브 (2C)로 이전되는 약간 하부에서 발생하고, 상부로 열린 그루브 (3B)가 잔존한 상태대로이다.
그러한 상태에 있는 구리 배선막 (3)을 갖는 기판(1)을 대기압하에서 가열시켰을 때(350-450℃)(비교예), 미세 결정 입자가 성장했다. 이 때에, 작은 공간을 갖는 부분(A)이 부착되고 연결되어 그 밑에 공극(4B)이 발생한다. 그 하부에 잔존하고 있던 기공(3A)은 그대로 또는 약간 더 큰 기공 (4C)의 형태로 남아 버린다(도 3b 참조).
한편, 고압가스분위기하에서 열처리(350-450℃)를 하면, 기공은 닫혀진 상태에 있기 때문에 홀부에 남겨진 기공은 결정 입자의 성장과 압력에 의해 압궤되고 소멸된다. 상부 그루브 (3B)에서, 결정은 큰 결정 입자가 작은 결정 입자를 흡수하는 형태로 성장한다. 이 때, 고압가스에 노출된 결정 입자 표면은 고압 가스 원자의 가압 수단으로 활발히 때려져서, 결과적으로 표면 확산이 30∼50배로 촉진되어 표면적을 최소하는 방향으로 결정을 결합한다. 그 결과, 상부로 향해 개구된 부분은 최종적으로 상방으로 압축되고 평탄화된다. 따라서, 하부의 기공은 압궤되고, 상부의 개구는 표면 확산 현상 촉진에 의한 소위 고압 리플로우 현상에 의해 평탄화되고, 기공이 없는 배선막으로 개질된다. 도 3c로부터 명백한 바와 같이, 최종 결정 입자 형은 본 발명과 같이 고압하에서 확산 현상의 촉진에 의해 커지고, 전기 저항성은 감소되므로, 배선막으로서 양호한 조직이 실현될 수 있다.
잔존하는 기공은 대기압하에서 열처리후에 고압 가스 분위기하에서 열처리를 행하여 감소될 수 있다. 이 경우에는, 배선막 재료인 구리 결정 입자는 이미 조대화(粗大化)되고, 기공은 조대화된 단결정내부에 취해지는 상태에 빈번히 놓여진다. 그러한 기공을 소멸시키기 위하여, 전술한 바와 같이 150MPa 이상과 같은 고압으로 압력을 설정하거나 또는 나아가 온도를 올리는 것이 필요하다. 그러한 고압은 대규모 장치를 요구하고 그러한 온도는 ULSI상에 형성된 절연막 재료의 변질을 초래한다. 그러므로, 실용화가 곤란하다. 최근 몇년동안, 특히, 배선의 전기 저항성의 증가와 절연막의 부유용량의 증가에 의한 신호의 전압 지연이 문제가 되고 있고, 저유전율의 절연막이 더욱더 지향되고 있다. 그러한 저유전율의 절연막의 다수가 내 열성이 약 400℃정도로 낮기 때문에, 가능한 낮은 온도에서의 처리가 바람직하고, 고온에서 처리는 문제가 있다.
또한, 대기압과 고압하에서의 두번의 열처리를 행한다는 것 자체가 당연히 공정의 증가와 제조 원가의 상승을 초래하고, 공업 생산의 적용의 관점으로부터 공정수의 감소가 바람직하다.
또한, 본 발명의 적용에 있어서는, 배리어 층의 재료 또는 형성 방법, 그리고 도금법시 더욱더 그위에 부여된 시드 층(2D)은 극히 중요하다. 특히, 구리와의 친화성은 가압 충전시 소성 변형에 대한 저항성 감소 또는 확산에 의한 홀부(2A)와 그루브부(2C)의 바닥부에 구리 원자의 이동의 촉진에 큰 영향을 미친다. 이상적으로는 구리와는 반응하지 않고 친화성이 양호한 것이 바람직하나, 적합한 것은 쉽게 발견되지 않을 수 있는 것이 실상이다. 그러한 재료들중에, TiN, TaN 그리고 CbN이 특히 추천된다. 도금법중에 시드 층에 대해서는 최종적으로 홀 또는 그루브내부를 포함하는 구리 상이 기판 표면에 대하여 (1 1 1) 배향을 하는 것이 전기 저항의 저감과 대 EM성의 관점으로부터 바람직하기 때문에, 그와 같은 선택적으로 배향된 시드 층의 형성을 용이하게 하는 것으로 여겨지는 스퍼터링법의 사용이 추천된다.
도금중에 전해액의 얽힘이 심할 때, 도금후에 입자 성장을 그렇게 많이 유발하지 않고 최소한 수분이 증발될 수 있는 150℃ 이하의 온도에서 진공 또는 대기압하에 건조 처리를 행한후에 고압 가스 분위기하에서 열처리를 행하는 것이 채용가능하다.
배리어 층의 형성 방법으로서, 스퍼터링법으로 대표되는 PVD법, 화학 반응을 이용하는 CVD법이 알려져 있다. 홀 지름이 0.2㎛ 이하로 작을 때, 홀의 측벽을 포함하는 전면적을 필요하고 충분한 두께로 균일하게 형성하기 위해 CVD법이 보다 유리하다. 그러나, 이 경우에는 원료를 형성하는 가스, 예를 들어 TCl4+NH3 또는 N2 를 Ar같은 캐리어로 불리는 가스로 희석시켜 석출 속도를 제어하는 것이 필요하다. 배리어 층와 절연막의 밀착이 불충분하고 후 공정에서의 구리 배선막의 고압 가스에 의한 충전시 압출 현상이 지배적일때, 박리가 일어나는 것이 염려된다. 그 불충분한 밀착은 열분해에 의해 생성되고 배리어 막 또는 조대화된 막내로 취해지는 HCl에 의해 초래된다. 그러한 경우에, 배리어 막 자체의 밀도의 향상과 절연막에의 밀착성의 향상은 구리 배선막의 형성에 앞서 고온하에서 고압 가스로 가압 처리를 함으로써 실현될 수 있다. 이 처리에는 후 공정의 구리 배선막의 고압 처리에서와 같은 온도가 충분하다.
다음은 상기 설명에 있어서의 고압 가스 분위기와 분위기 가스하에서 열처리 조건의 대표적인 것이다.
사용되는 가스로는, Ar 또는 질소 또는 그것의 혼합 가스 같은 불활성 가스가 추천된다. 기본적으로, 만약 결코 Si 기판 또는 배선막 재료를 산화시키지 않고 또는 변질시키지 않는 분위기를 형성할 수 있다면 특별한 제한없이 어떤 가스도 사용될 수 있다. 그 압력이 높을수록, 충전 기능과 표면 확산의 촉진 효과는 더 커진다. 그러나, 장치가 더 복잡해지고 또는 더 비싸지고, 사용되는 가스 양이 더 커지기 때문에 전술한 것과 같은 고압은 경제성의 관점으로부터 선호되지 않는다. 본 발명에서 언급된 효과는 30MPa 이상의 압력으로 발현될 수 있다. 장치 가격의 관점에서부터, 200MPa 이하, 바람직하게 120MPa이하의 압력이 추천된다. 비록 열처리 온도는 압력에 의존하고, 압력을 높게하면 심지어 낮은 온도에서도 그 효과를 얻을 수 있지만, 350-470℃의 온도가 상기 압력 범위내에서 추진되고, 수소 첨가와 결합하여 300-380℃이 추천된다.
(실시예)
표 1을 참조하여 본 발명의 몇개의 실시예를 몇개의 비교예와 대비하여 설명한다.
표 1은 배선막 재료로서 Cu와 Cu 합금의 사용에 의해 지름 200mm의 Si 웨이퍼상에 형성된 콘택트홀 또는 다마센법에 의한 배선그루브상에 배선막을 형성한 후 고압 가스 압력의 이용에 의한 가압 충전 처리를 실행함으로써 배선막을 제조하는 실험을 한 결과를 나타낸다. 표중에, A.R.(Aspect Ratio)은 콘택트홀의 지름에 대한 깊이의 비를 나타낸다. 충전결과 란에 표시를 위해, ◎는 콘택트 홀이 기공을 남김이 없이 배선막 재료로 완전히 충전된 것을 나타내며, ×는 기공이 남아있음을 나타내고, △는 콘택트 홀의 일부가 전혀 충전되지 않았거나 그 충전이 특정한 콘택트 홀에 완전하게 이루어지지 않은 것으로, 그 내부에 기공을 남겨, 신뢰성의 관점으로부터 생산에 사용가능한 상태가 아닌 것을 나타낸다.
전기 도금법과 소스로서 Cu(hfac)2를 사용하는 플라즈마 CVD(Ar 캐리어)법이 막형성을 위해 사용되고, 양자의 조합이 일부의 막형성에 사용된다. 가압 충전시 가스로는, 이런 종류의 처리에 사용되는 아르곤과 질소(실시예 5)가 사용된다. 장치로는, 최고 압력 200MPa과 최고 처리 온도 1000℃의 열간등방압력가압장치(hot isotropic pressing, 즉 HIP)가 사용된다.
실시예 1과 비교예 1-A 내지 1-C에서, 지름 0.25㎛, A.R=4 의 콘택트 홀이 형성된 Si웨이퍼에 TiN 배리어 층을 5-10nm의 오더로 부여한 후, 순수한 구리 배선막을 전기 도금법에 의해 0.9㎛의 두께로 형성하여, 그 후에 열처리되었다. 구리 배선막 입자의 지름은 0.1㎛이하이고, 그 조직은 20-30㎛의 미세 입자가 특히 풍부하다. 열처리시 압력은 실시예 1의 아르곤에 의해 100MPa까지, 비교예 1-A과 1-B에서는 대기압까지, 그리고 비교예 1-C에서는 대기압하에서 열처리후에 고압 Ar 가스 분위기(압력:170MPa)까지 설정되었다. 비교예 1-B에서는, 대기압하에서 열처리 시간은 60분(1시간)까지 연장되어 결정 입자의 성장을 촉진하였다. 실시예 1에서, 홀은 기공의 발생없이 Cu로 충전될 수 있었다. 가압 충전된 홀내의 구리 조직과 표면상의 막의 조직은 0.5-2㎛의 입자 크기의 결정의 집합체 또는 다결정으로 이루어진다. 비교예 1-A와 1-B에서, 조직은 도 1b에서 보는 것과 같았다. 비교예 1-B의 결정 입자 크기가 비교예 1-A의 그것보다 약간 크지만 기공은 주로 대부분의 홀내부의 바닥부 근방에 포함되어 있었다. 비교예 1-A와 같은 조직을 갖는 절연막이 고압 가스 분위기하에서 가압 충전 처리를 받은 비교예 1-C에서는, 비록 홀이 일부분은 충전되었지만 홀의 충전은 170MPa의 약간 고압에 관계없이 불충분하다.
비교예 1-D는, 도금시의 전류 밀도를 낮게 하여 장시간 걸리고, 큰 결정입자((평균 입자 크기로 0.15㎛ 이상)로서, 100MPa과 400℃에서 어닐한 것이 다. 이런 경우에, 홀의 입구 근방에 큰 결정 입자의 발생이 도금 종료시점에 몇 홀중에서 관찰되었고, 결과적으로, 충분한 충전은 고압하의 어닐링에 의해서도 실현될 수가 없었다.
실시예 2와 비교예 2는 폭이 0.25㎛이고 깊이가 0.25㎛인 그루브에 대한 적용이다. 막형성후에 고압 가스 분위기하에서 열처리를 실시한 실시예 2에서는, 그루브부는 완전히 소위 고압 리플로우에 의해서 구리로 충전되고, 표면의 평탄도는 극히 양호하였다. 그와 반대로, 대기압하에서 열처리를 실행하는 비교예 2에서는, 상부개구는 더 연장되고, 그루브의 30%는 불완전하게 충전된 상태였다.
실시예 3과 비교예 3은 소위 듀얼 다마신 구조의 배선 형성 수단에 의한 콘택트 홀과 배선 그루브에의 적용이다. 이러한 경우에는, 그루브의 바닥부에 형성된 콘택트 홀의 홀 지름은 0.25㎛이고, 그 홀부의 깊이는 0.7㎛이다. 구리 배선막은 2-단계 막 형성 공정에 의해 즉, CVD법에 의해 홀 및 그루브의 바닥부에 미세한 구리 층을 형성(시드 층의 형성 후 막형성 속도를 더욱더 증가시킴)한 후, 전기 도금법에 의해 약간 두껍게(2㎛) 배선막을 형성함에 의해 부여된다.
실시예 3에서는, 그러한 복잡한 구조에서도 충전 공정을 달성할 수 있다는 것이 확인되었다. 비교예 3에서, 콘택트 홀은 부분적으로 전혀 충전되지 않는 상태에 있었다.
실시예 4와 비교예 4에서는, 막형성은 CVD에 의해 홀 지름 0.15㎛와 깊이 1㎛의 깊은 홀에 실행되었고, 고압 가스 분위기와 대기압하에서 열처리를 실행하였다. 비교예 4에서는 충전이 이루어지지 않은 반면에, 실시예 4에서는 콘택트 홀이 완전히 충전되었다.
실시예 5와 비교예 5에서는 본 발명이 0.15㎛ 지름의 콘택트 홀과 0.25㎛ 폭의 그루브를 갖는 듀얼 다마신 구조의 미세한 배선막 구조에 적용되며, 구리 배선막이 도금법에 의해 형성된 후에 실시예에서는 100MPa의 고압 N2 가스 분위기하에서 그리고 비교예에서는 대기압하에서 열처리를 실행하였다. 그러한 미세한 홀에 관해서, 비교예 5에서는 거의 충전이 되지 않은 반면, 본 발명의 실시예에서는 실질상 완전한 충전이 실현되었다.
실시예 6과 비교예 6에서는, 기공 지름 0.18㎛의 비어 홀을 갖는 기판에 Cu도금과 Sn도금을 조합하고, Sn을 중량으로 약 1%포함시킨 막을 형성한 후, 고압 가스 분위기 및 대기압하, 250℃에서 어닐링하였다. 이러한 열처리에 의해 합금화된 막이 형성되기 때문에 양쪽 예에서 전기 저항은 약간 높았다. 충전은 비교예 6에서 불충분하였다. 본 발명의 실시예 6의 완전한 충전에 비하여 어닐링이 대기압하에서 실행되는 비교예 6에서는 충전이 불충분하였다.
본 발명의 적용에 의하여, 기판 전면에 걸쳐 연장된 완전한 충전에 의해 실시예 1에서 95% 이상의 수율이 확보되었다. 비교예 1-A의 40% 미만, 비교예 1-B의 약 50%의 수율과 비교하여, 본 발명에서는 높은 수율이 실현될 수 있음이 증명되었다. 이는 본 발명이 공업 생산 관점에서 상당한 비용 절감이 가능한 것과 아울러 품질 보증의 관점에서 극히 유망한 기술이라는 것을 보여준다.
또한, 표 2를 참조하여 본 발명의 몇개의 실시예를 몇개의 비교예와 대비하 여 설명하였다.
표 2는 배선막 재료로서 Cu와 Cu 합금의 사용에 의해 지름 200mm의 Si 웨이퍼상에 형성된 다마신에 의한 콘택트홀 또는 배선그루브상의 배선막을 형성함과 그 후 고압 가스 압력의 이용에 의한 가압 충전 처리를 실행함에 의한 배선막의 제조를 위한 실험 결과를 나타낸다. 표중에, A.R.(Aspect Ratio)은 콘택트홀의 지름에 대한 깊이의 비를 나타낸다. 충전결과란에 표시를 위해, ◎는 콘택트 홀이 기공을 남김이 없이 배선막 재료로 완전히 충전된 것을 나타내며, ×는 기공이 남아있음을 나타내고, △는 콘택트 홀의 일부가 전혀 충전되지 않았거나 그 충전이 특정한 콘택트 홀에 완전하게 이루어지지 않은 것으로, 그 내부에 기공을 남겨, 신뢰성의 관점으로부터 생산에 사용가능한 상태가 아닌 것을 나타낸다.
충전을 위해 스퍼터링 시스템이 사용되고, 가압 충전 처리 장치로 200MPa의 최고 압력과 1000℃의 최고 처리 온도의 HIP 시스템이 사용되었다. 가압 충전시 가스로는, 이런 종류의 처리에 사용되는 아르곤과 질소(실시예 5)가 사용된다. 스퍼터링 막 증착후에 1 ATM과 100℃에서 5 시간동안 순수한 수소 분위기하에서 웨이퍼를 방치함에 의해 수소 첨가 처리를 실행하였다. 그 수소 양은 약 4중량% 이었다.
실시예 7과 비교예 7-A 내지 7-D에서, 지름 0.25㎛, A.R=4 의 콘택트 홀이 형성된 Si 웨이퍼에 TiN 배리어 층을 홀의 측벽부에서 5∼10nm의 오더로 부여한 후, 스퍼터링법에 의해 구리 배선막을 두께 약 1㎛로 형성하여, 처리를 한 것이다. 구리 배선막 입자의 지름은 0.1㎛이하이고, 그 조직은 20-30㎛의 미세 입자가 특히 풍부하다.
열처리시 압력은 실시예 1의 아르곤에 의해 100MPa까지, 비교예 7-A과 7-B에서는 100 또는 200 MPa까지 설정되었다. 실시예 7에서, 홀은 기공의 발생없이 Cu로 충전될 수 있었다. 가압 충전된 홀내의 구리 조직과 표면상의 막의 조직은, 홀부 중심을 관찰할 때, 1-3㎛까지 성장한 입자 크기의 실질상 단결정 상태였다. 결과적으로, 전기 저항값이 약간 상승하였다. 스퍼터링시 막 증착 온도만이 실시예 7보다 높게 설정된 비교예 7-A에서, 스퍼터링 막 증착 후에 구리 배선막의 결정 입자 크기는 이미 0.3-0.7㎛으로 상당히 성장하였고, 실시예 1과 같은 조건하에서 고압 처리를 실행하여도 바닥부까지 충전된 홀은 관찰되지 않았다. 비교예 7-A와 같은 샘플을 사용하고, 고압처리에서 온도와 압력이 상승된 실시예 7-B에서는, 구리 결정 입자가 이미 성장되었기 때문에 200MPa과 425℃의 조건하에서조차 완전한 충전을 달성할 수 없었다. 비교예 7-C에서는, 비교예 7-B와 같은 샘플이 사용되었고, 보유 시간이 동일한 고압 처리 압력과 온도로 60분까지 연장되었다. 확산을 양호하게 촉진하기 위한 시간 연장의 노력에 상관없이 그 충전은 불완전하였다. 비교예 7-D에서는, 구리 배선막이 실시예 7과 같은 방식으로 실온에서 스퍼터링에 의해 형성된 후에 동일시간동안 동일 온도에서 고압하에서가 아닌 대기압하에서 열처리가 실행되었다. 이러한 열처리후에 구리 배선막의 결정 입자 크기는 0.3-1㎛까지 성장하지만 홀의 충전은 달성되지 않았다.
실시예 8과 비교예 8은 소위 듀얼 다마신 구조의 배선 형성 수단에 의한 콘택트 홀과 배선 그루브에의 적용이었다. 그루브의 바닥면에 형성된 콘택트 홀의 홀 지름은 0.25㎛이고, 그 홀부의 깊이는 0.5㎛이다. 구리 배선막은 실온에서 스퍼터 링에 의해서 약간 두껍게(2㎛) 형성된다.
실시예 8에서, 그러한 복잡한 구조를 가진 것이라도 충전될 수 있다는 것이 확인되었다. 비교예 8에서, 콘택트 홀의 일부분은 전혀 충전되지 않는 상태로 남았다.
실시예 9와 비교예 9-A및 9-B에서, TiN 배리어 층은 CVD에 의해 홀 지름 0.15㎛와 깊이 1㎛의 깊은 홀에 형성되었고, 350℃와 100MPa의 고압처리를 실행하였고, 그 후 스퍼터링법에 의해 약 0.9㎛의 두께로 구리 배선막을 형성하였고, 고압 가스 분위기와 대기압하에서 열처리하였다. 스퍼터링시 온도는 비교예 9-A에서는 300℃까지 설정되었고 비교예 9-B에서는 실온으로 설정되었고, TiN 배리어 층의 형성후에 고압 가스 처리를 행하지 않았다. 실시예 9에서는, 콘택트 홀이 완전히 충전되고, TiN 배리어 층는 단단히 절연막에 부착되고, 막형성후에 배리어 소재의 배리어 특성은 우수하였다. 그 반면에, 비교예 9-A에서는 충전 그 자체가 달성되지 않았다. 또한, 실시예 9-B에서는, 충전이 달성되었으나 SEM 관찰용 샘플을 제작시에 배리어 층 부분에 배선막의 박리같은 문제가 발생한다. 배리어 막은 고압 처리에 의해 박리되거나 충전시 열화되고, 배리어특성이 불량한 것으로 추정되었다.
실시예 10과 비교예 10에서는, 본 발명에 의한 0.15㎛ 지름의 콘택트 홀과 0.4㎛ 폭의 그루브를 갖는 듀얼 다마신 구조의 미세한 배선막 구조에 대한 본 발명에 의한 수소 첨가의 효과가 대비하여 시험되었다. 수소 부가가 실행된 실시예 10에서는, 100MPa과 300℃의 낮은 온도에서 충전과 결정 입자 성장이 실행될 수 있었다. 그 반면에, 수소 첨가를 행하지 않은 것 중의 실시예 10에서와 같은 온도와 압 력 조건하에서 충전될 수 있던 것은 약 그 수의 절반이었다.
이상의 실험으로부터, 홀 또는 그루브가 고압 가스 처리에 의해 구리 배선 재료로 충분히 충전될 수 있을지 않을지는 홀의 지름에 대한 스퍼터링후에 구리 배선막을 구성하는 결정 입자의 크기에 의존하고, 구리 배선막내의 수소의 존재는 상당한 영향력을 갖는다는 것이 극히 명백해졌다. 즉, 스퍼터링 조건으로서는 기본적으로 반도체 기판의 온도를 스퍼터링 공정시 반도체 기판의 온도를 낮게 유지하여 가능한 미세한 막 형성 직후에 구리 배선막을 구성하는 결정 입자를 만드는 것이 우선 중요하고, 또한 충전 또는 결정 입자 성장을 촉진하기 위해서 보다 낮은 온도와 보다 낮은 압력에서 처리를 실행하기 위한 수소를 구리 배선막에 첨가하는 것이 중요함이 실증되었다.
본 발명의 적용에 의하여, 기판 전면에 걸쳐 연장된 완전한 충전에 의해 실시예 7에서 95% 이상의 수율이 확보되었다. 비교예 7-A 및 7-B에서의 40% 미만, 비교예 7-C에서의 약 50%의 수율과 비교하여, 본 발명에서는 높은 수율이 실현될 수 있음이 증명되었다. 이는 본 발명이 공업 생산 관점에서 원가의 상당한 감소의 가능성과 결합하여 품질 보증의 관점에서 극히 유용한 기술이라는 것을 보여준다.
이상에서 기술한 바와 같이, 본 발명에 의해, 금후, 점점 미세화와 다층화가 추진되는 ULSI 반도체의 제조에 있어서 중대한 과제가 되고 있는 보다 낮은 전기 저항의 배선막이 가능하게 되는 것, 특히, 보다 낮은 전기 저항과 대 EM성의 관점에서 점점 주목되고 있는 구리 합금 배선막의 제조를 가스 압력에 의한 가압 충전 기술의 조합으로 도금법, CVD법 그리고 PVD법 중 어느 하나로 실현할 수 있는 것이 실증되어, 가압 충전 처리에 의해 본래 가지고 있던 수율 개선의 효과는 거둘 수 있게되었다. 금후 보급이 예측되는 구리 배선막 형성용 도금장치에 의한 배선막 제조에 있어서는, 보다 미세한 홀 또는 그루브를 포함하는 배선막을 갖는 ULSI는 높은 신뢰성과 높은 수율로 실현될 수 있고, 공업 생산에 대한 적용은, 처리 비용의 관점을 포함하여, 극히 용이해질 수 있다. 따라서 본 발명이 ULSI 산업의 금후 발전에 대하여 기여하는 바는 매우 크다.
Figure 112000001799954-pat00006
Figure 112000001799954-pat00007

Claims (7)

  1. 홀 또는 그루브가 형성된 절연막을 가지는 기판의 절연막의 표면을 구리 또 는 구리 합금의 금속 재료로 피복함으로써, 상기 홀 또는 그루브의 내부를 금속 재료로 충전하여, 배선막을 형성하는 방법으로서, 도금법 또는 CVD법에 의하여 결정 입자들로 이루어지는 구리 또는 구리 합금의 금속 재료를 상기 홀 또는 그루브 내부 및 절연막상의 배리어 층 또는 배리어 층 위에 형성된 시드 층의 표면에 석출시키고, 그 후 전체 기판을 고압 가스 분위기하에서 가열하여 상기 금속 재료에 있어서의 결정 입자의 결정 입자 성장을 기공의 발생을 억제하면서 진행시킴으로써, 실질적으로 기공을 포함하지 않는 금속 재료 막으로 상기 기판의 전체면 및 홀 또는 그루브 내부를 피막하는 것을 특징으로 하는 배선막의 형성 방법.
  2. 홀 또는 그루브가 형성된 절연막을 가지는 기판의 절연막의 표면을 구리 또는 구리 합금의 금속 재료로 피복함으로써, 상기 홀 또는 그루브의 내부를 금속 재료로 충전하여, 배선막을 형성하는 방법으로서, PVD법에 의하여 결정 입자들로 이루어지는 구리 또는 구리 합금의 금속 재료를 상기 홀 또는 그루브 내부 및 절연막상의 배리어 층 또는 배리어 층 위에 형성된 시드 층의 표면에 석출시키고, 그 후 전체 기판을 고압 가스 분위기하에서 가열하여 상기 금속 재료에 있어서의 결정 입자의 결정 입자 성장을 기공의 발생을 억제하면서 진행시킴으로써, 실질적으로 기공을 포함하지 않는 금속 재료 막으로 상기 기판의 전체면 및 홀 또는 그루브 내부를 피막하는 것을 특징으로 하는 배선막의 형성 방법
  3. 홀 또는 그루브가 형성된 절연막을 가지는 기판의 절연막의 표면을 구리 또 는 구리 합금의 금속 재료로 피복함으로써, 상기 홀 또는 그루브의 내부를 금속 재료로 충전하여, 배선막을 형성하는 방법으로서, CVD법 또는 PVD법에 의하여 절연막상에 배리어 층을 형성하고, 기판을 고온 고압 가스 분위기하에 기판을 노출시켜 그 배리어 층을 절연막에 밀착시키고, 도금법, CVD법 그리고 PVD법 중 어느 하나에 의해 결정 입자로 이루어지는 구리 또는 구리 합금의 금속 재료를 홀 또는 그루브 내부 및 절연막상의 배리어 층 또는 배리어 층 위에 형성된 시드 층의 표면상에 석출시키고, 그 후 전체 기판을 고압 가스 분위기하에서 가열하여 상기 금속 재료에 있어서의 결정 입자의 결정 입자 성장을 기공의 발생을 억제하면서 진행시킴으로써, 실질적으로 기공을 포함하지 않는 금속 재료 막으로 상기 기판의 전체면 및 홀 또는 그루브 내부를 피막하는 것을 특징으로 하는 배선막의 형성 방법.
  4. 홀 또는 그루브가 형성된 절연막을 가지는 기판의 절연막의 표면을 구리 또는 구리 합금의 금속 재료로 피복함으로써, 상기 홀 또는 그루브의 내부를 금속 재료로 충전하여, 배선막을 형성하는 방법으로서, CVD법 또는 PVD법에 의하여 절연막상에 배리어 층을 형성하고, 기판을 고온 고압 가스 분위기하에 노출시켜 배리어 층을 절연막에 밀착시키고, 결정 입자로 이루어지는 구리 또는 구리 합금의 금속 재료를 홀 또는 그루브 내부 및 절연막상의 배리어 층 또는 배리어 층 위에 형성된 시드 층의 표면에 석출시키고, 그 후 금속 재료 막에 수소를 첨가한 후에 전체 기판을 고압 가스 분위기하에서 가열하여 그 금속 재료에 있어서의 결정 입자의 결정 입자 성장을 기공의 발생을 억제하면서 진행시킴으로써, 실질적으로 기공을 포함하 지 않는 금속 재료 막으로 상기 기판의 전체면 및 홀 또는 그루브 내부를 피막하는 것을 특징으로 하는 배선막의 형성 방법.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서, 시드 층이 CVD법 또는 스퍼터링법에 의하여 배리어 층에 형성되고, 금속 재료의 결정 입자가 전기 도금법에 의하여 시드 층의 표면상에 석출되는 것을 특징으로 하는 배선막의 형성 방법.
  6. 제 5항에 있어서, 금속 재료가 0.1㎛ 이하의 평균 결정 입자 크기를 갖는 미세 결정 입자로 이루어지는 것을 특징으로 하는 배선막의 형성 방법.
  7. 제 1항 내지 4항 중 어느 한 항에 있어서, 금속 재료가 0.1㎛ 이하의 평균 결정 입자 크기를 갖는 미세 결정 입자로 이루어지는 것을 특징으로 하는 배선막의 형성 방법.
KR1019990047966A 1998-11-02 1999-11-01 배선막의 형성 방법 KR100610533B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP98-312443 1998-11-02
JP31244398 1998-11-02
JP06392199A JP3631392B2 (ja) 1998-11-02 1999-03-10 配線膜の形成方法
JP99-063921 1999-03-10

Publications (2)

Publication Number Publication Date
KR20000035140A KR20000035140A (ko) 2000-06-26
KR100610533B1 true KR100610533B1 (ko) 2006-08-09

Family

ID=26405057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990047966A KR100610533B1 (ko) 1998-11-02 1999-11-01 배선막의 형성 방법

Country Status (5)

Country Link
US (1) US6451682B1 (ko)
JP (1) JP3631392B2 (ko)
KR (1) KR100610533B1 (ko)
DE (1) DE19952273A1 (ko)
TW (1) TW432533B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100705950B1 (ko) * 2001-12-21 2007-04-11 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3892621B2 (ja) * 1999-04-19 2007-03-14 株式会社神戸製鋼所 配線膜の形成方法
US6670639B1 (en) * 1999-06-22 2003-12-30 Nec Corporation Copper interconnection
US6491806B1 (en) * 2000-04-27 2002-12-10 Intel Corporation Electroplating bath composition
WO2001084617A1 (en) * 2000-04-27 2001-11-08 Nu Tool Inc. Conductive structure for use in multi-level metallization and process
JP4522569B2 (ja) * 2000-11-01 2010-08-11 株式会社アルバック 熱処理方法
US6429523B1 (en) * 2001-01-04 2002-08-06 International Business Machines Corp. Method for forming interconnects on semiconductor substrates and structures formed
DE10119873A1 (de) * 2001-04-24 2002-10-31 Infineon Technologies Ag Verfahren zur Herstellung von Metall/Halbleiter-Kontakten
KR100462366B1 (ko) * 2002-11-20 2004-12-17 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US20040175926A1 (en) * 2003-03-07 2004-09-09 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having a barrier-lined opening
US7122466B2 (en) * 2003-07-28 2006-10-17 Texas Instruments Incorporated Two step semiconductor manufacturing process for copper interconnects
JP4266360B2 (ja) * 2004-07-26 2009-05-20 株式会社神戸製鋼所 半導体装置のCu系配線形成方法
US7189650B2 (en) * 2004-11-12 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for copper film quality enhancement with two-step deposition
DE102005004365A1 (de) * 2005-01-31 2006-08-10 Infineon Technologies Ag Verfahren zum Herstellen von vertikalen Leitstrukturen in einer integrierten Schaltungsanordnung und Schaltungsanordnung
DE102005004366A1 (de) * 2005-01-31 2006-08-10 Infineon Technologies Ag Verfahren zum Herstellen von Leitstrukturen in einer integrierten Schaltungsanordnung und Schaltungsanordnung
US7344979B2 (en) * 2005-02-11 2008-03-18 Wafermasters, Inc. High pressure treatment for improved grain growth and void reduction
JP4485466B2 (ja) 2005-12-27 2010-06-23 株式会社神戸製鋼所 半導体装置の配線用金属薄膜及び半導体装置用配線
JP4746443B2 (ja) * 2006-02-27 2011-08-10 株式会社東芝 電子部品の製造方法
WO2008065925A1 (en) * 2006-11-28 2008-06-05 Kabushiki Kaisha Kobe Seiko Sho SEMICONDUCTOR DEVICE Cu WIRING AND METHOD FOR MANUFACTURING THE SAME
JP4896850B2 (ja) * 2006-11-28 2012-03-14 株式会社神戸製鋼所 半導体装置のCu配線およびその製造方法
JP2008198703A (ja) * 2007-02-09 2008-08-28 Nec Electronics Corp 半導体装置の製造方法
US8617982B2 (en) * 2010-10-05 2013-12-31 Novellus Systems, Inc. Subtractive patterning to define circuit components
US8828863B1 (en) * 2013-06-25 2014-09-09 Lam Research Corporation Electroless copper deposition with suppressor
US9899234B2 (en) 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2718842B2 (ja) 1991-07-17 1998-02-25 シャープ株式会社 半導体集積回路用配線金属膜の製造方法
KR960026249A (ko) 1994-12-12 1996-07-22 윌리엄 이. 힐러 고압, 저온 반도체 갭 충진 프로세스
JPH09102541A (ja) 1995-10-05 1997-04-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5895274A (en) 1996-01-22 1999-04-20 Micron Technology, Inc. High-pressure anneal process for integrated circuits
US6017144A (en) * 1996-03-05 2000-01-25 Applied Materials, Inc. Method and apparatus for depositing highly oriented and reflective crystalline layers using a low temperature seeding layer
WO1998027585A1 (en) 1996-12-16 1998-06-25 International Business Machines Corporation Electroplated interconnection structures on integrated circuit chips
KR100226742B1 (ko) 1996-12-24 1999-10-15 구본준 반도체 소자의 금속배선 형성 방법
US6297154B1 (en) 1998-08-28 2001-10-02 Agere System Guardian Corp. Process for semiconductor device fabrication having copper interconnects

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100705950B1 (ko) * 2001-12-21 2007-04-11 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법

Also Published As

Publication number Publication date
DE19952273A1 (de) 2000-05-11
JP2000200789A (ja) 2000-07-18
US6451682B1 (en) 2002-09-17
JP3631392B2 (ja) 2005-03-23
TW432533B (en) 2001-05-01
KR20000035140A (ko) 2000-06-26

Similar Documents

Publication Publication Date Title
KR100610533B1 (ko) 배선막의 형성 방법
KR100352569B1 (ko) 반도체 장치의 제조 방법, 그를 위한 도금 장치 및 스퍼터링 장치
US6429523B1 (en) Method for forming interconnects on semiconductor substrates and structures formed
US20230299029A1 (en) Expansion control for bonding
US7442267B1 (en) Anneal of ruthenium seed layer to improve copper plating
US7939421B2 (en) Method for fabricating integrated circuit structures
US6887522B2 (en) Method for forming a copper thin film
US6624074B1 (en) Method of fabricating a semiconductor device by calcium doping a copper surface using a chemical solution
JP2001144094A (ja) 半導体素子の金属配線形成方法
KR100508422B1 (ko) 동배선막 형성 방법
KR101079439B1 (ko) 표면에 AlN 영역을 갖는 알루미늄 재료 및 그 제조 방법
JP2001176817A (ja) 改良されたアルミニウムメタライズ方法および製品
KR101253227B1 (ko) 스퍼터링 방식을 통한 구리 본딩 와이어의 표면에 산화 방지층 형성 방법 및 이에 의해 제조된 내 산화 구리 본딩 와이어
JP3939426B2 (ja) 銅系配線膜の加圧埋込方法
US6621165B1 (en) Semiconductor device fabricated by reducing carbon, sulphur, and oxygen impurities in a calcium-doped copper surface
CN1222014C (zh) 化学汽相淀积生成TiN阻挡层的方法
JP3435061B2 (ja) 金属配線膜の形成方法
TWI749818B (zh) 金屬導線結構改質方法
JPH11288937A (ja) 銅系配線膜の形成方法
JP2003282572A (ja) 銅配線膜形成方法
KR101176221B1 (ko) 무전해 코발트-텅스텐 합금 도금액, 이를 이용한 무전해 도금 공정 및 이에 의해 제조된 코발트-텅스텐 합금 피막
JP2004071960A (ja) 配線膜の形成方法
TWI408244B (zh) 具有良好合金薄膜性質之銅鍍層及其製造方法
JP2001308029A (ja) 金属配線膜の形成方法
JPH02186633A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110630

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee