DE102005004366A1 - Verfahren zum Herstellen von Leitstrukturen in einer integrierten Schaltungsanordnung und Schaltungsanordnung - Google Patents

Verfahren zum Herstellen von Leitstrukturen in einer integrierten Schaltungsanordnung und Schaltungsanordnung Download PDF

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Abstract

Erläutert wird ein Verfahren, bei dem eine elektrisch leitfähige Wachstums-Keimbildungsschicht aufgebracht wird. Das Verfahren wird insbesondere zum Herstellen einer unteren Metallisierungslage eingesetzt, wobei eine elektrisch isolierende Isolierschicht erst nach dem Aufbringen der Keimbildungsschicht aufgebracht und so strukturiert wird, dass selektiv zu galvanisierende Bereiche der Keimbildungsschicht freiliegen. An der Keimbildungsschicht wird dann elektrisch leitfähiges Material (29) abgeschieden. Anschließend wird die Keimbildungsschicht wieder entfernt. Es entsteht eine Leitstruktur (28) mit kolumnaren Körnern und einer sehr kleinen minimalen lateralen Abmessung, z. B. kleiner als 500 Nanometer.

Description

  • Die Erfindung betrifft unter anderem ein Verfahren zum Herstellen von Leitstrukturen in einer integrierten Schaltungsanordnung, wobei die folgenden Schritte zur Herstellung einer Leitstrukturlage der integrierten Schaltungsanordnung ausgeführt werden:
    • – Aufbringen einer elektrisch isolierenden Isolierschicht,
    • – Strukturieren der Isolierschicht, und
    • – galvanische Abscheidung eines elektrisch leitfähigen Materials.
  • Die Leitstrukturen sind elektrisch leitfähig und werden üblicherweise aus Metall hergestellt, wobei zur Zeit Kupfer gewählt wird. Bei den Leitstrukturen lassen sich unterscheiden:
    • – sogenannte Vias, d.h. Verbindungen zum überwiegend vertikalen Stromtransport, die in zwei im Winkel von 90° zueinander liegenden lateralen Richtungen beispielsweise die gleiche Ausdehnung haben, und
    • – Leitbahnen, d.h. elektrisch leitende Verbindungen, die hauptsächlich zum lateralen Stromtransport in der integrierten Schaltungsanordnung dienen und die deshalb in einer lateralen Richtung eine erheblich größere Ausdehnung haben als in einer zu dieser lateralen Richtung im Winkel von 90° liegenden lateralen Richtung. Beispielsweise sind die Leitbahnen mehr als zweimal so lang bzw. mehr als fünfmal so lang wie breit.
  • Die gleichzeitig hergestellten Leitstrukturen befinden sich in einer Ebene, die parallel zu einer Fläche eines Halbleitersubstrats liegt, in der eine Vielzahl von elektronischen Bauelementen angeordnet ist. Sowohl eine Via-Lage als auch eine Leitbahnlage lässt sich auch als Leitstrukturlage bezeichnen. Die Leitstrukturen einer Leitstrukturlage sind gemäß einem Entwurf gefertigt, der sich vom Entwurf für eine der betreffenden Leitstrukturlage benachbarten Leitstrukturlage unterscheidet.
  • Die Leitstrukturen einer Lage sind beispielsweise in mit Luft gefüllte Hohlräume eingebettet oder durch elektrisch isolierendes Material voneinander und von den Leitstrukturen anderer Leitstrukturlagen isoliert. Zur Isolierung werden insbesondere Materialien mit einer kleinen relativen Dielektrizitätskonstante eingesetzt, beispielsweise mit einer Dielektrizitätskonstante kleiner als 3,9, d.h. sogenannte low k-Materialien.
  • In Zukunft werden die Metallisierungssysteme in den integrierten Schaltkreisen die Leistungsfähigkeit von beispielsweise Computerchips oder Telekommunikationschips maßgeblich bestimmen. Die Metallisierungssysteme enthalten mehrere hierarchisch angeordnete Leitstrukturlagen bzw. Metallebenen, die jeweils die vertikalen und horizontalen elektrischen Verbindungen enthalten, d.h. also (Kontakt-)Lochverbindungen und Leiterbahnen zwischen elektronischen Bauelementen, z.B. Transistoren. Die minimalen lateralen Abmessungen der Leitstrukturen verringern sich von Jahr zu Jahr. Um eine schnelle Signalübertragung zu ermöglichen, wird in modernen Schaltkreisen das niederohmige Metall Kupfer als Verdrahtungsmaterial verwendet, insbesondere als Kupferlegierung mit Zusätzen kleiner als 5 Atomprozent.
  • Die Kupfer-Metallisierungssysteme können beispielsweise auf der Damascene-Technik basieren. Dabei handelt es sich um eine Einlegetechnik, bei der zuerst die Isolierschicht strukturiert und anschließend Kupfer aufgefüllt wird, beispielsweise mit einem elektrochemischen Prozess, der auch als Galvanisieren bezeichnet wird. Als Gegenelektrode wird beispielsweise eine auf der gesamten bereits strukturierten Oberfläche abgeschiedene Wachstums-Keimbildungsschicht verwendet, die auch als "seed layer" bezeichnet wird. Die Keimbildungsschicht wird beispielsweise durch Sputtern bzw. PVD (Physical Vapor Deposition) abgeschieden. Nach dem Füllprozess werden das überstehende Metall und überstehende Bereiche der Keimbildungsschicht durch chemisch-mechanisches Polieren entfernt, so dass die Oberfläche planarisiert ist, um die Erzeugung der nächsten Metallisierungsebene zu ermöglichen und um die Leitstrukturen voneinander zu trennen, insbesondere durch Entfernen von Bereichen der Keimbildungsschicht, die zwischen den Leitstrukturen liegen.
    •
  • Obwohl sich das Damascene-Verfahren bewährt hat, ist es dennoch Aufgabe der Erfindung ein einfaches Verfahren zum Herstellen von Leitstrukturen in einer integrierten Schaltungsanordnung anzugeben, das es insbesondere erlaubt, Leitstrukturen mit sehr kleinen lateralen Abmessungen und mit einem kleinen elektrischen Widerstand herzustellen. Außerdem soll eine integrierte Schaltungsanordnung angegeben werden.
  • Die auf das Verfahren bezogene Aufgabe wird durch ein Verfahren mit den im Patentanspruch 1 angegebenen Verfahrensschritten gelöst, wobei vor den eingangs genannten Verfahrensschritten der folgende Verfahrensschritt ausgeführt wird:
    • – Aufbringen einer elektrisch leitfähigen Keimbildungsschicht, und
    • – anschließend Aufbringen der elektrisch isolierenden Isolierschicht.
  • Die Erfindung geht von der Überlegung aus, dass die Abscheidung der wenige Nanometer dicken Keimbildungsschicht mit kleiner werdenden Strukturabmessungen vor allem bei den Lochverbindungen immer schwieriger wird, da das Vermeiden von Abschnürungen an den Öffnungen der Aussparungen immer schwieriger wird. Kostspielige atomlagenweise Abscheideprozesse (Atomic Layer Deposition – ALD) oder chemische Nachbearbeitungen, die auch als "seed repair" bezeichnet werden, erzeugen zusätzlichen Aufwand.
  • Deshalb wird bei dem erfindungsgemäßen Verfahren die Keimbildungsschicht vor dem Strukturieren der Isolierschicht aufgebracht. Beim Strukturieren der Isolierschicht werden dann Bereiche der Keimbildungsschicht freigelegt, in denen das elektrisch leitfähige Material bei der galvanischen Abscheidung abgeschieden werden soll und abgeschieden wird.
  • Die Erfindung geht aber auch von der Überlegung aus, dass bei kleinen minimalen Abmessungen bzw. Breiten der Leitstruktur, insbesondere bei Abmessungen kleiner als 500 nm, die Geometrie die Kupfer-Mikrostruktur und damit vor allem die mittlere Korngröße sowohl in Leitbahnen als auch in Vias bestimmt. Die mit den Strukturbreiten kleiner werdenden Kupferkörner würden zu einer stärkeren Ausprägung des sogenannten elektrischen Nebeneffekts bzw. "size effects" führen, der den Anstieg des spezifischen Widerstands von metallischen Verbindungen mit kleiner werdenden Strukturgrößen beschreibt. Beim erfindungsgemäßen Verfahren kommt es dagegen zu einem gezielten Wachstum von unten nach oben, insbesondere ausschließlich in dieser Richtung. Es entsteht eine kolumnare bzw. säulenartige Kornstruktur, bei der die Körner in vertikaler Richtung aber auch in der lateralen Richtung mit der größeren lateralen Abmessung bzw. der Längsrichtung, die z.B. größer als 3 Mikrometer ist, erheblich größer sind als bei einem auch seitlichen Wachstum der Körner. Dies ist darauf zurückzuführen, dass sich die Körner bei einem kolumnaren Wachstum gegenseitig weniger behindern als bei einem auch seitlichen Wachstum. Mit den größeren Körnern entstehen insgesamt weniger Korngrenzen in der Leitstruktur, so dass auch die Elektronenstreuung an Korngrenzen, die zu einer Erhöhung des Widerstands führen würde, verringert wird.
  • Bei einer Ausgestaltung des erfindungsgemäßen Verfahrens wird vor dem Herstellen einer weiteren Leitstrukturlage bzw. Metallisierungslage mindestens ein Planarisierungsschritt durchgeführt, insbesondere ein chemisch-mechanisches Polieren. Obwohl bei diesem Polierschritt Reste der Keimbildungs schicht nicht entfernt werden und damit die Leitstrukturen durch diesen Polierschritt nicht voneinander getrennt werden können, wie es bei dem herkömmlichen Damascene-Verfahren der Fall ist, überwiegen die oben genannten technischen Wirkungen den durch den Zusatzaufwand zum Entfernen bzw. Umwandeln der Reste der Keimbildungsschicht entstehenden Aufwand erheblich.
  • Ohne die oben genannten Überlegungen würde man diesen Zusatzaufwand bspw. nur dann rechtfertigen können, wenn sehr dicke Leitstrukturen zu erzeugen wären, beispielsweise mit einer Dicke größer als 2 Mikrometer, so dass man Damascene-Verfahren mit CMP-Schritt zum Planarisieren aufgrund der dann erforderlichen langen Abtragungszeit nicht einsetzen würde. Dennoch wird bei dem erfindungsgemäßen Verfahren auf Grund der oben genannten Überlegungen der Zusatzaufwand auch beim Herstellen einer unteren Metallisierungslage in Kauf genommen, wobei in diesen Metallisierungslagen die Dicke der Leitstrukturen jedoch erheblich kleiner als 2 Mikrometer und auch erheblich kleiner als 1 Mikrometer ist.
  • Durch die vorliegende Erfindung werden elektrisch leitfähige und insbesondere metallische Leitstrukturen bzw. Verbindungen durch gezieltes Wachstum von unten nach oben an vordefinierten Stellen in einem Dielektrikum hergestellt. Ein seitliches Wachstum wird dabei vermieden. Bei der Erfindung wird die Oberfläche der Keimbildungsschicht teilweise – nämlich nur an den Stellen, an denen die Abscheidung stattfinden soll – offengelegt. Für die elektrochemische Abscheidung ist eine bis zum Rand des Wafers durchgehende, unter dem Dielektrikum liegende Elektrode erforderlich. Die Elektrode ist eine sogenannte vergrabene Elektrode, die in dem weiteren Herstellungsverfahren wieder in Bereichen entfernt werden muss, die nicht von den Leitstrukturen bedeckt sind. In diesen Bereichen ist die vergrabene Elektrode also eine Opferelektrode. Durch das Beseitigen der zwischen den Leitstrukturen angeordneten Bereiche der Opferelektrode werden elektrische Kurz schlüsse zwischen den Leitstrukturen vermieden. Es ergeben sich die folgenden technischen Wirkungen:
    • – Vias bzw. Leitbahnen werden von unten her und nicht von den Seiten her aufgefüllt, d.h. sogenannte Bottom-up-Füllung, wodurch auch andere Anwendungen erschlossen werden, von denen eine Anwendung weiter unten noch näher erläutert wird,
    • – die Keimbildungsschicht lässt sich planar abscheiden, so dass eine Prozessvereinfachung im Vergleich zu konventionellen Verfahren entsteht, bei denen eine Keimbildungsschicht in Vias und Gräben mit kleinen lateralen Abmessungen abgeschieden werden müssen. Beispielsweise liegen die kleinsten Abmessungen im Bereich kleiner als 200 nm oder kleiner als 100 nm. Die Keimbildungsschicht braucht aufgrund des erforderlichen Stromtransports auch eine bestimmte Mindestschichtdicke, die beispielsweise mehrere Nanometer beträgt, beispielsweise mehr als 5 nm, jedoch vorzugsweise kleiner als 30 Nanometer.
    • – Durch die Anwendung des erfindungsgemäßen Verfahrens lassen sich größere Kupferkörner durch kolumnares Wachstum erzeugen, was zu einer Verringerung des Widerstands führt, der durch Streuung an Korngrenzen hervorgerufen wird.
    • – Durch den Einsatz des erfindungsgemäßen Verfahrens ist kein "seed repair" bzw. keine ALD-Abscheidung erforderlich,
    • – das optimale Wachstum nur von unten im Vergleich zu einem Wachstum auch von der Seite wird beim Elektroplatieren ohne den Zusatz von Additiven im elektrochemischen Bad erreicht, so dass das Galvanisieren stabiler durchgeführt werden kann,
    • – aufgrund des gerichteten Wachstums lassen sich auch Aus sparungen mit einem hohen Aspektverhältnis fehlerfrei füllen, insbesondere mit einem Aspektverhältnis größer als 2 oder sogar auch größer als 5.
    • – Barriereschichten zwischen Vias und Leitbahnen gibt es bei geeigneter Verfahrensführung nicht mehr, so dass der Via-Kontaktwiderstand weiter verringert wird.
    • – Auch die Elektromigrationseigenschaften verbessern sich durch den direkten Leiterbahn-/Via-Übergang ohne Zwischenschichten.
  • Bei einer Weiterbildung ist die Leitstrukturlage eine Leitbahnlage, die eine Vielzahl von langgestreckten Leitbahnen enthält. Alternativ ist die Leitstrukturlage eine Via-Lage. Insbesondere bei einer Leitbahnlage ist die durch das erfindungsgemäße Verfahren erzielten Verbesserung der Leitfähigkeitswerte der Leitbahnen besonders groß.
  • Bei einer nächsten Weiterbildung des erfindungsgemäßen Verfahrens hat das galvanisch abgeschiedene Material eine Dicke kleiner als 1 μm oder sogar kleiner als 500 nm. Der Zusatzaufwand durch das geänderte Damascene-Verfahren wird in diesem Teil der Metallisierung insbesondere durch die oben genannten technischen Wirkungen bzgl. der Verringerung des ohmschen Widerstands gerechtfertigt. Bei einer zusätzlichen oder alternativen Weiterbildung ist das Aspektverhältnis der Leitstruktur größer als 1,3 oder sogar größer als 2. Dabei bezeichnet das Aspektverhältnis das Verhältnis zwischen vertikaler Höhe und kleinster lateraler Abmessung der Leitstruktur.
  • Bei einer anderen Weiterbildung des erfindungsgemäßen Verfahrens werden noch die folgenden Schritte ausgeführt:
    • – Planarisieren der Oberfläche der integrierten Schaltungsanordnung, und
    • – Aufbringen der Keimbildungsschicht auf die planarisierte Oberfläche.
  • Die Abscheidung der Keimbildungsschicht ist in diesem Fall unproblematisch und lässt sich einfach durchführen, weil die planarisierte Oberfläche eben ist und insbesondere keine Aussparungen enthält.
  • Bei einer anderen Weiterbildung des erfindungsgemäßen Verfahrens wird die Isolierschicht nach dem Galvanisieren wieder entfernt. Anschließend werden beim Entfernen der Isolierschicht freigelegte Bereiche der Keimbildungsschicht entfernt, die zwischen den Leitstrukturen angeordnet sind. Die Isolierschicht ist beispielsweise ein Resist, der ohnehin entfernt werden muss. Der mit dem Entfernen der Isolierschicht verbundene Aufwand ist auch dann vertretbar, wenn zwischen den Leitstrukturen ohnehin Hohlräume erzeugt werden sollen, die eine geringe relative Dielektrizitätskonstante haben.
  • Bei einer alternativen Weiterbildung des Verfahrens wird die Isolierschicht dagegen nicht entfernt. Dennoch werden Bereiche der Keimbildungsschicht, die zwischen den Leitstrukturen angeordnet sind, in elektrisch isolierende Bereiche umgewandelt und somit entfernt, insbesondere durch Oxidieren. Eine zum Umwandeln erforderliche Stoffkomponente lässt sich "extern" durch die Isolierschicht hindurch zu den umzuwandelnden Bereichen transportieren, wenn die Isolierschicht eine ausreichende Porosität hat. Andererseits lässt sich die zum Umwandeln benötigte Stoffkomponente auch an der Keimbildungsschicht vor dem Aufbringen der Isolierschicht anordnen. Die Freisetzung der Stoffkomponenten erfolgt dann auf physikalischem oder chemisch-physikalischem Wege, beispielsweise durch eine Temperaturerhöhung. Bei beiden Varianten entsteht nur ein im Vergleich zum vollständigen Entfernen der Isolierschicht kleinerer Zusatzaufwand.
  • Bei einer nächsten Weiterbildung wird das erfindungsgemäße Verfahren oder eine seiner Weiterbildungen als Teil eines Verfahrens eingesetzt, das einem dualen Damascene-Verfahren ähnelt, wobei die folgenden Schritte ausgeführt werden:
    • – Aufbringen einer elektrisch isolierenden Grundschicht,
    • – Strukturieren der Grundschicht, wobei eine die Grundschicht durchdringende Aussparung erzeugt wird,
    • – Aufbringen der Keimbildungsschicht nach dem Strukturieren der Grundschicht, wobei die Keimbildungsschicht auch in die Aussparung eingebracht wird, ohne die Aussparung zu füllen,
    • – Erzeugen und Strukturieren der elektrisch isolierenden Isolierschicht,
    • – danach selektive galvanische Abscheidung einer Via-Leitstruktur in der Aussparung in einer ersten Stufe der galvanischen Abscheidung und selektive galvanische Abscheidung der Leitstruktur der Leitstrukturlage zwischen Bereichen der Isolierschicht in einer zweiten Stufe der galvanischen Abscheidung. Zwischen den beiden Stufen wird die integrierte Schaltungsanordnung bei einer Ausgestaltung nicht aus einem Galvanisierbad entnommen. Außerdem wird das Galvanisieren insbesondere ohne Unterbrechung des Stromflusses zwischen den beiden Stufen durchgeführt.
  • Bei einer nächsten Weiterbildung werden nach dem Erzeugen der Leitstrukturen der Leitstrukturlage Leitstrukturen mindestens einer weiteren Leitstrukturlage der integrierten Schaltungsanordnung erzeugt, so dass die durch selektives Galvanisieren erzeugte Leitstrukturlage nicht die oberste Leitstrukturlage ist.
  • Bei einer nächsten Weiterbildung des erfindungsgemäßen Verfahrens werden beim Herstellen mindestens einer weiteren Leitstrukturlage die folgenden Schritte ausgeführt:
    • – Abscheiden einer elektrisch isolierenden weiteren Isolierschicht,
    • – Strukturieren der weiteren Isolierschicht,
    • – Aufbringen einer elektrisch leitfähigen weiteren Keimbildungsschicht nach dem Strukturieren der weiteren Isolierschicht, und
    • – weitere galvanische Abscheidung eines Materials ganzflächig an der weiteren Keimbildungsschicht, wobei Leitstrukturen der weiteren Metallisierungslage erzeugt werden.
  • Bei der Weiterbildung werden Bereiche der Keimbildungsschicht, die zwischen Leitstrukturen liegen, durch einen Planarisierungsschritt entfernt, insbesondere durch CMP, d.h. es wird ein Damascene-Verfahren durchgeführt. Damit wird bei der Weiterbildung nur ein unterer Teil der Metallisierung mit einem Verfahren hergestellt, bei dem selektiv an freigelegten Bereichen der Keimbildungsschicht galvanisiert wird. Obere Metallisierungslagen werden dagegen weiterhin mit dem kostengünstigeren Damascene-Verfahren hergestellt, bei dem die Keimbildungsschicht erst nach der Strukturierung der Isolierschicht abgeschieden und damit ganzflächig galvanisiert bzw. mit elektrisch leitfähigem Material beim Galvanisieren bedeckt wird. Die Weiterbildung geht von der Überlegung aus, dass die kleinsten lateralen Abmessungen in oberen Metallisierungslagen unkritischer sind, so dass die oben genannten Überlegungen nicht gelten und der Zusatzaufwand für ein selektives Galvanisieren in diesen Metallisierungslagen nicht gerechtfertigt ist.
  • Die Erfindung betrifft außerdem eine integrierte Schaltungsanordnung, die beispielsweise mit dem erfindungsgemäßen Verfahren oder einer Weiterbildung hergestellt wird. Die erfindungsgemäße Schaltungsanordnung enthält eine Vielzahl von Halbleiterbauelementen sowie nur eine oder mehrere Leitstrukturlagen, die jeweils eine Vielzahl von Leitstrukturen in einer Ebene angeordnet enthalten. Die Ebenen, in denen die Leitstrukturen angeordnet sind, liegen jeweils parallel zu einer die Bauelemente enthaltenden Ebene. In der Leitstrukturlage ist eine Leitstruktur enthalten, in der die vertikale Ausdehnung eines Korns der Leitstruktur und/oder eine laterale Ausdehnung des Korns größer als das Zweifache oder größer als das Dreifache der kleinsten lateralen Abmessung der Leitstruktur ist. Dies ist eine direkte Folge der Verwendung des erfindungsgemäßen Verfahrens, so dass die oben genannten technischen Wirkungen auch für die Schaltungsanordnung gelten.
  • Bei einer Weiterbildung der erfindungsgemäßen integrierten Schaltungsanordnung grenzt Isoliermaterial, das mehr als 50 % oder mehr als 90 % des Volumens zwischen Leitstrukturen der einen Leitstrukturlage füllt, an Isoliermaterial, das mehr als 50 % oder mehr als 90 % des Volumens zwischen Leitstrukturen der anderen Leitstrukturlage füllt. Vorzugsweise sind die beiden Isoliermaterialien gleich. Mit anderen Worten ausgedrückt, liegt zwischen den Isolierschichten einander benachbarter Leitstrukturlagen keine zusätzliche Zwischenschicht, insbesondere keine Siliziumnitridschicht. Dieses strukturelle Merkmal ist ebenfalls eine Folge der Anwendung des erfindungsgemäßen Verfahrens.
  • Bei einer Weiterbildung der Schaltungsanordnung ist in einer anderen Leitstrukturlage eine weitere Leitstruktur enthalten, deren kleinste laterale Abmessung eine laterale Abmessung eines Korns der weiteren Leitstruktur vorgibt. Die vertikale Ausdehnung des Korns und/oder die laterale Ausdehnung des Korns entlang einer Längsrichtung der weiteren Leitstruktur ist jedoch kleiner als das 1,5-Fache der kleinsten lateralen Abmessung der Leitstruktur. Damit wurde die Leitstrukturlage, in der sich diese Leitstruktur befindet, mit einem herkömmlichen Damascene-Verfahren hergestellt, bei dem kein kolumnares Wachstum auftritt.
    •
  • Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
  • 1 bis 3 Herstellungsstufen bei der Herstellung einer integrierten Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel, bei dem eine Isolierschicht wieder entfernt wird,
  • 4 und 5 Herstellungsstufen bei der Herstellung einer integrierten Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel, bei dem Material einer Keim bildungsschicht durch "externe" Sauerstoffzufuhr umgewandelt wird,
  • 6 eine Herstellungsstufe bei der Herstellung einer integrierten Schaltungsanordnung gemäß einem dritten Ausführungsbeispiel, bei dem Material einer Keimbildungsschicht durch "interne" Sauerstoffzufuhr umgewandelt wird, und
  • 7 eine Herstellungsstufe bei der Herstellung einer integrierten Schaltungsanordnung gemäß einem vierten Ausführungsbeispiel, bei dem ein Verfahren durchgeführt wird, das einem dualen Damascene-Verfahren ähnlich ist.
  • Die an Hand der 1 bis 7 gezeigten Querschnitte liegen jeweils in Ebenen, in denen auch die Normalenrichtung einer Hauptfläche eines Halbleitersubstrats zeigt, wobei in der Hauptfläche eine Vielzahl von elektronischen Bauelementen angeordnet ist, beispielsweise von Transistoren. Eine laterale Richtung L ist durch einen Doppelpfeil angegeben. Eine vertikale Richtung V wird ebenfalls durch einen Doppelpfeil angegeben. Die vertikale Richtung V stimmt mit der Normalenrichtung der Hauptfläche überein.
  • Die 1 bis 3 zeigen Herstellungsstufen bei der Herstellung einer integrierten Schaltungsanordnung 10, die ein einkristallines Siliziumsubstrat 12 enthält, auf dem in einer Bauelementelage 13 eine Vielzahl von nicht dargestellten integrierten Halbleiterbauelementen hergestellt worden sind, beispielsweise von Bipolartransistoren oder von Feldeffekttransistoren. Eine Isolierschicht 14 dient zum Isolieren der Bauelemente von über der Isolierschicht 14 liegenden Metallisierungslagen. Die Isolierschicht 14 besteht beispielsweise aus Siliziumdioxid. Außerdem sind in der Isolierschicht 14 Kontakte, z.B. aus Wolfram, zum Halbleitersubstrat 12 angeordnet und ggf. auch sogenannte lokale Verbindungen, z.B. ebenfalls aus Wolfram.
  • Nach einem Planarisierungsschritt der Isolierschicht 14, beispielsweise mit einem CMP-Verfahren (chemisch-mechanisches Polieren) wurde eine dielektrische Zwischenschicht 16 aufgebracht, beispielsweise aus Siliziumnitrid. Die Dicke der Zwischenschicht 16 liegt beispielsweise im Bereich von 20 nm bis 100 nm. Anschließend wurde eine Dielektrikumsschicht 18 aufgebracht, beispielsweise eine Schicht aus Siliziumdioxid. Die Dielektrikumsschicht 18 hat beispielsweise eine Dicke größer als 200 nm und kleiner als 750 nm. Anschließend werden die Isolierschicht 18 und die Zwischenschicht 16 mit Hilfe eines fotolithografischen Verfahrens strukturiert. Ganzflächig wird eine Barriere-/Keimbildungsschicht 20 abgeschieden, die beispielsweise eine Tantalnitridschicht und eine dünne Keimbildungsschicht enthält, die bspw. aus Kupfer besteht. Anschließend wird mit Hilfe eines galvanischen Verfahrens Kupfer abgeschieden, wobei unter anderem eine Via-Füllung 22 einer Vialage V1 entsteht. Danach wird mit Hilfe eines CMP-Verfahrens planarisiert, wobei Bereiche der Barriere-/Keimbildungsschicht 20 entfernt werden, die nicht in Vias angeordnet sind. Alternativ lassen sich die Vias auch mit bspw. CVD-Wolfram (Chemical Vapor Deposition) füllen, wobei dann keine Keimbildungsschicht 20 erforderlich ist.
  • Nach dem Planarisieren wird ganzflächig eine Keimbildungsschicht 24 abgeschieden, die elektrisch leitfähig ist. Beispielsweise wird eine metallische Schicht verwendet. Geeignete Metalle sind unter anderem Kupfer, Tantal, Titan, Aluminium, Wolfram, Eisen, Kobalt, Nickel, Ruthenium, Iridium, Platin, Rhenium und gegebenenfalls auch deren Legierungen. Außerdem sind auch gut leitende nicht edle Stoffe geeignet. Weiterhin ist beispielsweise amorpher leitfähiger Kohlenstoff geeignet. Die Keimbildungsschicht hat beispielsweise eine Dicke im Bereich von 3 nm (Nanometer) bis zu 20 nm. Nach dem Aufbringen der Keimbildungsschicht 24 wird eine elektrisch isolierende Hilfsschicht 26 aufgebracht, beispielsweise aus Siliziumdioxid. Die Hilfsschicht 26 wird mit Hilfe eines fotolithografischen Verfahrens und ggf. einer Hartmaske strukturiert. Alternativ wird als Hilfsschicht 26 auch direkt ein Resist verwendet.
  • Beim Strukturieren der Hilfsschicht 26 werden Bereiche der Keimbildungsschicht 24 freigelegt, in denen Leitbahnen einer Leitbahnlage M1 erzeugt werden sollen. Mit Hilfe einer elektrisch-chemischen Abscheidung wird anschließend das Material für die Leitbahnen abgeschieden, siehe beispielsweise Leitbahn 28. Bei der elektrochemischen Abscheidung wird die Keimbildungsschicht 24 am Rand des Wafers kontaktiert, so dass sie die Funktion einer vergrabenen Elektrode hat. Im Ausführungsbeispiel wird Kupfer als Material für die Leitbahn 28 verwendet. Die Dicke der Hilfsschicht 26 liegt beispielsweise im Bereich von 200 nm bis 500 nm. Im Ausführungsbeispiel erstreckt sich die Leitbahn 28 tiefer in die Blattebene als das Via 22.
  • Nach dem Erzeugen der Leitbahn 28 wird die Hilfsschicht 26 wieder entfernt, beispielsweise nass-chemisch mit beispielsweise Flusssäure oder auch durch eine Trockenätzung. Beim Entfernen der Hilfsschicht 26 wird selektiv zur Keimbildungsschicht 24 geätzt, so dass Bereiche der Keimbildungsschicht 26 freiliegen, die zwischen Leitbahnen 28 liegen.
  • Nach dem Freilegen der nicht von Leitbahnen oder Leitstrukturen bedeckten Keimbildungsschicht 24 werden Bereiche der Keimbildungsschicht 24 entfernt, die zwischen den Leitbahnen 28 liegen, d.h. nicht von Leitbahnen 28 bedeckt sind. Beispielsweise wird das Rückätzen der Keimbildungsschicht 24 nass-chemisch durchgeführt, beispielsweise mit Ammoniumperoxidsulfat (NH4)2S2O8. Anisotrope Trockenätzprozesse sind ebenfalls zum Rückätzen der Keimbildungsschicht 24 geeignet. Besteht die Keimbildungsschicht 24 aus einem anderen Material als die Leitbahn 28, so kann selektiv zur Leitbahn 28 geätzt werden. Beispielsweise bei einer kohlenstoffbasierten Keimbildungsschicht 24 mit einem H2- und/oder O2-Plasma. Eine Verbesserung der Selektivität ist durch den Einsatz von anderen Elektrodenmaterialien als Kupfer erreichbar.
  • Wie weiter in 2 dargestellt ist, wird danach eine dünne elektrisch leitfähige Barriereschicht 52 abgeschieden, beispielsweise eine Titanschicht, eine Tantalschicht, eine Titannitridschicht oder eine Tantalnitridschicht. Alternativ wird eine elektrisch isolierende Barriereschicht 52 verwendet, z.B. eine Siliziumnitridschicht. Die Barriereschicht 52 verhindert eine Kupferdiffusion in angrenzendes Dielektrikum. Die dünne Barriereschicht wird im Ausführungsbeispiel anisotrop zurückgeätzt, so dass die Barriereschicht 52 nur noch an den Seitenwänden der Leitbahnen verbleibt, siehe Leitbahn 28 in 2. Die Barriereschichtabscheidung und Rückätzung kann auch durch eine selektive Abscheidung einer Barriereschicht in einem Schritt erfolgen, z.B. einer CoWP-Barriereschicht (Kobalt Wolfram Phosphor). Wie in 2, Pfeil 56, dargestellt ist, liegt an einer Grenzfläche 50 zwischen zwei Leitstrukturlagen, nämlich zwischen der Vialage V1 und der Metallisierungslage bzw. Leitbahnlage M1, nach dem anisotropen Ätzen keine Barriereschicht mehr. Deshalb wird in einem folgenden Schritt Material einer Isolierschicht 54 direkt auf der Isolierschicht 18 abgeschieden. Im Ausführungsbeispiel wird als Intermetall-Dielektrikum bzw. Isolierschicht 54 beispielsweise eine Siliziumdioxidschicht mit Hilfe eines Ozon-TEOS-Verfahrens (Tetra Ethyl Ortho Silicate) erzeugt.
  • Wie weiter in 3 dargestellt ist, wird nach dem Abscheiden der Isolierschicht 54 erneut ein CMP-Schritt zur Oberflächenplanarisierung durchgeführt. Anschließend werden eine Zwischenschicht 70, beispielsweise aus Siliziumnitrid, und eine Isolierschicht 72, beispielsweise aus Siliziumdioxid, abgeschieden. Eine Vialage V2 wird beispielsweise mit Hilfe eines einfach Damascene-Verfahrens hergestellt, wobei in einer an die Leitbahn 28 angrenzenden Aussparung eine Barriere-/Keimbildungsschicht 74 sowie eine Via-Füllung 76 erzeugt wird. Danach wird eine Leitbahnlage M2LB hergestellt, wobei eine dielektrische Zwischenschicht 78 und eine elektrisch isolierende Isolierschicht 80 abgeschieden werden.
  • Bei einem anderen Ausführungsbeispiel wird eine Via-Lage mit einem galvanischen Verfahren erzeugt, bei dem die Keimbildungsschicht 24 verwendet wird, d.h. eine vergrabene Keimbildungsschicht.
  • Bei einer weiteren Abwandlung wird nach dem Entfernen der Hilfsschicht ein Verfahren benutzt, bei dem Hohlräume zwischen den Leitbahnen der Metallisierungslage erzeugt werden, in der die Leitbahn 28 angeordnet ist. In diesem Fall kann auch die Barriereschicht 52 entfallen.
  • Die Barriereschicht 52 kann sowohl aus einem elektrisch leitfähigen als auch aus einem elektrisch isolierenden Material bestehen. Besteht die Barriereschicht 52 aus elektrisch isolierendem Material, z.B. aus Siliziumnitrid, so kann das Rückätzen der Barriereschicht 52 entfallen. Die Barriereschicht wird bei einem weiteren Ausführungsbeispiel vor dem Erzeugen der Leitbahn 28 in eine Aussparung abgeschieden, die in der Isolierschicht 26 für die Leitbahn 28 erzeugt worden ist. Es wird zur Gewährleistung eines kolumnaren Wachstums elektrisch isolierendes Material verwendet, das vor dem Durchführen des Galvanisierens anisotrop rückgeätzt werden muss, um die Keimbildungsschicht 24 erneut in den Bereichen freizulegen, in denen die Leitbahn 28 erzeugt werden soll, wobei Bereiche der Barriereschicht jedoch an Seitenwänden der Aussparung verbleiben.
  • Bei allen Ausführungsbespielen lassen sich Barrieren zum Substrat hin erzeugen, wenn unter der Keimbildungsschicht eine elektrisch leitfähige Barriere angeordnet wird, z.B. enthaltend oder bestehend aus Tantal oder Tantalnitrid, bzw. aus einem Schichtstapel von Schichten aus jeweils einem dieser Materialien.
  • Die 4 und 5 zeigen Herstellungsstufen bei der Herstellung einer integrierten Schaltungsanordnung 110. Ausgehend von einem einkristallinen Siliziumsubstrat 112 wird wiederum eine Bauelementelage 113 erzeugt. Die Bauelemente der Bauelementelage werden nach oben hin durch eine Isolierschicht 114 isoliert, in die gegebenenfalls Leitstrukturen eingebracht werden. Nach dem Planarisieren der Isolierschicht 114 wird eine Zwischenschicht 116 abgeschieden. Via-Füllungen 122, 123 in einer auf der Zwischenschicht 116 abgeschiedenen Isolierschicht 118 werden mit Hilfe eines einfachen Damascene-Verfahrens hergestellt, wobei Barriere-/Keimbildungsschichten 120 und 121 verwendet werden und ein galvanisches Verfahren durchgeführt wird. Bereiche der Barriere-/Keimbildungsschicht 120, 121, die außerhalb der Via-Füllungen 122 und 123 liegen, werden nach der Viafüllung mit Hilfe eines CMP-Verfahrens planarisiert, wobei auch überschüssiges Kupfer entfernt wird.
  • Anschließend wird eine Keimbildungsschicht 124 planar und ganzflächig abgeschieden. Die Keimbildungsschicht 124 besteht aus einem Material, das sich umwandeln lässt, nachdem eine elektrisch isolierende Isolierschicht 154 auf der Keimbildungsschicht 124 abgeschieden worden ist. Die Umwandlung wird beispielsweise dadurch ermöglicht, dass die Isolierschicht 154 aus einem porösen Material hergestellt wird oder aus einem Material, das sich nach der Herstellung von Leitbahnen 128 und 129 in poröses Material umwandeln lässt.
  • Wie in 4 weiter dargestellt ist, wird die Isolierschicht 154 mit Hilfe eines fotolithografischen Verfahrens strukturiert, um Bereiche der Keimbildungsschicht 124 freizulegen, in denen Leitbahnen erzeugt werden sollen. Anschließend wird eine Barriereschicht 152 konform abgeschieden und mit Hilfe eines anisotropen Ätzprozesses zurückgeätzt, so dass Barrierematerial nur an den Seitenwänden der Aussparungen in der Isolierschicht 154 verbleiben. Die Barriereschicht 152, 153 besteht aus einem elektrisch isolierenden Material. Alternativ besteht die Barriereschicht 152, 153 aus elektrisch leitfähigem Material, wobei jedoch selektiv galvanisiert wird, so dass sich beim Galvanisieren direkt kein Material an der elektrisch leitfähigen Barriereschicht abscheidet. Direkt wird Material nur an der Keimbildungsschicht 124 bzw. an Material der zu erzeugenden Leitstruktur abgeschieden.
  • Nach dem Einbringen der Barriereschicht 152, 153 und deren anisotropes Rückätzen wird mit Hilfe eines galvanischen Verfahrens Kupfer für die Leitbahnen 128 und 129 abgeschieden, wobei die Keimbildungsschicht 124 als vergrabene Elektrode dient und ein Wachstum von unten nach oben auftritt. Gemäß einer ersten Variante enthält die Isolierschicht 154 Partikel, die bei einer erhöhten Temperatur verdampfen oder veraschen, z.B. einer Temperatur größer 200°C (Grad Celsius), so dass nach dem Galvanisieren Poren in der Isolierschicht 154 erzeugt werden können. Im Zusammenhang mit solchen Verfahren wird auch von Porogen-Verfahren gesprochen. Geeignete Materialien für die Isolierschicht 154 sind MSQ (Methyl SilsesQuioxane) und HSQ (Hydrogen SilsesQuioxane), in denen beispielsweise organische Partikel eingeschlossen werden. Als Materialien für die Keimbildungsschicht 124 eignen sich neben den Materialien der Keimbildungsschicht 24 auch leitfähige Polymere. Beispielsweise wird mit Hilfe eines Sauerstoffplasmas eine Oxidation durchgeführt, bei welcher der Sauerstoff die poröse Isolierschicht 154 durchdringt, die auch als low-k-Dielektrikum genutzt wird.
  • Optional wird vor dem Umwandeln ein Temperschritt, vorzugsweise in Inertgas, durchgeführt, bei dem zwischen der Viafüllung 122, 123 und der angrenzenden Leitbahn 128 bzw. 129 schwer umwandelbare bzw. schwer oxidierbare Legierungsbereiche 126, 127 aus den aneinadergrenzenden Materialien gebildet werden. Die Legierungsbereiche 126, 127 verhindern eine unbeabsichtigte Stoffumwandlung beim Umwandeln der Keimbildungs schicht 124 in Bereichen in denen ein kleiner ohmscher Widerstand gefordert ist.
  • Wie in 5 dargestellt ist, wird eine selektive Oxidation und damit eine selektive Umwandlung erreicht, weil sich an der Zwischenschicht Metall(Cu)/Elektrode beispielsweise eine Legierung bildet, z.B. Al(Cu) oder Cu(Al). Die Selektivität wird außerdem dadurch erreicht, dass die Leitbahnen 128 und 129 Bereiche bedecken, in denen keine Umwandlung erfolgen soll, so dass an diese Bereiche auch kein Sauerstoff dringen kann. Wie in 5 dargestellt ist, entstehen aus den nicht von Leitbahnen 128 und 129 bedeckten Bereichen der Keimbildungsschicht 124 umgewandelte Schichtbereiche 150, die elektrisch isolierend sind. Bei einem Ausführungsbeispiel enthält die Keimbildungsschicht 124 beispielsweise Aluminium bzw. besteht aus Aluminium. Die Leiterbereiche 122, 128 bzw. 123, 129 enthalten beispielsweise Kupfer. In den Leiterbereichen bildet sich bei einem Temperschritt zwischen den Kupfermaterialien z.B. eine Aluminium-Kupfer-Legierung aus. In den durch thermische Behandlung oxidierten Bereichen bildet sich aus dem elektrisch leitfähigen Aluminium elektrisch isolierendes Aluminiumoxid Al2O3.
  • Wie in 5 weiter dargestellt ist, sind damit eine Vialage V1 und eine Leitbahnlage M1 hergestellt. Verfahrensschritte zum Herstellen weiterer Leitstrukturlagen mit Hilfe von Damascene-Verfahren, d.h. insbesondere mit Hilfe von Planarisierungsschritten, schließen sich an, siehe beispielsweise Zwischenschicht 170 und Isolierschicht 172.
  • 6 zeigt eine Herstellungsstufe bei der Herstellung einer integrierten Schaltungsanordnung 210, bei deren Herstellung bis auf die folgenden erläuterten Unterschiede wie bei der Herstellung der Schaltungsanordnung 110 vorgegangen wird. Insbesondere wird von einem einkristallinen Substrat 212 ausgegangen, auf dem eine Isolierschicht 214 abgeschieden wird. Die Isolierschicht 214 wird planarisiert. Danach werden eine dielektrische Zwischenschicht 216, eine elektrisch isolierende Isolierschicht 218 und eine Hilfsschicht 219 ganzflächig abgeschieden und mit Hilfe eines fotolithografischen Verfahrens strukturiert. Für die Abmessungen und Materialien der Zwischenschicht 216 und der Isolierschicht 218 wird auf die Ausführungen zur 1, Zwischenschicht 16 bzw. Isolierschicht 18 verwiesen. Die Hilfsschicht 219 hat beispielsweise eine Schichtdicke im Bereich von 20 nm (Nanometer) bis 100 nm und enthält Stoffe, die bei einer Temperatur ausgasen und bspw. zu einer Stoffumwandlung in einer angrenzenden Keimbildungsschicht 224 führen können, insbesondere zu einer Oxidation. Diese Umwandlung wird später durchgeführt und weiter unten noch näher erläutert.
  • Nach dem Strukturieren der Hilfsschicht 219, der Isolierschicht 218 und der Zwischenschicht 216 wird mit Hilfe eines einfachen Damascene-Verfahrens und unter Verwendung der Barriere-/Keimbildungsschicht 220 eine Via-Lage V1 erzeugt, die beispielsweise eine Via-Füllung 222 aus Kupfer enthält. Die Via-Füllung 222 wird mit einer Barriere-/Keimbildungsschicht 220 geschützt, die eine Ausdiffusion von Kupferatomen in die Isolierschicht 218 verhindern soll.
  • Nach dem Galvanisieren zur Erzeugung der Via-Lage V1 wird ein CMP-Verfahren (Chemisches Mechanisches Polieren) durchgeführt. Dabei dient die Hilfsschicht 219 als Stoppschicht. Auf die Hilfsschicht 219 und angrenzend an die Oxidationshilfsschicht 219 wird anschließend eine Keimbildungsschicht 224 abgeschieden, die beispielsweise aus den für die Keimbildungsschicht 24 bzw. 124 genannten Materialien besteht. Danach wird eine elektrisch isolierende Isolierschicht 254 abgeschieden, die jedoch nicht porös bzw. sauerstoffdurchlässig sein muss. Die Isolierschicht 254 wird mit Hilfe eines fotolithografischen Verfahrens strukturiert, wobei eine Aussparung 251 erzeugt wird. In der Aussparung 251 wird eine elektrisch isolierende Barriereschicht 252 erzeugt und anisotrop zurückgeätzt, so dass nur noch Seitenwände der Ausspa rung 251 mit Bereichen der Barriereschicht 252 bedeckt sind. Aber auch elektrisch leitfähige Barriereschichten 252 werden verwendet, wobei ein Material gewählt wird, zu dem die Keimbildungsschicht 224 selektiv beim Galvanisieren beschichtet werden kann, bspw. bei Wahl einer geeigneten Galvanisierungsspannung oder geeigneter Zusätze im Galvanisierungsbad.
  • Nach dem Erzeugen der Barriereschichtbereiche 252 wird ein Galvanisierungsverfahren durchgeführt, bei dem die Keimbildungsschicht 224 als vergrabene Elektrode dient. In der Aussparung 251 wird eine nicht dargestellte Leitbahn einer Leitbahnlage M1 erzeugt. Die Leitbahn ragt bei einem Ausführungsbeispiel etwas über die Aussparung 251 hinaus. In einem folgenden Planarisierungsschritt wird die Leitbahn in der Aussparung 251 planarisiert, insbesondere mit einem CMP-Verfahren.
  • Unmittelbar nach dem Galvanisieren zum Füllen der Aussparung 251 oder zu einem späteren Zeitpunkt werden Bereiche der Keimbildungsschicht 224, die nicht von Leitbahnen bedeckt sind, in elektrisch isolierende Bereiche umgewandelt. Beispielsweise wird eine thermische Behandlung bei Temperaturen größer 200°C (Grad Celsius) oder größer 300°C, jedoch kleiner als 500°C durchgeführt. Dabei treten Stoffkomponenten, insbesondere Sauerstoff aus der Hilfsschicht 219 in die angrenzenden Bereiche der Keimbildungsschicht 224 aus und oxidieren das Material der Keimbildungsschicht 224 in diesen Bereichen. In dem Ausführungsbeispiel wird eine Zweilagen-Opferschicht 253 aus der Hilfsschicht 219 und der Keimbildungsschicht 224 verwendet. Bei anderen Ausführungsbeispielen werden dreilagige oder mehrlagige Opferschichten verwendet. An Stelle von Sauerstoff lässt sich auch eine Hilfsschicht 219 mit anderen Hilfsstoffen verwenden, beispielsweise mit Stickstoff, mit Kohlenstoff oder mit Phosphor. Auch andere sonst z.B. für Silizium übliche Dotierstoffe lassen sich für die chemischen Reaktionen und für die Umwandlungsprozesse nutzen. Als untere Hilfsschicht 219 wird beispielsweise dotiertes Glas verwen det. Die Ausbildung einer elektrisch nicht-leitenden bzw. isolierenden Schicht nach der elektrochemischen Abscheidung ist somit in definierten Bereichen selektiv durch Eintreiben der Dotierstoffe, wie z.B. Sauerstoff bei einer thermischen Behandlung möglich. Die Selektivität bei der Oxidation wird durch die Strukturierung der Hilfsschicht 219 beim Einbringen der Aussparung für die Leitbahn erreicht.
  • So wird bei einer Keimbildungsschicht 224 aus Aluminium oder einer Aluminiumlegierung mit weniger als 5 Atomprozent Zusätzen eine Hilfsschicht 219 aus mit Sauerstoff dotiertem Glas verwendet. Als Hilfsschicht ist aber bspw. auch eine Siliziumdioxidschicht geeignet, die an ihrer Oberfläche überstöchiometrisch mit Sauerstoffatomen angereichert ist. Alternativ wird bspw. bei einer Keimbildungsschicht aus Aluminium oder einer Aluminiumlegierung mit weniger als 5 Atomprozent Zusätzen eine Siliziumschicht als Hilfsschicht 219 verwendet, wobei die Hilfsschicht 219 mit Sauerstoffatomen hoch dotiert wird. Die Dotierung erfolgt bspw. während der Abscheidung, d.h. in situ, oder nach der Abscheidung, bspw. mittels Implantation.
  • Bei einem alternativen Ausführungsbeispiel wird die Hilfsschicht 219 oberhalb, d.h. nach, der Keimbildungsschicht 224 aber unterhalb, d.h. vor, der Isolierschicht 254 abgeschieden und beim Strukturieren der Isolierschicht 254 mit strukturiert.
  • Die an Hand der 4 bis 6 erläuterten Verfahren lassen sich nicht nur bezüglich von Leiterbahnen 128, 129 sondern auch bezüglich von Vias durchführen, so dass dann in den Vias ein kolumnares Wachstum erzielt wird.
  • Wie an Hand der 7 dargestellt wird, lassen sich die an Hand der 1 bis 6 erläuterten Verfahren nicht nur im Rahmen der Herstellung einer einzelnen Leitstrukturlage sondern auch im Rahmen eines Verfahrens durchführen, das einem dualen Damascene-Verfahren ähnelt, bei dem mit einem Galvanisierungsverfahren Leitstrukturen einer Vialage und einer Leitbahnlage erzeugt werden. Zum Erzeugen einer integrierten Schaltungsanordnung 330 wird von einem einkristallinen Substrat 312 ausgegangen. Nach dem Herstellen von integrierten Halbleiterbauelementen in einer Bauelementelage 313 wird eine elektrisch isolierende Isolierschicht 314 abgeschieden, in der Kontakte 315 bzw. lokale elektrisch leitfähige Verbindungen 317 erzeugt werden. Anschließend wird mit einem CMP-Verfahren planarisiert.
  • Nach dem Planarisieren der Isolierschicht 314 wird eine der Zwischenschicht 16, 116 bzw. 216 entsprechende Zwischenschicht 316 abgeschieden. Danach wird eine Isolierschicht 318 abgeschieden, für deren Dicke und Materialzusammensetzung das oben zur Isolierschicht 18 Gesagte gilt. Optional wird eine Hilfsschicht 219 entsprechende Hilfsschicht abgeschieden. Die Isolierschicht 318 und die Zwischenschicht 316 und gegebenenfalls auch die Oxidationshilfsschicht werden mit einem fotolithografischen Verfahren unter Verwendung eines Resists strukturiert, wobei eine Aussparung 380 erzeugt wird.
  • Nach dem Erzeugen der Aussparung 380 wird eine elektrisch leitfähige oder elektrisch isolierende Barriereschicht in der Aussparung 380 erzeugt, insbesondere nur an den Seitenwänden der Aussparung 380. Anschließend wird ganzflächig eine Keimbildungsschicht 320 abgeschieden, die sich sowohl außerhalb der Aussparung 380 als auch am Boden und an den Seitenwänden der Aussparung 380 erstreckt, jedoch die Aussparung 380 nicht vollständig füllt. Die Keimbildungsschicht 320 besteht beispielsweise aus einem Material, das oben für die Keimbildungsschicht 24 bzw. 124 genannt worden ist. Auch bezüglich der Schichtdicke der Keimbildungsschicht 320 wird auf die Keimbildungsschicht 24, 124 bzw. 224 verwiesen.
  • Ohne zwischenzeitlich durchgeführte galvanische Abscheidung wird nach dem Abscheiden der Keimbildungsschicht 320 eine Isolierschicht 354 abgeschieden, die bezüglich Material und Schichtdicke der Isolierschicht 26, 154, 254 entspricht. Beim Abscheiden der Isolierschicht 354 wird auch die Aussparung 380 gefüllt.
  • Anschließend wird die Isolierschicht 354 mit einem fotolithografischen Verfahren strukturiert, wobei oberhalb der Aussparung 380 eine Aussparung 382 erzeugt wird. Auch die Aussparung 380 wird beim Strukturieren der Isolierschicht 354 wieder freigelegt, so dass die Keimbildungsschicht 320 sowohl am Boden der Aussparung 382 als auch in der Aussparung 380 freiliegt.
  • Anschließend oder zu einem späteren Zeitpunkt werden Barriereschichtbereiche 352 aus elektrisch isolierendem oder aus elektrisch leitfähigem Material erzeugt, insbesondere an Seitenwänden der Aussparung 382. Nach dem Freilegen der Keimbildungsschicht 320 wird ein galvanisches Verfahren durchgeführt, bei dem wie bei einem dualen Damascene-Verfahren beide Aussparungen 380 und 382 mit elektrisch leitfähigem Material gefüllt werden, insbesondere mit Kupfer oder einer Kupferlegierung. Dabei tritt in der Aussparung 380 seitliches und vertikales Wachstum auf. In der Aussparung 382 tritt dagegen überwiegend bzw. dominant kolumnares Wachstum auf, d.h. Wachstum des Kupfers von unten nach oben.
  • Nach dem Galvanisieren wird so weiterprozessiert, wie oben für die 1 bis 3, 4 und 5 bzw. 6 erläutert worden ist. In 7 deuten Punkte weitere Leitstrukturen 384 an, die lateral neben den in 7 dargestellten Leitstrukturen liegen. Bei einem dualen Damascene-Verfahren muss als untere Metallisierungslage eine Via-Lage erzeugt werden, über der und angrenzend an sie dann eine Leitbahnlage erzeugt wird.
  • Bei anderen Ausführungsbeispielen werden die an Hand der 1 bis 7 erläuterten Verfahrensschritte in tieferen oder höheren Leitstrukturlagen, d.h. Vialage oder Leitbahnla gen, als erläutert durchgeführt. Hierbei bedeutet tiefer näher am Substrat. Höher bedeutet weiter weg vom Substrat als erläutert. Bspw. wird das selektive Galvanisieren in der Metallisierungslage bzw. Leitbahnlage M2 bzw. M3. Das selektive Galvanisieren wird vorzugsweise nur in einer oder in mehreren nicht jedoch in allen Leitstrukturlagen durchgeführt. So werden insbesondere obere Leiststrukturlagen mit kostengünstigeren herkömmlichen einfach oder dual Damascene-Verfahren, d.h. mit unselektiven Galvanisieren, erzeugt.
  • Zusammenfassend gilt, dass durch die Erfindung neuartige Verfahren zur Erzeugung von horizontal verlaufenden bzw. vertikal verlaufenden Leiterbahn- bzw. Lochverbindungen durch eine elektrochemische Abscheidung mit Hilfe einer vergrabenen und nur an vordefinierten Bereichen offenliegenden Opferelektrode bzw. Leitplatte angegeben werden. Die Erfindung findet beispielsweise Anwendung in der Verdrahtungstechnologie in integrierten Schaltkreisen.
  • Vor der Abscheidung des Dielektrikums wird eine ganzflächige dünne leitende Schicht abgeschieden, die später als Wachstumskeimbildungsschicht bzw. Elektrode dienen soll. Nachdem das Dielektrikum strukturiert wurde, liegt die darunterliegende Wachstumskeimbildungsschicht am Boden der Strukturen im Dielektrikum frei. Durch diese Vorstrukturierung kann die Wachstumskeimbildungsschicht als Elektrode verwendet werden und die elektrochemische Abscheidung bzw. das pattern plating kann selektiv an genau an diesen Stellen stattfinden. Eine mögliche Prozessierung besteht darin, als Elektrolyt eine Schwefelsäurekupfersulfat-Lösung (CuSO4) bei optimalen Abscheidebedingungen von 20 mA/cm2 zu verwenden. Geeignete Prozessparameter sind beispielsweise 0,05 Volt, 7 mA (Milliampere), 2 Minuten bzw. 0,05 Volt, 4 bis 5 mA, 1 Minute (wobei dies die Standard Plating Bedingungen sind). Neben einem konstanten Stromfluss ist gegebenenfalls auch ein gepulster Stromfluss geeignet, wobei der Strom bei einer konstanten Spannung gepulst wird.
    • 10, 110, 210, 310
    Integrierte Schaltungsanordnung
    L
    Laterale Richtung
    V
    Vertikale Richtung
    12, 112, 212, 312
    Substrat
    13
    Bauelementelage
    14, 114, 214, 314
    Isolierschicht
    16, 116, 216
    Zwischenschicht
    18, 118, 218
    Isolierschicht
    20, 120, 220
    Barriere-/Keimbildungsschicht
    22, 122, 222
    Via-Füllung
    24, 124, 224
    Keimbildungsschicht
    26
    Hilfsschicht
    28, 128
    Leitbahn
    50
    Gestrichelte Linie
    52, 152, 252
    Barriereschicht
    54, 154, 254
    Isolierschicht
    56
    Pfeil
    70
    Zwischenschicht
    72
    Isolierschicht
    74
    Barriere-/Keimbildungsschicht
    76
    Via
    78
    Zwischenschicht
    80
    Isolierschicht
    121
    Barriere-/Keimbildungsschicht
    123
    Via-Füllung
    126, 127
    Legierungsbereich
    150
    Umgewandelter Schichtbereich
    219
    Oxidationshilfsschicht
    251, 380, 382
    Aussparung
    253
    Umgewandelter Schichtbereich
    315, 317
    Leitbahn
    384
    Weitere Leitstruktur
    OS
    Oberseite
    M1
    Leitbahnlage
    V1
    Vialage

Claims (16)

  1. Verfahren zum Herstellen von Leitstrukturen einer integrierten Schaltungsanordnung (10), wobei die folgenden Schritte zur Herstellung einer Leitstrukturlage (M1, V1) einer integrierten Schaltungsanordnung (10) ausgeführt werden: Aufbringen einer elektrisch leitfähigen Keimbildungsschicht (24), Aufbringen einer elektrisch isolierenden Isolierschicht (26) nach dem Aufbringen der Keimbildungsschicht (24), Strukturieren der Isolierschicht (26), wobei Bereiche der Keimbildungsschicht (24) freigelegt werden, galvanische Abscheidung eines elektrisch leitfähigen Materials an den freigelegten Bereichen der Keimbildungsschicht (24), wobei die Leitstrukturen der Leitstrukturlage (M1LB) erzeugt werden, und wobei die kleinste laterale Abmessung der Leitstruktur kleiner als zwei Mikrometer oder kleiner als 1 Mikrometer oder kleiner als 500 Nanometer ist.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Leitstrukturlage eine Leitbahnlage (M1) ist, die eine Vielzahl von langgestreckten Leitbahnen (28) enthält, oder dass sie eine Via-Lage (V1) ist.
  3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das galvanisch abgeschiedene Material der Leitstrukturlage (M1, V1) eine vertikale Dicke hat, die kleiner als 1 μm oder kleiner als 500 nm ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Aspektverhältnis der Leitstruktur (28) größer als 1,3 oder größer als 2 ist, vorzugsweise aber kleiner als 10.
  5. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Schritte: Planarisieren der Oberfläche der integrierten Schaltungsanordnung (10), Aufbringen der Keimbildungsschicht (24) auf die planarisierte Oberfläche.
  6. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Schritte: Entfernen der Isolierschicht (26) nach dem Galvanisieren, und Entfernen von Bereichen der Keimbildungsschicht (24), die zwischen den Leitstrukturen (28) angeordnet sind.
  7. Verfahren nach einem der Ansprüche 1 bis 5, gekennzeichnet durch den Schritt: Umwandeln von Bereichen der Keimbildungsschicht (24), die zwischen den Leitstrukturen (28) angeordnet sind, in elektrisch isolierende Bereiche ohne Entfernen der Isolierschicht (26), vorzugsweise durch Oxidieren der umzuwandelnden Bereiche.
  8. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Schritte: Aufbringen einer elektrisch isolierenden Grundschicht (318), Strukturieren der Grundschicht (318), wobei eine die Grundschicht durchdringende Aussparung (380) erzeugt wird, Aufbringen der Keimbildungsschicht (320) nach dem Strukturieren der Grundschicht (318), wobei die Keimbildungsschicht (320) auch in die Aussparung (380) eingebracht wird, galvanische Abscheidung einer Via-Leitstruktur in der Aussparung (380) in einer ersten Stufe der galvanischen Abscheidung und galvanische Abscheidung der Leitstruktur der Leitstrukturlage (M1) in einer zweiten Stufe der galvanischen Abscheidung.
  9. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch den Schritt: nach dem Erzeugen der Leitstrukturen (28) der Leitstrukturlage (M1) Erzeugen von Leitstrukturen mindestens einer weiteren Leitstrukturlage (V2) der integrierten Schaltungsanordnung (10).
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass beim Herstellen der weiteren Leitstrukturlage (M2V) die folgenden Schritte ausgeführt werden: Abscheiden einer elektrisch isolierenden weiteren Isolierschicht (72), Strukturieren der weiteren Isolierschicht (72), Aufbringen einer elektrisch leitfähigen weiteren Keimbildungsschicht (74) nach dem Strukturieren der weiteren Isolierschicht (72), weitere galvanische Abscheidung eines Materials der weiteren Keimbildungsschicht (74), wobei Leitstrukturen (76) der weiteren Metallisierungslage erzeugt werden.
  11. Integrierte Schaltungsanordnung (10), mit einer Vielzahl von Halbleiterbauelementen (13), mit einer Leitstrukturlage (M1, V1), die eine Vielzahl von Leitstrukturen (22, 28) in einer Ebene angeordnet enthält, wobei die Ebenen jeweils parallel zu einer die Bauelemente enthaltenden Ebene (13) liegen, und wobei in der Leitstrukturlage (M1, V1) eine Leitstruktur (28) enthalten ist, in der die vertikale Ausdehnung eines Korns der Leitstruktur und/oder eine laterale Ausdehnung des Korns größer als das Zweifache oder größer als das Dreifache der kleinsten lateralen Abmessung der Leitstruktur (28) ist.
  12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, dass Isoliermaterial, das mehr als 50 % oder mehr als 90 % des Volumens zwischen den Leitstrukturen der einen Leitstrukturlage (V1) füllt, an Isoliermaterial grenzt, das mehr als 50 % oder mehr als 90 % des Volumens zwischen Leitstrukturen einer anderen Leitstrukturlage (M1) füllt.
  13. Schaltungsanordnung (10) nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass in einer anderen Leitstrukturlage (M2V, M2LB) der Schaltungsanordnung eine weitere Leitstruktur (76) enthalten ist, deren kleinste laterale Abmessung eine laterale Abmessung eines Korns der weiteren Leitstruktur (76) vorgibt, wobei die vertikale Ausdehnung des Korns und/oder die laterale Ausdehnung des Korns und/oder die laterale Ausdehnung des Korns entlang einer Längsrichtung der weiteren Leitstruktur kleiner als das 1,5-Fache der kleinsten lateralen Abmessung der Leitstruktur (76) ist.
  14. Schaltungsanordnung (10, 400) nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die kleinste laterale Abmessung kleiner als 500 nm oder kleiner als 200 nm ist.
  15. Schaltungsanordnung (10, 400) nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die Leitstruktur (28, 404) aus Kupfer oder einer Kupferlegierung mit weniger als 40 Atomprozent Zusätzen oder mit weniger als 5 Atomprozent Zusätzen besteht.
  16. Schaltungsanordnung (10, 400) nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass die Schaltungsanordnung (10, 400) mit einem Verfahren nach einem der Ansprüche 1 bis 10 hergestellt worden ist.
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