DE102013200048A1 - Verfahren zum Herstellen integrierter Schaltungen mit Ruthenium beschichtetem Kupfer - Google Patents

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Abstract

Es werden Verfahren zum Herstellen integrierter Schaltungen bereitgestellt. Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer integrierten Schaltung ein Abscheiden einer eine Ebene festlegenden dielektrischen Schicht. Gemäß dem Verfahren wird die dielektrische Schicht geätzt, um Gräben zu bilden. Dann wird eine die dielektrische Schicht überlagernde Ruthenium umfassende Schicht abgeschieden. Die Gräben werden mit einem Kupfer umfassenden Metall gefüllt. Das Verfahren umfasst ein Ausnehmen des Kupfer umfassenden Metalls in jedem Graben, um zwischen dem Kupfer umfassenden Metall und der Ebene einen Bereich festzulegen. Der Bereich wird mit einer Deckschicht gefüllt. Die Schichten werden dann wenigstens bis zu der Ebene planarisiert.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft Verfahren zum Herstellen integrierter Schaltungen und insbesondere Verfahren zum Herstellen integrierter Schaltungen mit Verbindungsstrukturen, die Ruthenium beschichtetes Kupfer aufweisen.
  • Hintergrund
  • Leitende Metallverbindungsstrukturen werden zum elektrischen Verbinden von Source-/Drainbereichen und Leitfähigkeitsmerkmalen einer integrierten Schaltung gebildet. Die Verbindungsstrukturen werden herkömmlicherweise durch Strukturieren und Ätzen einer Dielektrikumsschicht, um darin einen Graben zu bilden, Abscheiden einer Liner-/Barrierenschicht zum Beschichten der Seitenwandoberflächen und des Bodens des Grabens und Abscheiden eines leitenden Materials, wie z. B. Wolfram (W) oder Kupfer (Cu), zum Füllen des Grabens gebildet, wobei die Liner-/Barrierenschicht typischerweise eine Kombination aus Schichten, wie z. B. aus Titan (Ti), Tantal (Ta), Ruthenium (Ru), Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (WN) und/oder Kobalt (Co), darstellt. Die Liner-/Barrierenschichten werden vorgesehen, um die Diffusion von leitendem Material in die Dielektrikumsschicht zu verhindern und ein Anhaften des leitenden Materials an die Wände des Grabens zu verbessern.
  • Die Verwendung von Kupfer mit einer Rutheniumschicht kann jedoch eine galvanische Zelle erzeugen, die Korrosion von Kupfer und aktive Kupfer-Ionen hervorruft. Die Kupfer-Ionen können durch die oberen Oberflächen der Liner in das Dielektrikum wandern, woraus sich eine Abnutzung des Dielektrikums ergibt (TDDB, Time Dependent Dielectric Breakdown). Demzufolge ist es wünschenswert, verbesserte Verfahren zum Bilden integrierter Schaltungen mit Verbindungsstrukturen bereitzustellen, die Ruthenium beschichtetes Kupfer aufweisen. Insbesondere sind entsprechende Verfahren erforderlich, um die Bildung von galvanischen Zellen, Kupferkorrosion und Wanderung von Kupfer-Ionen in das Dielektrikum zu verhindern.
  • Demzufolge ist es wünschenswert, Verfahren zum Herstellen integrierter Schaltungen mit Verbindungsstrukturen bereitzustellen, die Ruthenium beschichtetes Kupfer aufweisen. Darüber hinaus ist es wünschenswert, Verfahren zum Herstellen integrierter Schaltungen bereitzustellen, die Kupferkorrosion unterdrücken und eine Kontamination des Dielektrikums durch Kupfer vermeiden. Andere wünschenswerte Merkmale und Eigenschaften sind des Weiteren aus der folgenden detaillierten Beschreibung und den beigefügten Ansprüchen zusammen mit den beiliegenden Figuren und dem vorangehenden technischen Gebiet und Hintergrund ersichtlich.
  • Kurze Zusammenfassung
  • Es werden Verfahren zum Herstellen integrierter Schaltungen bereitgestellt. Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer integrierten Schaltung ein Abscheiden einer dielektrischen Schicht, die eine Ebene festlegt. Die dielektrische Schicht wird geätzt, um Gräben festzulegen. Dann wird eine Ruthenium umfassende Schicht abgeschieden, die die dielektrische Schicht überlagert. Die Gräben werden mit einem Metall gefüllt, welches Kupfer umfasst. Das Verfahren umfasst ein Bilden von Ausnehmungen in dem Kupfer umfassenden Metall in jedem Graben, um zwischen dem Kupfer umfassenden Metall und der Ebene einen Bereich zu bilden. Der Bereich wird mit einer Deckschicht gefüllt. Dann werden die Schichten wenigstens bis zu der Ebene planarisiert.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zum Herstellen einer integrierten Schaltung ein Bereitstellen einer teilweise hergestellten integrierten Schaltung, welche eine dielektrische Schicht mit darin gebildeten Gräben umfasst, wobei die Gräben Öffnungen aufweisen. Die teilweise hergestellte integrierte Schaltung umfasst ferner eine die dielektrische Schicht überlagernde Schicht, welche Ruthenium umfasst, und in den Gräben ein Kupfer umfassendes Metall. Das Verfahren umfasst ein Bilden einer Deckschicht über dem Kupfer umfassenden Metall, um dieses zu bedecken. Das Verfahren umfasst auch ein Planarisieren der teilweise hergestellten integrierten Schaltung, um die Ruthenium aufweisende Schicht zwischen den Gräben, einen Bereich der dielektrischen Schicht zwischen den Gräben und einen Bereich der Deckschicht zu entfernen.
  • Gemäß einer weiteren Ausführungsform wird in einem Verfahren zum Herstellen einer integrierten Schaltung eine Metallverbindungsstruktur gebildet, die Kupfer umfasst, welches an eine Schicht angrenzt und in einer dielektrischen Schicht angeordnet ist, wobei die Schicht Ruthenium aufweist. Das Kupfer wird durch Abscheiden einer Deckschicht über dem Kupfer eingekapselt. Das Verfahren umfasst ferner ein Planarisieren eines Bereichs der Deckschicht, eines Bereichs des Dielektrikums und von Bereichen der Ruthenium aufweisenden Schicht, die nicht neben der Metallverbindungsstruktur angeordnet sind.
  • Kurze Beschreibung der Figuren
  • Nachfolgend werden Ausführungsformen von Verfahren zum Herstellen integrierter Schaltungen mit Verbindungsstrukturen, die Ruthenium beschichtetes Kupfer aufweisen, im Zusammenhang mit den folgenden Figuren beschrieben, wobei ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und wobei die
  • 1 bis 7 in einer Querschnittsansicht einen Bereich einer integrierten Schaltung und Verfahrensschritte zum Herstellen einer integrierten Schaltung gemäß verschiedener Ausführungsformen darstellen.
  • Detaillierte Beschreibung
  • Gemäß verschiedenen Ausführungsformen hierin werden Verfahren zum Herstellen integrierter Schaltungen mit Verbindungsstrukturen bereitgestellt, die Ruthenium beschichtetes Kupfer aufweisen.
  • Die hierin beschriebenen Verfahren vermeiden oder reduzieren Probleme herkömmlicher Prozesse, wenn Verbindungsstrukturen verwendet werden, die Ruthenium beschichtetes Kupfer aufweisen. Es hat sich insbesondere herausgestellt, dass herkömmliche Prozesse die Bildung von galvanischen Zellen aus Kupfer und Ruthenium zur Folge haben. Während eines Planarisierungsschrittes, der gleichzeitig Kupfer, Ruthenium und dielektrisches Material planarisiert, können aktive Kupfer-Ionen in das dielektrische Material wandern, was eine Korrosion von Kupfer und eine TDDB-Verschlechterung zur Folge hat.
  • Um Korrosion von Kupfer und TDDB-Verschlechterung zu vermeiden wird im Rahmen der vorliegenden Verfahren ein Freilegen von Kupfer hinsichtlich des dielektrischen Materials verhindert. Ferner wird im Rahmen der vorliegenden Verfahren vermieden, dass eine Wechselwirkung zwischen Kupfer und Ruthenium während der Planarisierung von Ruthenium auftritt. Insbesondere erfolgt gemäß der vorliegenden Verfahren ein Ausnehmen von Kupfer in den mit Ruthenium beschichteten Gräben und ein Bedecken, oder anderweitiges Einkapseln, von Kupfer, beispielsweise durch mindestens eines aus Kobalt, Mangan, Kobalt-Wolfram-Phosphor, Tantal, Titan, Tantal-Titan und einem dielektrischen Material. Dann kann Ruthenium planarisiert werden. Während der Planarisierung von Ruthenium wird ein Bereich des Deckmaterials planarisiert. Das Kupfer verbleibt eingekapselt unterhalb des Deckmaterials und es wird nicht zusammen mit Ruthenium planarisiert. Folglich wird eine Wanderung von Kupfer-Ionen, und die sich ergebende TDDB, unterbunden. Die vor oder nach den hierin beschriebenen Verfahrensschritten durchgeführten Verarbeitungen können abhängig von den gewünschten Strukturen integrierter Schaltungen und/oder den Prozessflüssen variieren.
  • In den 1 bis 7 sind Verarbeitungsschritte in Verfahren zum Herstellen integrierter Schaltungen gemäß verschiedener Ausführungsformen dargestellt. Hinsichtlich Design und Zusammenstellung integrierter Schaltungen sind unterschiedliche Schritte bekannt. Um einer kompakten Darstellung willen werden deshalb herkömmliche Schritte hierin nur kurz erwähnt oder in der Erläuterung vollständig weggelassen, ohne auf bekannte Details hinsichtlich der Verarbeitung näher einzugehen. Es wird außerdem angemerkt, dass integrierte Schaltungen eine variierende Anzahl von Komponenten umfassen und einzelne, in den Figuren dargestellte Komponenten eine Vielzahl von Komponenten repräsentieren können.
  • In der Darstellung von 1 beginnt der Herstellungsprozess einer integrierten Schaltung 10 gemäß einer beispielhaften Ausführungsform durch Bereitstellen eines dielektrischen Materials 12. In typischen Herstellungsprozessen wird das dielektrische Material 12 über Transistorvorrichtungen auf einem Halbleitersubstrat abgeschieden, nachdem Front-End-Of-Line(FEOL)-Prozesse abgeschlossen sind. Das dielektrische Material 12 weist darstellungsgemäß eine Oberfläche 14 auf, die eine Ebene 16 festlegt. Herkömmlicherweise wird das dielektrische Material 12 mittels einer chemischen Gasphasenabscheidung (CVD) abgeschieden, obwohl ein jeder gewünschter Abscheidungsprozess verwendet werden kann. Obwohl das dielektrische Material 12 ein beliebiges geeignetes Material zum Isolieren der Transistoren und Back-End-Of-Line(BEOL)-Verbindungsstrukturen sein kann, ist es gemäß einer beispielhaften Ausführungsform durch ein dielektrisches Material mit sehr geringer Dielektrizitätskonstante (ULK, ultra low k-dielectric material; ε < 4) gegeben.
  • Es werden, wie dargestellt, Gräben 20 geätzt oder anderweitig in dem dielektrischen Material 12 gebildet, so dass ungeätzte Bereiche 22 des dielektrischen Materials 12 verbleiben. Der Ätzprozess kann Maskierungsschritte mit selektivem Oxid gefolgt von einem reaktiven Ionenätz(RIE)-Prozess umfassen, obwohl ein beliebiger geeigneter Ätzprozess verwendet werden kann. Nach der Bildung der Gräben 20 wird eine Diffusionsbarrierenschicht 28 über dem dielektrischen Material 12 gebildet. Die Diffusionsbarrierenschicht 28 umfasst, wie dargestellt, Grabenbereiche 30, insbesondere Bereiche, die die Gräben 20 auskleiden, und Zwischengrabenbereiche 32, insbesondere Bereiche, die die ungeätzten Bereiche 22 des dielektrischen Materials 12 überlagern.
  • Die Barrierenschicht 28 kann aus einem beliebigen Barrierenmaterial oder beliebigen Barrierenmaterialien gebildet sein, das oder die eine ausreichende Anhaftung an das dielektrische Material 12, thermische Stabilität und leichte Abscheidbarkeit aufweist oder aufweisen. Die Barrierenschicht 28 kann beispielsweise auf Tantal oder Titan basieren. In einer beispielhaften Ausführungsform kann die Barrierenschicht ein Tantal/Tantalnitrid (Ta/TaN) Zweischichtstapel sein. Die Barrierenschichten können mittels Atomlagenabscheidung (ALD), physikalischer Gasphasenabscheidung (PVD), z. B. als Radiofrequenz(RF)-Sputterabscheidung, oder CVD abgeschieden werden, abhängig vom Prozessfluss und Technologieknoten. Eine Barrierenschicht 28 gemäß einer beispielhaften Ausführungsform kann, abhängig von Technologie und Integrationsschema, eine Dicke von ca. 2 nm (20 Angström) bis ca. 8 nm (80 Angström) aufweisen.
  • Nach Bildung der Diffusionsbarrierenschicht 28 wird eine Schicht 40, die Ruthenium umfasst, über der teilweise hergestellten integrierten Schaltung 10 abgeschieden. Die Ruthenium umfassende Schicht 40 weist Grabenbereiche 42, insbesondere Bereiche innerhalb der Gräben 20, und Zwischengrabenbereiche 44 auf, insbesondere Bereiche, die die ungeätzten Bereiche 22 des dielektrischen Materials 12 überlagern.
  • Die Ruthenium umfassende Schicht 40 kann im Wesentlichen aus reinem Ruthenium, einer oder mehrerer Ruthenium-Legierungen oder einer mehrschichtigen Konfiguration gebildet sein, die wenigstens eine Schicht aus reinem Ruthenium oder einer oder mehrerer Ruthenium-Legierungen umfassen kann. Gemäß beispielhaften Ausführungsformen kann die Ruthenium umfassende Schicht 40 eine Dicke von ca. 1 nm (10 Angström) bis ca. 4 nm (40 Angström) aufweisen und mittels CVD oder PVD abgeschieden werden.
  • Ein Metall 50, das Kupfer umfasst und das gemäß einiger beispielhafter Ausführungsformen im Wesentlichen reines Kupfer sein kann, wird über der teilweise hergestellten integrierten Schaltung 10 abgeschieden und füllt die Gräben 20, wie in 1 dargestellt ist. Das Kupfer umfassende Metall 50 kann mittels PVD abgeschieden werden. Das Kupfer umfassende Metall 50 wird dann, z. B. durch chemisch mechanisches Polieren (CMP), bis auf die Zwischengrabenbereiche 44 der Ruthenium umfassenden Schicht 40 planarisiert. Demzufolge liegt das Kupfer umfassende Metall 50 im Wesentlichen nur in den Gräben 20 vor, wie in 2 dargestellt ist.
  • Das Kupfer umfassende Metall 50 in den Gräben 20 wird ausgenommen, um Bereiche 60 zwischen dem Kupfer umfassenden Metall 50 und der Ebene 16 zu bilden, wie in 3 dargestellt ist, insbesondere zwischen dem Kupfer umfassenden Metall 50 und den Öffnungen 62 der Gräben 20. Beispielsweise können durch eine geeignete Chemie in dem Kupfer umfassenden Metall 50 Ausnehmungen gebildet werden, wobei die Ruthenium umfassende Schicht 40 durch die Chemie nicht geätzt wird. Gemäß einem beispielhaften Prozess kann das Kupfer umfassende Metall 50 durch eine SC1-Chemie (Ammoniumhydroxid, Wasserstoffperoxid und deionisiertes Wasser) gefolgt von Zitronensäure geätzt werden. Gemäß einem anderen beispielhaften Prozess kann das Kupfer umfassende Metall 50 durch eine SC1-Chemie gefolgt von wässriger Flusssäure (HF) geätzt werden.
  • Nach der Bildung der teilweise hergestellten integrierten Schaltung 10 aus 3 wird das Kupfer umfassende Metall 50 zur Isolierung durch das dielektrische Material 12 bedeckt und eingekapselt. Dieser Prozess kann mittels einer selektiven Abscheidung ausgeführt werden, wie in den 4 und 5 dargestellt ist, oder kann anhand eines nicht selektiven Abscheideprozesses ausgeführt werden, wie in den 6 und 7 dargestellt ist.
  • Ein Deckmaterial 70 wird über dem Kupfer umfassenden Metall 50 selektiv abgeschieden, wie in 4 dargestellt ist. Während die Oberfläche 72 des Deckmaterials 70 hinsichtlich der Ruthenium umfassenden Schicht 40 als im Wesentlichen bündig dargestellt ist, kann das Deckmaterial 70 bis zu einer geringeren Höhe abgeschieden sein, beispielsweise bis zur Höhe der Ebene 16, die durch das dielektrische Material 12 gebildet wird. Gemäß einer beispielhaften Ausführungsform kann das Deckmaterial 70 ein Kobalt umfassendes Metall sein, z. B. im Wesentlichen reines Kobalt (Co), und/oder Wolfram (W). Gemäß anderen beispielhaften Ausführungsformen kann das Deckmaterial 70 durch Kobalt-Wolfram-Phosphor (CoWP) oder durch ein Mangan enthaltendes Metall, beispielsweise im Wesentlichen reines Mangan (Mn), gebildet sein. Das Deckmaterial 70 kann auf dem Kupfer umfassenden Metall 50 mittels eines selektiven CVD Prozesses selektiv abgeschieden werden, falls das Deckmaterial 70 Kobalt oder Mangan aufweist, oder mittels eines selektiven stromlosen Prozesses, falls es CoWP aufweist.
  • Mittels eines Planarisierungsprozesses, wie z. B. CMP, werden die Zwischengrabenbereiche 32 der Barrierenschicht 28 und die Zwischengrabenbereiche 44 der Ruthenium umfassenden Schicht 40 entfernt, wie in 5 dargestellt ist. Der Planarisierungsprozess entfernt auch obere Bereiche der Grabenbereiche 30 der Barrierenschicht 28, obere Bereiche der Grabenbereiche 42 der Ruthenium umfassenden Schicht 40, sowie Bereiche der Deckschicht 70 und, mit zunehmender Dauer des Planarisierungsprozesses bis hinunter zur Ebene 16 des dielektrischen Materials 12 und darüber hinweg, auch Bereiche des dielektrischen Materials 12.
  • Aufgrund des Planarisierungsprozesses wird in dem dielektrischen Material 12 eine Metallverbindungsstruktur 80 innerhalb der Gräben 20 gebildet. Die Metallverbindungsstruktur 80 weist das Kupfer umfassende Metall 50 auf, das durch die Deckschicht 70 und der Ruthenium umfassenden Schicht 40 eingekapselt wird. Die Aktivität der Kupferionen wird aufgrund der Metallverbindungsstruktur 80 unterbunden und Kupfer kann nicht in das dielektrische Material diffundieren. Da der Planarisierungsprozess ferner nicht gleichzeitig Kupfer und dielektrisches Material entfernt, wird das dielektrische Material während der Planarisierung nicht bezüglich dem Kupfer freigelegt. Eine galvanische Wirkung von Kupfer und Ruthenium wird vermieden, da nach der Einkapselung des Kupfers durch die Deckschicht eine Bildung einer elektro-chemischen Zelle nicht begünstigt wird und nach der Einkapselung durch die Deckschicht keine Kupferoberfläche freiliegt. Für die Kupfer-Ionen existiert keine Bewegungsfreiheit, sogar wenn Kupfer zu Kupferionen oxidiert wird. Die Kinematik wird daher sehr langsam oder vernachlässigbar.
  • In 6 ist eine Ausführungsform dargestellt, in welcher die Deckschicht 70 über der teilweise hergestellten integrierten Schaltung 10 aus 3 nicht selektiv abgeschieden wird. Das Deckmaterial 70 kann auf dem Kupfer umfassenden Metall 50 mittels eines nicht selektiven PVD Prozesses abgeschieden werden. Eine nicht selektive Abscheidung der Deckschicht 70 kann auf Metall basieren, wie z. B. Tantal, Titan oder Tantal-Titan-Legierungen. Gemäß alternativer Ausführungsformen kann die nicht selektiv abgeschiedene Deckschicht 70 ein dielektrisches Material, z. B. Nblok (SiCNH), umfassen.
  • Aufgrund des nicht selektiven Abscheidens der Deckschicht 70 werden Zwischengrabenbereiche 86 der Deckschicht 70 über den ungeätzten Bereichen 22 des dielektrischen Materials 12 gebildet. Der Planarisierungsprozess entfernt demzufolge die Zwischengrabenbereiche 86 der Deckschicht 70 zusammen mit den Zwischengrabenbereichen 32 der Barrierenschicht 28 und der Zwischengrabenbereiche 44 der Ruthenium umfassenden Schicht 40. Der Planarisierungsprozess entfernt auch obere Bereiche der Grabenbereiche 30 der Barrierenschicht 28, obere Bereiche der Grabenbereiche 42 der Ruthenium umfassenden Schicht 40, sowie Bereiche der Deckschicht 70 in den Gräben 20. Mit dem Erreichen und Überschreiten der Ebene 16 des dielektrischen Materials 12 werden mit fortschreiten des Planarisierungsprozesses Bereiche des dielektrischen Materials 12 entfernt. Die sich ergebende teilweise hergestellte integrierte Schaltung 10 ist in 7 dargestellt. Die in 7 gezeigte Metallverbindungsstruktur 80 ist mit der in 5 dargestellten Metallverbindungsstruktur identisch. Die Metallverbindungsstruktur 80 ist innerhalb der Gräben 20 in dem dielektrischen Material 12 gebildet und umfasst das Kupfer umfassende Metall 50, das durch die Deckschicht 70 eingekapselt wird, und die Ruthenium umfassende Schicht 40. Aufgrund der Metallverbindungsstruktur 80 wird eine Aktivität von Kupfer-Ionen unterbunden und Kupfer kann nicht in das dielektrische Material diffundieren. Da der Planarisierungsprozess nicht gleichzeitig Kupfer und dielektrisches Material entfernt wird das dielektrische Material während der Planarisierung nicht dem Kupfer ausgesetzt.
  • Herstellungsprozesse werden gemäß der vorangehenden Beschreibung implementiert, um integrierte Schaltungen mit Verbindungsstrukturen zu bilden, die Ruthenium beschichtetes Kupfer aufweisen. Herkömmliche Herstellungsprozesse für Metallverbindungen führen zu Kupferkorrosion und TDDB, wenn Verbindungsstrukturen verwendet werden, die Ruthenium beschichtetes Kupfer aufweisen. Diese Problematik wird durch ein Bilden einer Ausnehmung und Bedecken der Kupfermetallschichten in den dielektrischen Gräben vor Durchführung der Planarisierung vermieden. Insbesondere wird das Kupfer eingekapselt und nicht kontaktiert, wenn das dielektrische Material und die Ruthenium umfassende Schicht planarisiert werden. Aus diesem Grund wird Kupferkorrosion hervorgerufen durch galvanische Wechselwirkungen zwischen Kupfer und Ruthenium unterbunden und die Wanderung von Kupfer-Ionen in das dielektrische Material verhindert. Ferner wird das Dielektrikum während der Planarisierung nicht mit Kupfer kontaminiert.
  • Zusammenfassend wird angemerkt, dass die hierin beschriebenen Herstellungsverfahren integrierte Schaltungen ergeben, die hinsichtlich der Kupferverbindungen ein verbessertes Leistungsvermögen und verbesserte TDDB-Widerstandsfähigkeit aufweisen.
  • Im Rahmen der vorliegenden Beschreibung werden Verfahren zum Herstellen integrierter Schaltungen bereitgestellt. Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer integrierten Schaltung ein Abscheiden einer eine Ebene festlegenden dielektrischen Schicht. Gemäß dem Verfahren wird die dielektrische Schicht geätzt, um Gräben zu bilden. Dann wird eine die dielektrische Schicht überlagernde Ruthenium umfassende Schicht abgeschieden. Die Gräben werden mit einem Kupfer umfassenden Metall gefüllt. Das Verfahren umfasst ein Ausnehmen des Kupfer umfassenden Metalls in jedem Graben, um zwischen dem Kupfer umfassenden Metall und der Ebene einen Bereich festzulegen. Der Bereich wird mit einer Deckschicht gefüllt. Die Schichten werden dann wenigstens bis zu der Ebene planarisiert.

Claims (20)

  1. Verfahren zum Herstellen einer integrierten Schaltung (10), umfassend: Abscheiden einer dielektrischen Schicht (12), die eine Ebene (16) festlegt; Ätzen der dielektrischen Schicht (12), um Gräben (20) zu bilden; Abscheiden einer Schicht (40), die Ruthenium umfasst und die dielektrische Schicht (12) überlagert; Füllen der Gräben (20) mit einem Metall (50), welches Kupfer umfasst; Ausnehmen des Kupfer umfassenden Metalls (50) in jedem Graben (20), um zwischen dem Kupfer umfassenden Metall (50) und der Ebene (16) einen Bereich (60) zu bilden; Füllen des Bereichs (60) mit einer Deckschicht (70); und Planarisieren der Schichten bis wenigstens zu der Ebene (16).
  2. Verfahren nach Anspruch 1, wobei das Verfahren ferner vor dem Abscheiden der Ruthenium umfassenden Schicht (40) ein Abscheiden einer Barrierenschicht (28) umfasst, die die dielektrische Schicht (12) überlagert.
  3. Verfahren nach Anspruch 1, wobei das Verfahren ferner vor dem Abscheiden der Ruthenium umfassenden Schicht (40) ein Abscheiden einer Barrierenschicht (28) umfasst, die die dielektrische Schicht (12) überlagert, wobei die Barrierenschicht (28) Tantal und Tantalnitrid umfasst.
  4. Verfahren nach Anspruch 1, wobei das Füllen des Bereichs (60) mit einer Deckschicht (70) ein selektives Abscheiden einer Deckschicht (70) auf dem Kupfer umfassenden Metall (50) umfasst, welche Kobalt und/oder Mangan und/oder Kobalt-Wolfram-Phosphor aufweist.
  5. Verfahren nach Anspruch 4, wobei das selektive Abscheiden der Deckschicht (70) auf dem Kupfer umfassenden Metall (50) ein selektives Abscheiden von Kobalt und/oder Mangan auf das Kupfer umfassende Metall (50) mittels chemischer Gasphasenabscheidung umfasst.
  6. Verfahren nach Anspruch 4, wobei das selektive Abscheiden der Deckschicht (70) auf dem Kupfer umfassenden Metall (50) ein stromloses Abscheiden von Kobalt-Wolfram-Phosphor auf das Kupfer umfassende Metall (50) umfasst.
  7. Verfahren nach Anspruch 1, wobei das Füllen des Bereichs (60) mit einer Deckschicht (70) ein nicht selektives Abscheiden einer Deckschicht (70) aus Tantal und/oder Titan und/oder Tantal-Titan und/oder einem dielektrischen Material umfasst, das die Ruthenium umfassende Schicht (40) und das Kupfer umfassende Metall (50) überlagert.
  8. Verfahren nach Anspruch 1, wobei das Füllen der Gräben (20) mit dem Kupfer umfassenden Metall (50) ein Abscheiden des Kupfer umfassenden Metalls (50) umfasst, das die Ruthenium umfassende Schicht (40) überlagert, und wobei das Verfahren vor dem Ausnehmen von Gräben (20) in dem Kupfer umfassenden Metall (50) ferner ein Planarisieren des Kupfer umfassenden Metalls (50) zu der Ruthenium umfassenden Schicht (40) umfasst.
  9. Verfahren nach Anspruch 1, wobei das Planarisieren der Schichten ein Planarisieren der Schichten mittels chemisch-mechanischem Planarisieren bis zwischen die Ebene (16) und das Kupfer umfassende Metall (50) umfasst.
  10. Verfahren zum Herstellen einer integrierten Schaltung (10), umfassend: Bereitstellen einer teilweise hergestellten integrierten Schaltung, die eine dielektrische Schicht (12), in welcher Gräben (20) gebildet sind, die Öffnungen aufweisen, eine Schicht (40), die Ruthenium umfasst und die dielektrische Schicht (12) überlagert, und in den Gräben (20) ein Metall (50) aufweist, das Kupfer umfasst; Bedecken des Kupfer umfassenden Metalls (50) mit einer Deckschicht (70); und Planarisieren der teilweise hergestellten integrierten Schaltung (10), um die Ruthenium umfassende Schicht (40) zwischen den Gräben (20), einen Bereich der dielektrischen Schicht (12) zwischen den Gräben (20) und einen Bereich der Deckschicht (70) zu entfernen.
  11. Verfahren nach Anspruch 10, wobei das Bedecken des Kupfer umfassenden Metalls (50) mit einer Deckschicht (70) ein selektives Abscheiden einer Deckschicht (70) auf das Kupfer umfassende Metall (50) in den Gräben (20) umfasst, wobei die Deckschicht (70) Kobalt und/oder Mangan und/oder Kobalt-Wolfram-Phosphor aufweist.
  12. Verfahren nach Anspruch 10, wobei das Bedecken des Kupfer umfassenden Metalls (50) mit einer Deckschicht (70) ein nicht selektives Abscheiden einer Deckschicht (70) aus Tantal und/oder Titan und/oder Tantal-Titan und/oder einem dielektrischen Material auf das Kupfer umfassende Metall (50) in den Gräben (20) und ein Überlagern der Ruthenium umfassenden Schicht (40) umfasst.
  13. Verfahren nach Anspruch 10, wobei das Bedecken des Kupfer umfassenden Metalls (50) mit einer Deckschicht (70) umfasst: Ausnehmen des Kupfer umfassenden Metalls (50), um einen Bereich (60) zwischen dem Kupfer umfassenden Metall (50) und der Öffnung in jedem Graben (20) zu bilden; und Füllen des Bereichs (60) mit der Deckschicht (70).
  14. Verfahren nach Anspruch 10, wobei das Bereitstellen einer teilweise hergestellten integrierten Schaltung (10) ein Bereitstellen einer teilweise hergestellten integrierten Schaltung (10) umfasst, die eine Barrierenschicht (28) zwischen der dielektrischen Schicht (12) und der Ruthenium umfassenden Schicht (40) aufweist.
  15. Verfahren nach Anspruch 10, wobei das Bereitstellen einer teilweise hergestellten integrierten Schaltung (10) ein Bereitstellen einer teilweise integrierten Schaltung (10) umfasst, die zwischen der dielektrischen Schicht (12) und der Ruthenium umfassenden Schicht (40) eine Barrierenschicht (28) aufweist, welche Tantal und Tantalnitrid umfasst.
  16. Verfahren nach Anspruch 10, wobei das Bereitstellen einer teilweise hergestellten integrierten Schaltung (10) ein Abscheiden der Deckschicht (70), welche die Ruthenium umfassende Schicht (40) überlagert, und ein Planarisieren der Deckschicht (70) auf die Ruthenium umfassende Schicht (40) umfasst.
  17. Verfahren nach Anspruch 16, wobei das Bedecken des Kupfer umfassenden Metalls (50) mit einer Deckschicht (70) umfasst: Ätzen des Kupfer umfassenden Metalls (50) mit Ammoniumhydroxid, Wasserstoffperoxid und deionisiertem Wasser, gefolgt durch Anwendung von Zitronensäure oder wässriger Flusssäure, um zwischen dem Kupfer umfassenden Metall (50) und der Öffnung in jedem Graben (20) einen Bereich (60) zu bilden; und Füllen des Bereichs (60) mit der Deckschicht (70).
  18. Verfahren zum Herstellen einer integrierten Schaltung (10), umfassend: Bilden einer Metallverbindungsstruktur, die Kupfer (50) umfasst, welches an eine Ruthenium umfassende Schicht (40) angrenzt und in einer dielektrischen Schicht (12) angeordnet ist; Einkapseln des Kupfers (50) durch Abscheiden einer Deckschicht (70) über dem Kupfer (50); und Planarisieren eines Bereichs der Deckschicht (70), eines Bereichs des dielektrischen Materials (12) und eines Bereich der Ruthenium umfassenden Schicht (40), der nicht neben der Metallverbindungsstruktur angeordnet ist.
  19. Verfahren nach Anspruch 18, wobei das Bilden einer Metallverbindungsstruktur ein Bilden einer Barrierenschicht (28) zwischen der Ruthenium umfassenden Schicht (40) und der dielektrischen Schicht (12) umfasst.
  20. Verfahren nach Anspruch 18, ferner umfassend ein Ausnehmen von Kupfer (50), um über dem Kupfer (50) einen Bereich (60) zu bilden, der an die Ruthenium umfassende Schicht (40) angrenzt, und wobei das Einkapseln des Kupfers (50) ein Abscheiden der Deckschicht (70) in dem Bereich (60) umfasst.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969197B2 (en) * 2012-05-18 2015-03-03 International Business Machines Corporation Copper interconnect structure and its formation
US9142456B2 (en) * 2013-07-30 2015-09-22 Lam Research Corporation Method for capping copper interconnect lines
US9153482B2 (en) * 2014-02-03 2015-10-06 Lam Research Corporation Methods and apparatus for selective deposition of cobalt in semiconductor processing
US9899234B2 (en) 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration
US9748137B2 (en) 2014-08-21 2017-08-29 Lam Research Corporation Method for void-free cobalt gap fill
US9349637B2 (en) 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US10727122B2 (en) 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
KR20170095829A (ko) 2014-12-23 2017-08-23 인텔 코포레이션 분리된 비아 충전
US9397180B1 (en) * 2015-04-24 2016-07-19 Texas Instruments Incorporated Low resistance sinker contact
US9496225B1 (en) 2016-02-08 2016-11-15 International Business Machines Corporation Recessed metal liner contact with copper fill
US9947621B2 (en) 2016-08-05 2018-04-17 International Business Machines Corporation Structure and method to reduce copper loss during metal cap formation
US9716063B1 (en) 2016-08-17 2017-07-25 International Business Machines Corporation Cobalt top layer advanced metallization for interconnects
US9941212B2 (en) 2016-08-17 2018-04-10 International Business Machines Corporation Nitridized ruthenium layer for formation of cobalt interconnects
US9852990B1 (en) 2016-08-17 2017-12-26 International Business Machines Corporation Cobalt first layer advanced metallization for interconnects
US10115670B2 (en) 2016-08-17 2018-10-30 International Business Machines Corporation Formation of advanced interconnects including set of metal conductor structures in patterned dielectric layer
US9859215B1 (en) 2016-08-17 2018-01-02 International Business Machines Corporation Formation of advanced interconnects
CN110024106B (zh) * 2016-12-30 2024-01-23 英特尔公司 带有转化的衬里的自对准硬掩模
US10242879B2 (en) 2017-04-20 2019-03-26 Lam Research Corporation Methods and apparatus for forming smooth and conformal cobalt film by atomic layer deposition
US10546815B2 (en) 2018-05-31 2020-01-28 International Business Machines Corporation Low resistance interconnect structure with partial seed enhancement liner
US11177171B2 (en) 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects
US11270963B2 (en) * 2020-01-14 2022-03-08 Sandisk Technologies Llc Bonding pads including interfacial electromigration barrier layers and methods of making the same
US11270910B2 (en) 2020-06-02 2022-03-08 International Business Machines Corporation Interconnect structure with partial sidewall liner
US20230197510A1 (en) * 2021-12-20 2023-06-22 International Business Machines Corporation Hybrid metal interconnects

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6979625B1 (en) * 2003-11-12 2005-12-27 Advanced Micro Devices, Inc. Copper interconnects with metal capping layer and selective copper alloys
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
US20110049716A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Structures of and methods and tools for forming in-situ metallic/dielectric caps for interconnects
US20110074039A1 (en) * 2009-09-28 2011-03-31 Chartered Semiconductor Manufacturing, Ltd. Reliable interconnect for semiconductor device
US20120001262A1 (en) * 2010-07-02 2012-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal conductor chemical mechanical polish

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7008871B2 (en) * 2003-07-03 2006-03-07 International Business Machines Corporation Selective capping of copper wiring
US7709344B2 (en) * 2005-11-22 2010-05-04 International Business Machines Corporation Integrated circuit fabrication process using gas cluster ion beam etching
US20090200668A1 (en) * 2008-02-07 2009-08-13 International Business Machines Corporation Interconnect structure with high leakage resistance
US8648465B2 (en) * 2011-09-28 2014-02-11 International Business Machines Corporation Semiconductor interconnect structure having enhanced performance and reliability

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6979625B1 (en) * 2003-11-12 2005-12-27 Advanced Micro Devices, Inc. Copper interconnects with metal capping layer and selective copper alloys
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
US20110049716A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Structures of and methods and tools for forming in-situ metallic/dielectric caps for interconnects
US20110074039A1 (en) * 2009-09-28 2011-03-31 Chartered Semiconductor Manufacturing, Ltd. Reliable interconnect for semiconductor device
US20120001262A1 (en) * 2010-07-02 2012-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal conductor chemical mechanical polish

Also Published As

Publication number Publication date
TWI529852B (zh) 2016-04-11
TW201401433A (zh) 2014-01-01
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KR20140001074A (ko) 2014-01-06
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US8586473B1 (en) 2013-11-19
CN103515306B (zh) 2017-06-06

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