KR100231766B1 - 반도체집적회로의 배선용 금속층의 제조방법 - Google Patents

반도체집적회로의 배선용 금속층의 제조방법 Download PDF

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Abstract

(a) 기본 장치를 가지는 Si 기판상에 중간막 절연체를 형성하고, (b) Si 기판의 표면밑의 상기 중간막 절연체를 통하여 늘어나는 콘택트홀을 형성하고, 그리고 상기 콘택트홀의 바닥을 구성하는 표면은, TiW 또는 TiN막으로 순차적으로 퇴적되고, (c) 상기 콘택트홀의 상기 TiW 또는 TiN 막상에서 뿐만 아니라 상기 중간막 절연체상에 A1 또는 A1 합금막을 퇴적하고, 그리고 (d) 고압 불활성 가스대기에서, 초음파에 의해 같은 것을 진동하게 되는 동안, 상기 A1 또는 A1 합금막이 용융되는 온도에 이리하여 처리된 기판을 가열하는 스텝을 포함하는 반도체 집적 회로에 금속화 배선층을 형성하는 방법.

Description

반도체 집적회로의 배선용 금속층의 제조방법
제1도는 본 발명의 일 실시예에서의 열처리용으로 사용되는 램프어닐러를 나타낸 개략적 설명도.
제2도는 본 발명의 실시예에 있어서 열처리되는 A1 또는 A1합금막의 온도 프로파일.
* 도면의 주요부분에 대한 부호의 설명
3 : 초음파 진동판 4 : 스테이지
5 : 가스입구 6 : 가스출구
7 : 할로겐 램프
본 발명은 집적회로소자의 미세한 콘택트홀을 충전하는 금속 배선층을 형성하는 방법에 관한 것이다.
현재, 초대규모집적회로(VLSI)는 서브미크론 가공이 행해지는 단계에 있다. 종래에 사용되어 왔던 스퍼터링 기술은, 특히 0.5mm 이하의 직경과 1 또는 그 이상의 종횡비를 갖는 수직 형상의 콘택트홀에 대해서는 불충분한 단차피복성을 겪는 금속 배선막을 형성하여, 배선의 빈번한 단선을 일으키게 된다.
상기 문제점을 극복하기 위하여, 콘택트홀을 금속막으로 매립하는 기술이 개발되고 있다. 이러한 기술에 따르면, 콘택트홀이 Si 기판 상에 형성된 층간 절연막에 삽입되고, 금속막, 특히, 텅스텐막이 콘택트홀의 바닥에서의 Si 표면상에 선택적으로 성장된다. 그러나, 이러한 기술은 (1)동일한 회로소자 내에 여러 가지의 직경을 지닌 콘택트홀 내에 성장된 텅스텐 막이 두께가 달라질 수 있고, (2) Si 기판상의 존재 가능한 자연 산화막이 텅스텐의 성장을 저해하며, (3) 높은 저항성의 B-W 막이 바람직하지 않게 성장하는 것과 같은 여러 가지 문제점을 겪는다.
개발이 시도되고 있는 또 다른 기술은, 블랭킷(blanket) 텅스텐 기술과 소위 에치백 기술을 조합한 것으로, 여기서는, TiW 또는 TiN 막이 바닥 내부의 Si 표면상에 스퍼터링에 의해 형성된 A1층 위에 퇴적되고, 텅스텐막이 CVD에 의해 그 위에 두껍게 퇴적된 후, 드라이 에칭에 의해 콘택트홀로부터 불필요하게 돌출되는 부분을 제거하기 위해 에치백한다. 이기술도, 텅스텐막의 증착을 위해 요구되는 고온의 온도가 A1층에 심각하게 손상을 입히고, 콘택트홀은 균일한 직경을 가질 필요가 있다는 등의 단점을 지니고 있다. 더욱이, 서브미크론 직경을 갖는 콘택트홀의 바닥 내부의 Si 표면 상에 스퍼터링되는 A1 층이 여전히 불충분한 단차피복성을 지녀, 콘택트 홀의 저벽에서 전기적인 단선이 발생하기 쉽다. 이는 A1층이 셰도우잉 (shadowing)효과에 기인하여 두께가 균일하게 이루어질 수 없고, 스터터링 된 막에 특유한 마이크로크랙(microcrack)이 콘택트 홀의 측벽과 바닥의 경계 부근에 발생하기 때문이다. 최근에, 스퍼터링 과정 중에 온도를 승온시킴으로써 A1 입자의 이동도를 증진시키기 위한 막형성 방법, 소위 일렉트로 마이그레이션 (electromigration)이 보고된 바 있다. [요다(Yoda) 등, 37th Applied Physics Meeting Transaction (1990), pp. 562] 그러나, 스퍼터링 과정중의 가열은 진공실의 측벽, 샘플 홀더 등으로부터 불순물의 방출 또는 증발 때문에 금속막을 오염시킬 수 있다.
본 발명은 상기한 상황을 고려하여 이루어진 것으로, 상기한 문제점을 개선하는 것을 목적으로 한다. 따라서 본 발명은, (a) 기본 소자를 구비한 Si 기판상에 층간 절연막을 형성하는 공정과, (b) 층간 절연막을 통해 Si 기판의 표면에 이르는 콘택트홀을 형성하고, 콘택트홀의 바닥을 이루는 표면을 TiW 또는 TiN막으로 적층하는 공정과, (c) 콘택트홀 내부의 TiW 또는 TiN 막과 층간 절연막 상에 A1 또는 A1 합금막을 적층하는 공정과, (d) 고압 불활성 가스 분위기에서, 상기에서 처리된 기판을 초음파에 의해 진동시키면서, A1 또는 A1 합금막이 용융되는 온도로 가열하는 공정을 포함하는, 반도체 집적회로의 배선용 금속층의 제조방법을 제공한다.
본 발명에 있어서, 콘택트홀은 공지된 방법에 따라 형성된다.
BPSG/NSG 적층막과 같은 층간 절연막은 CVD 법에 의해 P(100) Si 기판 상에 적층되고, 미세한 콘택트홀이 Si 기판 표면에 이르도록 층간 절연막 내부에 형성된다. 물론 나중에 금속층과 오믹 콘택을 형성하도록 정의된 콘택트홀 상의 기판부분에는 N+또는 P+의 확산층이 형성된다.
이어서, 콘택트홀의 내면 뿐만 아니라 층간 절연막을 피복하기 위하여 스퍼터링 유니트를 사용하여 2000-3000Å의 두께로 TiW 또는 TiN막이 적층된다. 스퍼터링 유니트는 300-700V의 DC바이어스 전압을 인가하면서 2-5mmTorr 의 Ar 압력하에서 가동된다. 그후, TiW 또는 TiN 막을 피복하기 위해 스퍼터링 유니트로 A1 또는 A1합금막이 0.2-0.1μm의 두께로 퇴적된다. A1 합금막은 A1-Si, A1-Si-Cu, A1-Si-Pd 등과 같은 합금으로 이루어진다. 이 경우에, 스퍼터링 유니트는 3mmTorr 의 Ar 압력하 및 500V의 DC전압에서 일반적으로 가동되나, 이들 조건은 사용되는 금속의 종류에 의존하여 적절히 변경될 수 있다. TiW 또는 TiN 막은 A1 또는 A1 합금막의 그것보다 우수한 단차피복성에 의해 콘택트홀의 바닥 내부의 Si 표면을 용이하게 피복한다. 더욱이, 이것은 후속의 열처리 공정에서 A1 과 Si 의 공융결정의 생성을 방지한다. (공융점 : 573℃).
다음에 기판을 850kHz∼1MHz의 초음파에 의해 진동시키면서, 8-11 기압의 불활성 가스 분위기에서 500∼600℃에서 열처리를 수행한다. 이러한 열처리에서, 기판은 일반적으로 3-10분간 가열된 후, 예를 들어, 10∼50℃/min의 속도로 실온으로 서서히 냉각된다. 열처리는, 예를 들어, 제1도에 개략적으로 도시된 것 같이, 램프 어닐러(lamp anealer)를 사용하여 수행되는데, 제1도에는 반도체 장치가 특히 확대되어 도시되어 있다.
상기한 바와 같이, A1 또는 A1 합금막의 증착과 열처리는 별도로 수행된다. 이러한 열 처리는 다음과 같은 작용을 한다.
(1) 적층된 A1 또는 A1 합금막을 용융하여 급속 가열에 의해 그것으로 콘택트홀을 충전시킨다.
(2) 용융된 A1 또는 A1 합금을 고압으로 가압함으로써 A1 또는 A1 합금의 증발과 그것의 체적 팽창을 줄이고, 콘택트홀 내부로의 그것의 유입을 증진시키는 한편, 콘택트홀 이외의 필드부 상에 A1 또는 A1 합금막을 평탄화한다.
(3) 용융된 A1 또는 A1 합금을 초음파를 가하여 진동시킴으로써 유입량의 증진을 촉진시킨다.
따라서, 본 발명은, 고순도의 A1 또는 A1 합금으로 콘택트홀을 완전히 매립하는 동시에, 필드부 상에 평탄한 A1 또는 A1 합금막을 형성할 수 있도록 한다.
이하, 본 발명을 도면을 참조하여 실시예에 의해 보다 상세히 설명한다.
[실시예]
통상의 방법에 따라 BPSG/NSG 적층막을 P(100) Si 기판상에 적층 한 후, 미세 가공기술에 의해 0.5μm 의 직경과 1.5의 종횡비를 갖는 콘택트홀을 기판 표면에 이르도록 BPSG/NSG 적층막 내부에 형성한다. 다음에, Ar 압력이 16mmTorr 로 설정되고 DC 전압이 350V 로 설정된 스퍼터링 유니트를 사용하여, 콘택트홀의 바닥의 Si 기판 표면을 피복하기 위해 TiW 막을 약 1500Å의 두께로 적층하였다. 그후, Ar 압력이 3mmTorr 로 설정되고 DC 전압이 500V로 설정된 스퍼터링 유니트를 사용하여, A1-Si 합금막을 약 1μm의 두께로 적층하였다.
다음에, 제1도에 도시된 것과 같이, 상기 반도체장치(1)를 고압 램프 어닐러(2)내부에 도입하여, 초음파 진동판(3)에 형성된 스테이지(4) 위에 올려 놓았다. 질소 가스를 가스 입구(5)를 통해 어닐러(2) 내부로 도입하고 가스 출구(6)를 통해 배출하면서, 850kHz의 초음파에 의해 초음파 진동판(3)을 진동시키면서, 할로겐 램프(7)를 점등하여 어닐러 내부의 온도를 500℃로 승온하였다. 5분 동안 500℃로 유지한 후, 약 20℃/min 의 속도로 온도를 실온으로 하강하였다. 제1도에 있어서, 도면부호 8은 콘택트홀 부분을 나타내고, 9는 A1-Si 합금막을 나타내며, 10은 TiW 막을 나타낸다. 이러한 열처리 공정의 온도 프로파일(profile)을 제2도에 나타내었다.
상기 처리의 결과로서, A1-Si 합금막은 완전하고 견고하게 콘택트홀을 매립하였고, 필드 영역 상의 A1-Si 합금막을 포함하는 금속 배선층은 고도로 평탄화되었다.
이상에서 상세히 설명한 바와같이, 본 발명에 따르면, 16M DRAM 또는 4M SRAM 이후에 도래하는 0.5μm 프로세스 장치 설계에 기초한 미래의 ULSI 에 있어서 콘택트홀을 통한 신뢰성 있는 전기적 콘택과 고도로 평탄화된 금속 배선층을 얻을 수가 있다.

Claims (3)

  1. (a) 기본 소자를 구비한 Si 기판상에 층간 절연막을 형성하는 공정과, (b) 상기 층간 절연막을 통해 Si 기판의 표면에 이르는 콘택트홀을 형성하고, 상기 콘택트홀의 바닥을 이루는 표면을 TiW 또는 TiN 막으로 적층하는 공정과, (c) 상기 콘택트홀 내부의 TiW 또는 TiN 막과 상기 층간 절연막 상의 A1 또는 A1 합금막을 적층하는 공정과, (d) 고압 불활성 가스 분위기에서, 상기에서 처리된 기판을 초음파에 의해 진동시키면서, 상기 A1 또는 A1 합금막이 용융되는 온도로 가열하는 공정을 포함하는, 반도체 집적회로의 배선용 금속층의 제조방법.
  2. 제1항에 있어서, 상기 TiW 또는 TiN의 막의 두께는 2000-3000Å인 것을 특징으로 하는 제조방법.
  3. 제2항에 있어서, 상기 A1 합금막은 A1 - Si, A1 - Si - Cu 또는 A1 - Si - Pd 로 이루어진 것을 특징으로 하는 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002787A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 금속 플러그 형성방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5358574A (en) * 1993-11-22 1994-10-25 Midwest Research Institute Dry texturing of solar cells
US5429985A (en) * 1994-01-18 1995-07-04 Midwest Research Institute Fabrication of optically reflecting ohmic contacts for semiconductor devices
EP0692551A1 (en) * 1994-07-15 1996-01-17 Applied Materials, Inc. Sputtering apparatus and methods
KR960042974A (ko) * 1995-05-23 1996-12-21
US5610103A (en) * 1995-12-12 1997-03-11 Applied Materials, Inc. Ultrasonic wave assisted contact hole filling
JP2891161B2 (ja) * 1996-02-15 1999-05-17 日本電気株式会社 配線形成方法
US5712207A (en) * 1996-02-29 1998-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Profile improvement of a metal interconnect structure on a tungsten plug
US6372520B1 (en) * 1998-07-10 2002-04-16 Lsi Logic Corporation Sonic assisted strengthening of gate oxides
JP3631392B2 (ja) 1998-11-02 2005-03-23 株式会社神戸製鋼所 配線膜の形成方法
US6159853A (en) * 1999-08-04 2000-12-12 Industrial Technology Research Institute Method for using ultrasound for assisting forming conductive layers on semiconductor devices
EP1280193B1 (en) * 2000-05-02 2011-06-29 JGC Catalysts and Chemicals Ltd. Method of manufacturing integrated circuit, and substrate with integrated circuit formed by the method of manufacturing integrated circuit
DE10220684B4 (de) * 2002-05-10 2011-12-08 Enthone Inc. Verwendung eines Verfahrens zur Herstellung leitender Polymere mit hoher Metallisierungsfähigkeit zur Durchmetallisierung von kaschierten Basismaterialien zur Leiterplattenherstellung

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62296509A (ja) * 1986-06-17 1987-12-23 Fujitsu Ltd 半導体装置の製造方法
US4920070A (en) * 1987-02-19 1990-04-24 Fujitsu Limited Method for forming wirings for a semiconductor device by filling very narrow via holes
US4758533A (en) * 1987-09-22 1988-07-19 Xmr Inc. Laser planarization of nonrefractory metal during integrated circuit fabrication
JPH02170420A (ja) * 1988-12-22 1990-07-02 Nec Corp 半導体素子の製造方法
US4997518A (en) * 1989-03-31 1991-03-05 Oki Electric Industry Co., Ltd. Method for forming an electrode layer by a laser flow technique
DE9004951U1 (ko) * 1990-05-01 1990-07-05 Roeder Gmbh Sitzmoebelwerke, 6000 Frankfurt, De

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002787A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 금속 플러그 형성방법

Also Published As

Publication number Publication date
JPH0529251A (ja) 1993-02-05
US5219790A (en) 1993-06-15
KR930003256A (ko) 1993-02-24
JP2718842B2 (ja) 1998-02-25

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