JPH0529251A - 半導体集積回路用配線金属膜の製造方法 - Google Patents
半導体集積回路用配線金属膜の製造方法Info
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- JPH0529251A JPH0529251A JP3177017A JP17701791A JPH0529251A JP H0529251 A JPH0529251 A JP H0529251A JP 3177017 A JP3177017 A JP 3177017A JP 17701791 A JP17701791 A JP 17701791A JP H0529251 A JPH0529251 A JP H0529251A
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Abstract
(57)【要約】 （修正有）
【構成】 Ｓｉ基板上に形成された層間絶縁膜にＳｉ基
板に至るコンタクトホール８を形成し、コンタクトホー
ル底部のＳｉ面上にＴｉＷ１０またはＴｉＮの膜を積層
し、ＴｉＷ１０またはＴｉＮの膜の上にＡｌ系合金を堆
積し、高圧不活性ガス雰囲気下、超音波振動３させなが
らＡｌ系合金の融点を超える温度で加熱することからな
る半導体集積回路用配線金属膜の製造方法。 【効果】 コンタクトホール内における金属配線の断線
が発生せず、０．５μｍプロセスデバイスである将来の
超ＬＳＩ配線のコンタクト部の充分な埋込みと同時に完
全な平坦性を得られると期待できる。
板に至るコンタクトホール８を形成し、コンタクトホー
ル底部のＳｉ面上にＴｉＷ１０またはＴｉＮの膜を積層
し、ＴｉＷ１０またはＴｉＮの膜の上にＡｌ系合金を堆
積し、高圧不活性ガス雰囲気下、超音波振動３させなが
らＡｌ系合金の融点を超える温度で加熱することからな
る半導体集積回路用配線金属膜の製造方法。 【効果】 コンタクトホール内における金属配線の断線
が発生せず、０．５μｍプロセスデバイスである将来の
超ＬＳＩ配線のコンタクト部の充分な埋込みと同時に完
全な平坦性を得られると期待できる。
Description
【０００１】
【産業上の利用分野】この発明の集積回路素子における
微細なコンタクトホール上に形成する配線金属の形成方
法に関する。
微細なコンタクトホール上に形成する配線金属の形成方
法に関する。
【０００２】
【従来の技術】現在、超ＬＳＩはサブミクロン加工が行
われる段階に入っているが、超ＬＳＩを製造するのに、
従来利用されているスパッター法は、生成するスパッタ
ー金属膜のステップカバレージ（段差被覆性）が不充分
で、特に開口径が０．５μｍ以下で、コンタクトホール
の開口幅に対する段差、いわゆるアスペクト比が１以上
である垂直形状のコンタクトホールでは金属配線の断線
が起こり易い。
われる段階に入っているが、超ＬＳＩを製造するのに、
従来利用されているスパッター法は、生成するスパッタ
ー金属膜のステップカバレージ（段差被覆性）が不充分
で、特に開口径が０．５μｍ以下で、コンタクトホール
の開口幅に対する段差、いわゆるアスペクト比が１以上
である垂直形状のコンタクトホールでは金属配線の断線
が起こり易い。
【０００３】上記の問題点を改善するためにコンタクト
ホールを金属膜で埋める方法が開発されつつある。すな
わち、Ｓｉ基板の上に形成した層間絶縁膜にコンタクト
ホールを設け、コンタクトホールの底部のＳｉ面にのみ
選択的に金属膜を、特にＷ膜を成長させる方法が開発さ
れつつある。しかしこの方法は、１）開口幅が異なるコ
ンタクトホールが同一の回路素子内に存在すると、成長
したＷ膜の深さがコンタクトホールの大きさによって異
なったり、２）Ｓｉ面上に自然酸化膜があったときは、
Ｗの成長が阻害され、および３）抵抗率の高い −Ｗ膜
が異常成長するなど問題点が多い。
ホールを金属膜で埋める方法が開発されつつある。すな
わち、Ｓｉ基板の上に形成した層間絶縁膜にコンタクト
ホールを設け、コンタクトホールの底部のＳｉ面にのみ
選択的に金属膜を、特にＷ膜を成長させる方法が開発さ
れつつある。しかしこの方法は、１）開口幅が異なるコ
ンタクトホールが同一の回路素子内に存在すると、成長
したＷ膜の深さがコンタクトホールの大きさによって異
なったり、２）Ｓｉ面上に自然酸化膜があったときは、
Ｗの成長が阻害され、および３）抵抗率の高い −Ｗ膜
が異常成長するなど問題点が多い。
【０００４】また次のような方法も開発されつつある。
すなわち、まずコンタクトホールの底部のＡｌ層（Ｓｉ
基板上にスパッター法で形成）の上にＴｉＷまたはＴｉ
Ｎの膜を形成した後に、ＣＶＤ法によってＷ膜を厚く堆
積し、ドライエッチングによってコンタクトホールの段
差以上に堆積した膜厚分だけ除去するいわゆるエッチバ
ック法を組合わせた“ブランケットタングステン膜”を
形成する方法である。しかし、この方法はＷ膜形成温度
が高いため、底部の面のＡｌに対する熱的ダメージが大
きいこと、コンタクトホールの直径の大きさを揃える必
要があるなど不利な点が多い。
すなわち、まずコンタクトホールの底部のＡｌ層（Ｓｉ
基板上にスパッター法で形成）の上にＴｉＷまたはＴｉ
Ｎの膜を形成した後に、ＣＶＤ法によってＷ膜を厚く堆
積し、ドライエッチングによってコンタクトホールの段
差以上に堆積した膜厚分だけ除去するいわゆるエッチバ
ック法を組合わせた“ブランケットタングステン膜”を
形成する方法である。しかし、この方法はＷ膜形成温度
が高いため、底部の面のＡｌに対する熱的ダメージが大
きいこと、コンタクトホールの直径の大きさを揃える必
要があるなど不利な点が多い。
【０００５】またサブミクロン開口径以下のコンタクト
ホールを完全に埋めるために、コンタクトホールの底部
のＳｉ面上にＡｌ膜をスパッター法で形成させると、こ
のままでは、ステップカバレージが不充分でコンタクト
ホールの側壁の下部で断線が生じやすい。これは、コン
タクトホールにむかうＡｌ粒子がコンタクトホールの側
壁のため影を生じる（シャドーイング）ことと、スパッ
タ膜自体に特有な側壁とコンタクトホール底部の境界付
近にマイクロクラックが発生するためである。この問題
を解消する方法として、コンタクトホール内でＡｌ粒子
を容易に移動させるいわゆるマイグレーション効果を助
長するために、スパッタ中に加熱温度を上げて成膜する
方法が最近発表された（依田孝他、第３７回応用物理学
会講演予稿集（１９９０年春）５６２頁）。しかしスパ
ッタ中の加熱は、真空槽側壁、サンプルホルダーなどか
らの不純物が脱離、蒸発するため、金属膜が汚染する危
険がある。
ホールを完全に埋めるために、コンタクトホールの底部
のＳｉ面上にＡｌ膜をスパッター法で形成させると、こ
のままでは、ステップカバレージが不充分でコンタクト
ホールの側壁の下部で断線が生じやすい。これは、コン
タクトホールにむかうＡｌ粒子がコンタクトホールの側
壁のため影を生じる（シャドーイング）ことと、スパッ
タ膜自体に特有な側壁とコンタクトホール底部の境界付
近にマイクロクラックが発生するためである。この問題
を解消する方法として、コンタクトホール内でＡｌ粒子
を容易に移動させるいわゆるマイグレーション効果を助
長するために、スパッタ中に加熱温度を上げて成膜する
方法が最近発表された（依田孝他、第３７回応用物理学
会講演予稿集（１９９０年春）５６２頁）。しかしスパ
ッタ中の加熱は、真空槽側壁、サンプルホルダーなどか
らの不純物が脱離、蒸発するため、金属膜が汚染する危
険がある。
【０００６】
【課題を解決するための手段および作用】この発明は、
上記の問題点を改善するためになされたものであり、
（ａ）Ｓｉ基板上に形成された層間絶縁膜にＳｉ基板に
至るコンタクトホールを形成し、コンタクトホール底部
のＳｉ面上にＴｉＷまたはＴｉＮの膜を積層し、（ｂ）
ＴｉＷまたはＴｉＮの膜の上にＡｌ系合金を堆積し、
（ｃ）高圧不活性ガス雰囲気下、超音波で振動させなが
らＡｌ系合金の融点を超える温度で加熱することからな
る半導体集積回路用配線金属膜の製造方法を提供するも
のである。
上記の問題点を改善するためになされたものであり、
（ａ）Ｓｉ基板上に形成された層間絶縁膜にＳｉ基板に
至るコンタクトホールを形成し、コンタクトホール底部
のＳｉ面上にＴｉＷまたはＴｉＮの膜を積層し、（ｂ）
ＴｉＷまたはＴｉＮの膜の上にＡｌ系合金を堆積し、
（ｃ）高圧不活性ガス雰囲気下、超音波で振動させなが
らＡｌ系合金の融点を超える温度で加熱することからな
る半導体集積回路用配線金属膜の製造方法を提供するも
のである。
【０００７】この発明においてコンタクトホールは、公
知の方法で作製される。Ｐ（１００）Ｓｉ基板上に層間
絶縁膜（例えばＢＰＳＧ／ＮＳＧ積層膜）をＣＶ法によ
り連続して形成し、次いで微細加工してコンタクトホー
ルを形成する。勿論、コンタクトホール内のＳｉには金
属膜とオーミックコンタクトを形成可能なＮ+又はＰ+拡
散層を形成しておく。
知の方法で作製される。Ｐ（１００）Ｓｉ基板上に層間
絶縁膜（例えばＢＰＳＧ／ＮＳＧ積層膜）をＣＶ法によ
り連続して形成し、次いで微細加工してコンタクトホー
ルを形成する。勿論、コンタクトホール内のＳｉには金
属膜とオーミックコンタクトを形成可能なＮ+又はＰ+拡
散層を形成しておく。
【０００８】次いで、スパッターを用いてＴｉＷまたは
ＴｉＮの膜を２０００〜３０００Åの厚みで堆積し、コ
ンタクトホール底部のＳｉ部分を被覆する。なお、スパ
ッターはＡｒ圧２mmＴｏｒｒ〜５mmＴｏｒｒ，ＤＣバイ
アス３００Ｖ〜７００Ｖの条件で運転される。次に上記
のＴｉＷまたはＴｉＮの膜の上にスパッターによってＡ
ｌ系合金膜を０．２〜１．０μｍ堆積させる。このＡｌ
系合金としては、Ａｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｓｉ−Ｐｄなどがある。スパッターの運転条
件は一般にＡｒ圧３mmＴｏｒｒ，ＤＣバイアス５００Ｖ
であるがＡｌ系合金の種類によって適宜選択される。な
おＴｉＷまたはＴｉＮの膜はＡｌ系合金と比べてステッ
プカバレージが良好であるためＳｉ部を被覆しやすい。
またこのＴｉＷまたはＴｉＮの膜は、後の加熱工程でＡ
ｌとＳｉが共晶を生じさせないという作用がある（共晶
点５７３°C）。
ＴｉＮの膜を２０００〜３０００Åの厚みで堆積し、コ
ンタクトホール底部のＳｉ部分を被覆する。なお、スパ
ッターはＡｒ圧２mmＴｏｒｒ〜５mmＴｏｒｒ，ＤＣバイ
アス３００Ｖ〜７００Ｖの条件で運転される。次に上記
のＴｉＷまたはＴｉＮの膜の上にスパッターによってＡ
ｌ系合金膜を０．２〜１．０μｍ堆積させる。このＡｌ
系合金としては、Ａｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｓｉ−Ｐｄなどがある。スパッターの運転条
件は一般にＡｒ圧３mmＴｏｒｒ，ＤＣバイアス５００Ｖ
であるがＡｌ系合金の種類によって適宜選択される。な
おＴｉＷまたはＴｉＮの膜はＡｌ系合金と比べてステッ
プカバレージが良好であるためＳｉ部を被覆しやすい。
またこのＴｉＷまたはＴｉＮの膜は、後の加熱工程でＡ
ｌとＳｉが共晶を生じさせないという作用がある（共晶
点５７３°C）。
【０００９】次に８〜１１気圧の不活性ガス（例えば窒
素、アルゴンなど）の雰囲気下、５００〜６００°Cの
温度で、８５０ＫＨｚ−１ＭＨｚの超音波で振動させな
がら加熱を行う。この加熱は一般に３〜１０分間行い、
加熱後Ａｌ系合金膜に応力が発生するのを避けるため例
えば１０〜５０°C／ｍｉｎの速度で緩やかに室温まで
降温させる。上記の加熱は例えば図１に概略説明図とし
て示すランプアニーラーを用いて行う（図１には、半導
体装置を特に拡大して示してある）。
素、アルゴンなど）の雰囲気下、５００〜６００°Cの
温度で、８５０ＫＨｚ−１ＭＨｚの超音波で振動させな
がら加熱を行う。この加熱は一般に３〜１０分間行い、
加熱後Ａｌ系合金膜に応力が発生するのを避けるため例
えば１０〜５０°C／ｍｉｎの速度で緩やかに室温まで
降温させる。上記の加熱は例えば図１に概略説明図とし
て示すランプアニーラーを用いて行う（図１には、半導
体装置を特に拡大して示してある）。
【００１０】上記のようにこの発明ではコンタクトホー
ルへのＡｌ系合金の堆積と加熱を別個に行い、またこの
加熱法には次のような特有の作用がある。 （１）堆積したＡｌ系合金膜を高速加熱でＡｌ系合金の
融点以上の温度にしてＡｌ系合金膜をコンタクトホール
内に溶かし込む。 （２）溶融状態のＡｌ系合金に高圧を加えて、Ａｌ系合
金の蒸発と体積膨張を抑制するとともにコンタクトホー
ル内へのＡｌの流入を促進し、かつコンタクトホールを
埋めてコンタクトホール以外のフィールド部に堆積した
Ａｌ系合金を平坦にする。 （３）溶解状態のＡｌ系合金に超音波を照射して振動さ
せて、コンタクトホール内へのＡｌ系合金の流入を促進
する。 上記のように、この発明によれば高純度のＡｌ系合金膜
でコンタクトホールを完全に埋めこみかつ平坦なＡｌ系
合金膜を形成することができる。
ルへのＡｌ系合金の堆積と加熱を別個に行い、またこの
加熱法には次のような特有の作用がある。 （１）堆積したＡｌ系合金膜を高速加熱でＡｌ系合金の
融点以上の温度にしてＡｌ系合金膜をコンタクトホール
内に溶かし込む。 （２）溶融状態のＡｌ系合金に高圧を加えて、Ａｌ系合
金の蒸発と体積膨張を抑制するとともにコンタクトホー
ル内へのＡｌの流入を促進し、かつコンタクトホールを
埋めてコンタクトホール以外のフィールド部に堆積した
Ａｌ系合金を平坦にする。 （３）溶解状態のＡｌ系合金に超音波を照射して振動さ
せて、コンタクトホール内へのＡｌ系合金の流入を促進
する。 上記のように、この発明によれば高純度のＡｌ系合金膜
でコンタクトホールを完全に埋めこみかつ平坦なＡｌ系
合金膜を形成することができる。
【００１１】
【実施例】以下の実施例に基づいてこの発明を説明する
が、この発明を限定するものではない。
が、この発明を限定するものではない。
【００１２】Ｐ（１００）Ｓｉ基板上にＢＰＳＧ／ＮＳ
Ｇ積層膜を常法で積層し、微細加工して、開口径０．５
μｍ、アスペクトル比１．５で底面がＳｉ基板面のコン
タクトホールを作製した。 次にスパッターを用い、Ａ
ｒ圧１６mmＴｏｒｒ，ＤＣバイアス３５０Ｖの条件下で
約１５００Å厚のＴｉＷ膜を堆積させてコンタクトホー
ル底部のＳｉ部を被覆する。次にスパッターを用いＡｒ
圧３mmＴｏｒｒ，ＤＣバイアス５００Ｖの条件下で約１
μｍ厚のＡｌ−Ｓｉ合金膜を堆積する。
Ｇ積層膜を常法で積層し、微細加工して、開口径０．５
μｍ、アスペクトル比１．５で底面がＳｉ基板面のコン
タクトホールを作製した。 次にスパッターを用い、Ａ
ｒ圧１６mmＴｏｒｒ，ＤＣバイアス３５０Ｖの条件下で
約１５００Å厚のＴｉＷ膜を堆積させてコンタクトホー
ル底部のＳｉ部を被覆する。次にスパッターを用いＡｒ
圧３mmＴｏｒｒ，ＤＣバイアス５００Ｖの条件下で約１
μｍ厚のＡｌ−Ｓｉ合金膜を堆積する。
【００１３】次に図１に示すように、上記半導体装置１
を、高圧ランプアニーラー２内の超音波振動板３上のス
テージ４の上に導入する。不活性ガス入口５から窒素ガ
スを入れ不活性ガス出口６から放出しながら、超音波振
動板３を８５０ＫＨZの振動数の超音波で振動させ、ハ
ロゲンランプ７を点灯してアニーラー内の温度を５００
°Cまで昇温する。５００°Cで５分間保持し、次いで約
２０°C／ｍｉｎの速度で室温まで降温した。なお図１
中の８はコンタクトホール部、９はＡｌ−Ｓｉ合金層、
１０はＴｉＷ膜である。この加熱処理工程を図２に示
す。
を、高圧ランプアニーラー２内の超音波振動板３上のス
テージ４の上に導入する。不活性ガス入口５から窒素ガ
スを入れ不活性ガス出口６から放出しながら、超音波振
動板３を８５０ＫＨZの振動数の超音波で振動させ、ハ
ロゲンランプ７を点灯してアニーラー内の温度を５００
°Cまで昇温する。５００°Cで５分間保持し、次いで約
２０°C／ｍｉｎの速度で室温まで降温した。なお図１
中の８はコンタクトホール部、９はＡｌ−Ｓｉ合金層、
１０はＴｉＷ膜である。この加熱処理工程を図２に示
す。
【００１４】上記の実施例によって処理した結果、Ａｌ
−Ｓｉ合金膜はコンタクトホールを完全に埋めかつフィ
ールド部上のＡｌ−Ｓｉ膜も含めて平坦度の高い配線膜
が形成された。
−Ｓｉ合金膜はコンタクトホールを完全に埋めかつフィ
ールド部上のＡｌ−Ｓｉ膜も含めて平坦度の高い配線膜
が形成された。
【００１５】
【発明の効果】この発明によれば、０．５μｍプロセス
デバイスである１６ＭＤＲＡＭ、４ＭＳＲＡＭ以後の将
来のＵＬＳＩ配線のコンタクト部の充分な埋込みと同時
に完全な平坦性を得ることができる。
デバイスである１６ＭＤＲＡＭ、４ＭＳＲＡＭ以後の将
来のＵＬＳＩ配線のコンタクト部の充分な埋込みと同時
に完全な平坦性を得ることができる。
【図１】この発明の実施例の加熱処理に用いられるラン
プアニーラーの概略説明図である。
プアニーラーの概略説明図である。
【図２】この発明の実施例の加熱処理工程を説明するグ
ラフである。
ラフである。
１ 半導体装置 ２ 高圧ランプアニーラー ３ 超音波振動板 ４ ステージ ５ 不活性ガス入口 ６ 不活性ガス出口 ７ ハロゲンランプ ８ コンタクトホール部 ９ Ａｌ−Ｓｉ系合金膜 １０ ＴｉＷ膜 １１ ＢＰＳＧ／ＮＳＧ膜 １２ 石英板
Claims (1)
- 【特許請求の範囲】 【請求項１】 （ａ）Ｓｉ基板上に形成された層間絶縁
膜にＳｉ基板に至るコンタクトホールを形成し、コンタ
クトホール底部のＳｉ面上にＴｉＷまたはＴｉＮの膜を
積層し、 （ｂ）ＴｉＷまたはＴｉＮの膜の上にＡｌ系合金を堆積
し、 （ｃ）高圧不活性ガス雰囲気下、超音波で振動させなが
らＡｌ系合金の融点を超える温度で加熱することからな
る半導体集積回路用配線金属膜の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177017A JP2718842B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体集積回路用配線金属膜の製造方法 |
| US07/871,758 US5219790A (en) | 1991-07-17 | 1992-04-21 | Method for forming metallization layer of wiring in semiconductor integrated circuits |
| KR1019920009265A KR100231766B1 (ko) | 1991-07-17 | 1992-05-29 | 반도체집적회로의 배선용 금속층의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177017A JP2718842B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体集積回路用配線金属膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529251A true JPH0529251A (ja) | 1993-02-05 |
| JP2718842B2 JP2718842B2 (ja) | 1998-02-25 |
Family
ID=16023706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177017A Expired - Lifetime JP2718842B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体集積回路用配線金属膜の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5219790A (ja) |
| JP (1) | JP2718842B2 (ja) |
| KR (1) | KR100231766B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985754A (en) * | 1996-02-15 | 1999-11-16 | Nec Corporation | Method of forming a void-free contact plug |
| DE10220684B4 (de) * | 2002-05-10 | 2011-12-08 | Enthone Inc. | Verwendung eines Verfahrens zur Herstellung leitender Polymere mit hoher Metallisierungsfähigkeit zur Durchmetallisierung von kaschierten Basismaterialien zur Leiterplattenherstellung |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358574A (en) * | 1993-11-22 | 1994-10-25 | Midwest Research Institute | Dry texturing of solar cells |
| US5429985A (en) * | 1994-01-18 | 1995-07-04 | Midwest Research Institute | Fabrication of optically reflecting ohmic contacts for semiconductor devices |
| EP0692551A1 (en) * | 1994-07-15 | 1996-01-17 | Applied Materials, Inc. | Sputtering apparatus and methods |
| KR960042974A (ja) * | 1995-05-23 | 1996-12-21 | ||
| US5610103A (en) * | 1995-12-12 | 1997-03-11 | Applied Materials, Inc. | Ultrasonic wave assisted contact hole filling |
| US5712207A (en) * | 1996-02-29 | 1998-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Profile improvement of a metal interconnect structure on a tungsten plug |
| US6372520B1 (en) * | 1998-07-10 | 2002-04-16 | Lsi Logic Corporation | Sonic assisted strengthening of gate oxides |
| JP3631392B2 (ja) | 1998-11-02 | 2005-03-23 | 株式会社神戸製鋼所 | 配線膜の形成方法 |
| US6159853A (en) * | 1999-08-04 | 2000-12-12 | Industrial Technology Research Institute | Method for using ultrasound for assisting forming conductive layers on semiconductor devices |
| EP1280193B1 (en) * | 2000-05-02 | 2011-06-29 | JGC Catalysts and Chemicals Ltd. | Method of manufacturing integrated circuit, and substrate with integrated circuit formed by the method of manufacturing integrated circuit |
| KR20030002787A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 플러그 형성방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296509A (ja) * | 1986-06-17 | 1987-12-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4920070A (en) * | 1987-02-19 | 1990-04-24 | Fujitsu Limited | Method for forming wirings for a semiconductor device by filling very narrow via holes |
| US4758533A (en) * | 1987-09-22 | 1988-07-19 | Xmr Inc. | Laser planarization of nonrefractory metal during integrated circuit fabrication |
| JPH02170420A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 半導体素子の製造方法 |
| US4997518A (en) * | 1989-03-31 | 1991-03-05 | Oki Electric Industry Co., Ltd. | Method for forming an electrode layer by a laser flow technique |
| DE9004951U1 (ja) * | 1990-05-01 | 1990-07-05 | Roeder Gmbh Sitzmoebelwerke, 6000 Frankfurt, De |
-
1991
- 1991-07-17 JP JP3177017A patent/JP2718842B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-21 US US07/871,758 patent/US5219790A/en not_active Expired - Lifetime
- 1992-05-29 KR KR1019920009265A patent/KR100231766B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985754A (en) * | 1996-02-15 | 1999-11-16 | Nec Corporation | Method of forming a void-free contact plug |
| DE10220684B4 (de) * | 2002-05-10 | 2011-12-08 | Enthone Inc. | Verwendung eines Verfahrens zur Herstellung leitender Polymere mit hoher Metallisierungsfähigkeit zur Durchmetallisierung von kaschierten Basismaterialien zur Leiterplattenherstellung |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100231766B1 (ko) | 1999-11-15 |
| US5219790A (en) | 1993-06-15 |
| KR930003256A (ko) | 1993-02-24 |
| JP2718842B2 (ja) | 1998-02-25 |
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