KR20000006580A - 반도체장치의제조방법 - Google Patents

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Abstract

본 발명은 표면에 요철(凹凸)이 있는 산화 절연막을 연마하는 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이며, 요(凹)부 내에 절연막을 매립할 때의 생산량을 향상시킴과 동시에, 그 연마면의 평탄성을 향상시킨다.
반도체 기판(21) 상에 개구부를 갖는 연마 정지막(26)을 형성하고, 개구부를 통해서 반도체 기판(21)을 에칭하여 홈(23a∼23d)을 형성하고, 홈(23a∼23d)의 내부와 반도체 기판(21) 상에 절연막(27)을 형성하는 공정과, 제1 연마 슬러리를 절연막(27)의 연마면에 공급함과 동시에, 제1 강도의 연마 표면을 갖는 제1 연마포(102)를 사용하여 산화 절연막을 연마하고, 계속해서 제2 연마 슬러리를 절연막(27)의 연마면에 공급함과 동시에, 제1 강도보다도 연한 제2 강도를 갖는 제2 연마포(101)를 사용하여 연마 정지막(26)이 노출할 때까지 산화 절연막(27)의 연마면을 연마하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 보다 구체적으로는 절연막의 연마 공정이나 얕은 홈 분리부(STI)를 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
근년의 반도체 장치에서는, 미세화의 진전에, 따라, 종래부터 사용해 온 LOCOS(Local oxidation of silicon)법을 사용한 소자 분리 방법으로는 소자 간을 정밀하게 잘 분리하는 것이 어려워지고 있다.
그 때문에 LOCOS법을 대신하는 새로운 소자 분리 방법으로서 얕은 홈을 사용하는 방법이 주목되어 이미 사용 단계에 있다.
도1∼도3은 종래의 얕은 홈의 형성 공정을 나타내는 단면도이다.
우선, 도1a에 나타낸 바와 같이 실리콘 기판(1)의 표면에 산화막(5)과 질화막(6)을 이 순서로 형성한다.
계속해서 도1b에 나타낸 바와 같이 포트리소그래피법에 의해 소자 분리 영역이 되는 영역의 질화막(5) 및 산화막(6)을 제거한다.
그리고, 도1c에 나타낸 바와 같이 질화막(6) 및 산화막(5)을 마스크로 하여 실리콘 기판(1)을 에칭에 의해 제거하여 여러가지 폭을 갖는 제1 홈(3a)∼제 4홈(3d)를 얕게 형성한다. 이 때, 홈에 의해서 실리콘 기판(1)이 구획되는 것으로, 좁은 면적의 제1 홈(3c)에 의해서 구획된 영역은 좁은 면적의 凸상의 제1 소자 영역(2c)이 되고, 중간 폭의 홈(3b)에 의해서 구획된 영역은 중간 면적의 제2 소자영역(2b)이 되고, 넓은 폭의 홈(3a,3d)에 의해 구획된 영역은 넓은 면적의 제3 소자 영역(2a)이 된다.
이어서, 도2a에 나타낸 바와 같이 막두께가 제1∼제3 홈(3a∼3d)의 깊이보다도 두꺼운 실리콘 산화막(7)을 실리콘 기판(1) 상에 형성하여 제1 홈(3a)∼제4 홈(3d)을 매립한다. 이 경우, 폭이 좁은 제4 홈(3d) 내에 실리콘 산화막(7)을 치밀하게 매립하는 조건으로 실리콘 산화막(7)을 형성하면, 실리콘 산화막(7)의 막두께는 넓은 폭의 제1 소자 영역(2a) 상에서 가장 두꺼워지는 한편, 좁은 폭의 제3 소자 영역(2c) 상에서 가장 엷아지는 것이 일반적이다. 또, 폭이 넓은 제1 , 제2 홈(3a,3b)의 실리콘 산화막(7)의 막두께(t1, t2)보다도 폭이 좁은 제3 홈(3b)이 모여 있는 영역의 막두께(t3)가 두텁게 된다.
다음에 도2b에 나타낸 바와 같이 전면에 포토레지스트(8)를 형성한다. 계속해서 포토레지스트(8)를 노광, 현상하여 포토레지스트(8)에 창(9a, 9b)을 형성한다. 이들 창(9a, 9b)의 형성 위치는 폭이 넓은 제1 소자 영역(2a) 및 중간 폭의 제2 소자 영역(2b)의 상방의 위치이다.
계속해서 창(9a, 9b)을 통해서 실리콘 산화막(7)을 에칭한다. 이 경우의 실리콘 산화막(7)의 에칭 깊이는 질화막(6)을 노출시키지 않는 정도로 얕게 하여도 좋다.
이어서, 도3a에 나타낸 바와 같이 레지스트막(8)을 제거한 후에, 도3b에 나타낸 바와 같이 실리콘 산화막(7)의 표면을 연마한다. 이 경우, 제1의 소자 영역(2a)과 제2 소자 영역(2b) 상의 실리콘 산화막(7)의 연마는 용이하게 진행하고, 질화막(6)에서 연마가 실질적으로 정지한다. 이에 의해, 제1∼제4 홈(3a∼3d) 내에 실리콘 산화막(7)이 매립되고, 제1∼제3 소자 영역(2a∼2c)에서는 실리콘 산화막(7)이 제거된 상태가 된다.
실리콘 산화막(7)이 매립된 제l∼제4 홈(3a∼3d)은 얕은 홈이 되어 제1∼제3소자 영역(2a∼2c)을 분리해진다.
이상과 같은 공정에서, 제1 소자 영역(2a) 및 제2 소자 영역(2b) 상의 실리콘 산화막(7)의 폭을 좁게 하는 것은 실리콘 산화막(7) 중 막두께가 두꺼운 부분의서 연마를 촉진하여 실리콘 산화막(7)의 연마면을 평탄하게 하기 위해서이다. 가장 넓은 폭의 제1 소자 영역(2a) 및 중간 폭의 제2 소자 영역(2b)에 실리콘 산화막(7)을 두텁게 남기면, 그 영역의 연마 저항이 커져서 균일한 연마가 얻어지기 어려워지기 때문이다.
그런데, 상기한 얕은 홈의 작성 방법에 의하면, 포토리소그래피 공정과 에칭 공정과 연마 공정과 같은 복수의 상이한 공정이 필요하게 되므로 반도체 장치의 제조의 공정이 증가해진다.
또, 실리콘 산화막(7)의 막두께에 변동이 있는 경우에는 에칭 후에, 제1 및 제2 소자 영역(2a,2b) 상에 실리콘 산화막(7)이 남거나, 제1 및 제2 소자 영역(2a,2b) 상에 남은 실리콘 산화막(7)의 막두께에 변동이 생기므로 상기한 방법으로서는 실리콘 산화막(7)의 막두께의 변동을 해소할 수 없다.
그리고, 실리콘 산화막(7)이 균일하여도, 예컨대 25매의 반도체 웨이퍼의 STI를 형성하면, 도4에 나타낸 것 같은 에칭량의 변동이 생겨서 반도체 웨이퍼 상에 남은 실리콘 산화막(7)의 막두께가 불균일하게 되기 쉽다.
소자 영역(2a∼2c) 상의 각각의 실리콘 산화막(7)의 막두께가 불균일하게 되는 경우에 소자 영역(2a∼2c)에서 실리콘 산화막(7)이 완전히 제거될 때까지 연마하면, 제1∼제4 홈(3a∼3d) 내에서도 연마가 진행하여 그 안의 실리콘 산화막(7)의 평면이 만곡하여 접시 형상(디싱)이 된다.
본 발명의 목적은 얕은 홈 형성의 생산량을 향상시킴과 동시에, 홈 내에 매립된 실리콘 산화막의 연마에 의한 평탄성을 향상시킬 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
도1a∼도1c는 종래의 얕은 홈 분리부(shallow trench isolation)의 형성 공정을 나타내는 단면도(그 1).
도2a, b는 종래의 얕은 홈 분리부의 형성 공정(27)을 나타내는 단면도(그 2).
도3a, b는 종래의 얕은 홈 분리부의 형성 공정을 나타내는 단면도(그 3).
도4는 도1∼도3의 공정에 따라서 STI의 형성을 행하는 공정에서 절연막 표면의 凹凸의 에칭량의 변동량을 웨이퍼면 내에서 본 도면.
도5a는 본 발명의 실시예에 사용하는 연마 장치의 일례를 나타내는 측면도, 도5b는 그 평면도.
도6은 본 발명의 실시예의 반도체 장치의 제조 공정에 사용하는 연마포(IC-1000)의 압축 가중과 압축 변형량과의 관계를 조사한 그래프.
도7은 본 발명의 실시예의 반도체 장치의 제조 공정에 사용하는 연마포(Suba400)의 압축 가중과 압축 변형량과의 관계를 조사한 그래프.
도8은 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 작성 방법에 대해서 나타내는 플로우 챠트.
도9a, b는 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 제조 공정을 나타내는 단면도(그 1).
도10a, b는 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 제조 공정을 나타내는 단면도(그 2).
도11은 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 형성 공정에서 제1 단계의 연마 후의 상태를 나타내는 단면도.
도12a, b는 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 형성에 사용하는 실리콘 산화막의 연마 전의 상태를 단차 측정기로 측정한 측정도(그 1).
도13a, b는 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 형성에 사용하는 실리콘 산화막의 연마 전의 상태를 단차 측정기로 측정한 측정도(그 2).
도14는 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 형성에 사용하는 실리콘 산화막의 제1 단계의 연마 후의 실리콘 산화막의 표면의 단차 상태를 나타내는 도면(그 1).
도15는 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 형성에 사용하는 실리콘 산화막의 제1 단계의 연마 후의 실리콘 산화막의 표면의 단차 상태를 나타내는 도면(그 2).
도16a는 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 형성에 사용하는 실리콘 산화막의 제1 단계의 연마 후의 소정 장소의 막두께 분포를 나타내는 도면이고, 도16b는 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 형성에 사용하는 실리콘 산화막의 제2 단계의 연마 후의 소정 장소의 막두께 분포를 나타내는 도면.
도17은 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 형성 시의 제1 단계의 연마에서 슬러리를 바꾼 경우의 연마후의 실리콘 산화막의 단차를 나타내는 도면(그 1).
도18은 본 발명의 제1 실시예에 관한 얕은 홈 분리부의 형성 시의 제1 단계의 연마에서 슬러리를 바꾼 경우의 연마 후의 실리콘 산화막의 단차를 나타내는 도면(그 2).
도19a는 본 발명의 제1 실시예에서의 제l 단계의 연마 시에 사용하는 슬러리에 KOH를 함유시킨 것을 사용한 경우의 연마 후의 실리콘 산화막의 막두께 분포를 나타내는 도면이고, 도19b는 제1 단계의 연마 종료의 실리콘 산화막에 대해서 다시 제2 단계의 연마를 한 후의 막두께 분포를 나타내는 도면.
도20a, b는 본 발명의 제1 실시예에서의 제1 단계의 연마에 사용하는 슬러리에 제1 분산제를 함유시킨 경우의 제1 단계의 연마 후의 실리콘 산화막의 단차를 나타내는 도면(그 1).
도21a, b는 본 발명의 제1 실시예에서의 제1 단계의 연마에 사용하는 슬러리에 제1 분산제를 함유시킨 경우의 제1 단계의 연마 후의 실리콘 산화막의 단차를 나타내는 도면(그 2).
도22a, b는 본 발명의 제1 실시예에서의 제1 단계의 연마에 사용하는 슬러리에 제2 분산제를 함유시킨 경우의 제1 단계의 연마 후의 실리콘 산화막의 단차를 나타내는 도면(그 1).
도23a, b는 본 발명의 제1 실시예에서의 제1 단계의 연마에 사용하는 슬러리에 제2 분산제를 함유시킨 경우의 제1 단계의 연마 후의 실리콘 산화막의 단차를나타내는 도면(그 2).
도24는 본 발명의 제1 실시예에서의 제1 단계의 연마에 사용하는 분산제·순수의 혼합비와 연마율과의 관계를 나타내는 도면.
도25는 본 발명의 제1 실시예에서의 제1 단계의 연마에 사용하는 분산제·순수의 혼합비와 SiO2·Si3N4연마 선택비와의 관계를 나타내는 도면.
도26a, b는 본 발명의 제1 실시예의 2 단게 연마가 이루어진 매립 절연막의 디싱량을 조사하기 위한 시료의 단면도, 도26b는 그 시료의 평면도.
도27a∼c는 도26a에 나타낸 시료의 홈으로의 절연막의 매립 공정을 나타내는 단면도.
도28은 도27a∼c의 공정에 의해 홈에 매립된 절연막에서 발생하는 디싱량과 그 홈의 면적과의 관계를 나타내는 도면.
도29는 본 발명의 제1 실시예에서 사용하는 반도체 웨이퍼의 평면도.
도30은 도29에 나타낸 반도체 웨이퍼 상에 형성된 실리콘 산화막의 표면의 초기 상태와, 그 표면의 선택 연마 후의 상태를 나타내는 단면도.
도31은 반도체 웨이퍼의 표면의 凹凸이 완만하게 변화하는 실리콘 산화막의 선택 연마 후의 막두께 분포를 나타내는 도면.
도32는 반도체 웨이퍼의 표면의 凹凸이 약간 변화하는 실리콘 산화막의 선택연마 후의 막두께 분포를 나타내는 도면.
도33은 TEG 패턴이 형성되는 반도체 웨이퍼의 평면도.
도34는 반도체 웨이퍼에 형성되는 TEG 패턴의 평면도.
도35는 제1 실시예의 2 단계 연마법에 의해 홈 상에서 연마된 실리콘 산화막의 제1 막두께 분포를 나타내는 도면.
도36은 제1 실시예의 2 단계 연마법에 의해 홈 상에서 연마된 실리콘 산화막의 제2 막두께 분포를 나타내는 도면.
도37a, b는 본 발명의 제2 실시예의 연마 공정을 나타내는 단면도.
도38은 본 발명의 제2 실시예에 의해 연마된 홈 상의 실리콘 산화막의 제1 막두께 분포를 나타내는 도면.
도39는 본 발명의 제2 실시예에 의해 연마된 홈 상의 실리콘 산화막의 제2 막두께 분포를 나타내는 도면.
도40a∼c는 본 발명의 제3 실시예의 연마 공정을 나타내는 도면.
도41은 본 발명의 제3 실시예에 의해 연마된 홈 상의 실리콘 산화막의 제1 막두께 분포를 나타내는 도면.
도42a∼b는 본 발명의 제4 실시예의 반도체 장치의 제조 공정에서 절연막의 연마를 나타내는 도면.
도43a∼f는 본 발명의 제5 실시예의 반도체 장치의 제조 공정에서 정렬 마크(alignment mark)의 제조 공정을 나타내는 단면도.
도44는 본 발명의 제5 실시예의 반도체 장치의 제조 공정 중의 정렬 마크의 제조 공정에서 제1 단계의 연마 조건을 바꾼 실리콘 산화막의 차이를 나타내는 단면도.
도45는 본 발명의 제5 실시예에 의해 형성한 정렬 마크의 배치의 일례를 나타내는 평면도.
도46a, b는 본 발명의 제5 실시예에 의해 형성한 정렬 마크의 스테퍼에 의한 보정량의 측정 결과를 나타내는 도면.
도47a, b는 본 발명의 제5 실시예에 의해 형성한 정렬 마크의 형성 영역을 나타내는 평면도와 그 단면도.
도48은 본 발명의 제5 실시예에 의해 형성한 복수의 정렬 마크의 단차 측정개소를 나타내는 평면도.
도49a∼c는 도48에 나타낸 측정 개소 중의 TOP, RlGHT, BOTTOM 영역의 정렬 마크의 단차의 측정 결과를 나타내는 단차도.
도50a, b는 도32에 나타낸 측정 개소 중의 LEFT, CENTER 영역의 정렬 마크의 단차의 측정 결과를 나타내는 단차도.
[부호의 설명]
21 실리콘 기판(반도체 기판),
22a 넓은 폭의 소자 영역,
22b 중간 폭의 소자 영역,
22c 좁은 폭의 소자 영역,
23a,23d 넓은 폭의 홈(凹부),
23b 중간 폭의 홈(凹부),
23c 좁은 폭의 홈(凹부),
24,25 실리콘 산화막,
26 실리콘 질화막(질소를 주성분으로 하는 기층 절연막),
27 실리콘 산화막(산소를 주성분으로 하는 매립 절연막),
31 연마판,
32 기판 지지구,
33 피연마 기판,
41 실리콘 기판,
42 배선,
43 층간 절연막,
45 위치 맞춤용 홈,
46 凸부(정렬 마크),
101 기대,
102 연마포,
103,106 지지축,
104 지지대,
105 지지링.
(1) 상기한 과제는 반도체 기판의 주면 상에 절연막을 형성하는 공정과, 제1 경도를 갖는 제1 연마포를 사용하여 상기 절연막의 일부를 연마하는 공정과, 상기 제1 연마포에 의한 상기 절연막의 연마 후에, 상기 제1 경도보다도 연한 제2 경도를 갖는 제2 연마포를 사용하여 상기 절연막을 연마하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막을 형성하기 전에, 상기 반도체 기판 상의 제1 영역에 연마 정지막을 형성하는 공정과, 상기 연마 정지막으로 피복되지 않은 제2 영역에 홈을 형성하는 공정을 가지며, 상기 제2 연마포에 의한 상기 절연막의 연마는 상기 연마 정지막이 노출할 때까지 계속되도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막은 예를 들어 실리콘 산화막이다.
상기한 반도체 장치의 제조 방법에서, 상기 제1 연마포에 의해 상기 절연막을 연마할 때에는, 제1 슬러리가 상기 절연막 상에 공급되고, 상기 제2 연마포에 의한 상기 절연막을 연마할 때에는, 제2 슬러리가 상기 절연막 상에 공급되도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 제1 슬러리와 상기 제2 슬러리는 함유 물질이 같도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 제1 슬러리는 아민계의 분산제 중에 실리카계 물질 또는 산화 세륨으로 되는 연마 입자를 함유하도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 제1 슬러리는 OH 기를 갖는 분산제 중에 실리카계 물질 또는 산화 세륨으로 되는 연마 입자를 함유하도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 OH 기를 갖는 분산제는 KOH 또는 NH4OH인 것을 특징으로 한다.
상기한 반도체 장치의 제조 방법에서, 상기 제1 연마포는 압축 가중에 대한 압축 변형량의 비가 0.06㎛·cm2/g 이하인 것이 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 홈을 제외한 상기 반도체 기판의 상면의 면적은 상기 반도체 기판의 상기 상면 전체의 면적의 70% 이하의 범위에 있는 것이 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막은 유도 결합형 플라즈마법 또는 전자 사이클로트론 공명법에 의해서 형성되도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막은 플라즈마 화학 기상 성장법에 의한 성막과 스퍼터 에칭을 반복함으로써 성막되도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 제2 연마포에 의한 상기 절연막의 연마 후에, 상기 연마 정지막을 제거함으로써, 상기 홈 내에 충전된 상기 절연막을 상기 반도체 기판의 상면으로부터 돌출시켜서 凸부를 형성하는 공정을 갖도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 凸부는 노광 위치의 위치 맞춤 마크로서 사용되도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막을 형성하기 전에, 상기 반도체 기판 상에 하지 절연막을 개재하여 배선을 형성하는 공정을 갖도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막은 플라즈마 CVD법에 의해 형성된 실리콘 산화막이며, 상기 연마 정지막은 CVD법에 의해 형성된 실리콘 질화막으로 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 연마 정지막과 상기 반도체 기판간에 초기 산화막을 형성하는 공정을 더 갖도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 반도체 기판은 실리콘 기판이며, 상기 연마 정지막은 CVD법에 의해 형성된 실리콘 산화막이며, 상기 연마 정지막은CVD법에 의해 형성된 실리콘 질화막이며, 상기 초기 산화막은 상기 반도체 기판 표면에 형성된 실리콘 산화막이며, 상기 제2 연마포에 의한 상기 절연막을 연마한 후의 상태에서는 상기 홈에 매립된 상기 절연막의 막두께 값은 상기 홈의 바닥으로부터 상기 연마 정지막의 최상면까지의 높이 값의 1∼2배의 범위에 존재하도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막보다도 연마 속도가 느린 연마용 피복막을 상기 절연막 상에 형성하는 공정을 더 갖도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막은 실리콘 산화막이고, 상기 연마용 피복막은 실리콘 질화막이도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 실리콘 질화막은 30nm∼150nm의 막두께로 형성되도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 반도체 기판은 실리콘 기판이며, 상기 연마 정지막은 CVD법에 의해 형성된 실리콘 산화막이며, 상기 연마 정지막은 CVD법에 의해 형성된 실리콘 질화막이며, 상기 제2 연마포에 의한 상기 절연막을 연마한 후의 상태에서는 상기 홈에 매립된 상기 절연막의 막두께 값이 상기 홈의 바닥으로부터 상기 연마 정지막의 최상면까지의 높이 값의 1∼2배의 범위에 있도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 홈 중에는 상기 반도체 기판의 일부를 돌출시켜되는 미소 凸부를 갖도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 제1 연마포에 의한 상기 절연막의 연마 전에, 상기 제1 영역 상에 존재하는 상기 절연막의 일부를 에칭에 의해 제거하는 공정을 더 갖도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막의 에칭 전 또는 후에,는, 상기 절연막보다도 연마 속도가 느린 재료로 되는 연마용 피복막을 상기 절연막 상에 형성하도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 제2 연마포를 사용하여 상기 절연막을 연마하는 공정에서는, 상기 절연막의 연마로부터 상기 연마 정지막의 연마로 바뀔 때의 상기 제2 연마포에 의한 연마 토크의 변화를 검출하는 방법에 의해 연마 종료점을 검출하도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 제2 연마포를 사용하여 상기 절연막을 연마하는 공정에서는 상기 절연막으로 향하여 파장 100nm∼1000nm의 단일 파장의 레이저광을 조사하고, 상기 절연막의 연마로부터 상기 연마 정지막의 연마로 바뀔 때의 상기 레이저광의 반사 강도의 변화점을 검출하는 방법에 의해 연마 종료점을 검출하도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 반도체 기판은 1× 104N/m2∼1 × 1010N/m2의 영률을 갖는 탄성체가 하부에 형성된 연마 헤드의 밑에 부착되도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 반도체 기판의 상기 주면의 凹凸의 단차는 20mm 사방의 임의의 영역에서 200nm 미만이고, 또 5mm 사방의 임의의 영역에서 50nm 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
(2) 상기한 과제는 표면에 돌출부가 있는 절연막을 형성하는 공정과, 상기 절연막의 상기 돌출부의 돌출량을 감소시켜 상기 절연막을 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
상기한 반도체 장치의 제조 방법에 있어서, 상기 凹凸이 있는 기층막은 절연막 상에 배선이 형성된 것인 것을 특징으로 한다.
다음에 상기한 발명의 작용에 대해서 설명한다.
본 발명에 있어서는 반도체 기판에 형성한 홈 내에 절연막을 충전할 때에, 연마포를 바꾸는 2 단계의 연마에 의해서 반도체 기판 상의 절연막을 제거하도록 하고 있다.
이에 의하면, 제1 단계의 연마에 의해서 절연막의 凸부의 체적을 감소시키고, 그 후의 제2 단계의 연마에 의한 평탄화가 촉진된다.
제1 단계의 연마 공정의 연마에서는, 연마포로서 압축 가중(g/cm2)에 대한 압축 변형량(㎛)의 비가 0.06(㎛·cm2/g) 이하의 경도의 단단한 연마 표면을 갖는 연마포를 사용하고, 연마제로서 산소를 주성분으로 하는 절연막의 연마 속도가 200nm/분 이하와 같이 작은 제1 연마 속도가 될 수 있는 연마제를 사용하여 연마한다.
제1 단계의 연마 공정에서는, 피연마 기판의 표면의 凹凸차가 작아진 시점에서 연마 속도가 대단히 느리기 때문에, 여기서 연마를 종료한다.
제2 단계의 연마 공정에서는 절연막의 연마 속도가 제1 연마 속도보다도 큰 제2 연마 속도가 될 수 있는 연마제를 사용하고, 또한 제1 연마포에 비해 부드러운 연마포를 사용한다. 그리고, 연마 대상물의 연마포에 대한 압축력을 작게 하여 연마포의 표면 추종성을 저하시키고, 또한 연마포를 고속 회전시켜서 선속도를 올려 연마를 한다.
여기서, 연마포의 표면추종성이란, 피연마 기판의 피연마면에 凹凸이 존재하고, 또한 연마포가 비교적 부드러운 경우, 연마 중에 피연마면의 凹凸에 따라서 연마포의 표면이 변형하는 것을 말한다.
제2 단계의 연마 공정에서, 연마 속도가 커질 수 있는 연마제를 사용하고, 또한 비교적 부드러운 연마포를 사용하는 것은 표면을 평탄화하기 위해서이다.
제2 단계의 연마 공정에서는 질소를 주성분으로 하는 연마 정지막이 나타나고, 연마면이 평탄해진 시점에서 연마가 끝난다. 이에 의해, 반도체 기판의 홈이 절연막에 의해 매립되어 평탄화한 기판 표면이 얻어진다.
이에 비하여, 종래의 기술, 즉 제1 단계의 연마를 생략하고 제2 단계의 연마와 같은 조건만으로 연마를 행한 경우에는, 연마는 피연마 기판의 패턴의 소밀(疎密)의 영향을 받아 미세한 凸부 영역의 연마의 제어가 불가능해진다.
또한, 절연막이 충전된 홈은 소자 분리로서 적용하여도 좋고, 혹은 홈으로부터 돌출한 절연막의 凸부, 또는 그 凸부에 둘러싸인 凹부를 정렬 마크로 하여 적용하여도 좋다.
그런데, 층간 절연막의 표면에 凹凸이 생기는 경우에 특정한 슬러리를 사용하여 특정한 경도의 연마포에 의해서 층간 절연막을 연마하면, 종래의 연마 방법에 비해 그 평탄성은 개선된다. 그 슬러리로서는 OH 기를 갖는 분산제 중에 실리카계 물질 또는 산화 세륨으로 되는 연마 입자를 함유하는 것이 있다. 또 연마포로서는 압축 가중에 대한 압축 변형량의 비가 0.061㎛·cm2/g 이하인 경도의 것이 바람직하다. 이 경우, 피연마 기판과 연마포의 상대 선속도는 40nm/분이 바람직하다.
[실시예]
이하에 본 발명의 실시예에 대해서 도면을 참조하면서 설명한다.
(제1 실시예)
우선, 본 발명의 실시예에 사용되는 연마 장치에 대해서 설명하고, 그 후에, 연마 장치를 사용한 연마 방법에 대해서 설명한다.
연마 장치
도5a, b는 본 발명의 실시예에 사용되는 연마 장치에 대해서 나타내는 측면도이고, 도5a는 그 측면도, 도5b는 그 평면도이다.
연마 장치는 연마판(31)과 그 위에 배치되는 기판 지지구(32)를 갖고 있다.
연마판(31)은 기대(101)와 그 평면에 접착되는 연마포(102)를 가지며, 또한 그 하면의 중심에는 회전 가능한 지지축(103)이 고착되어 있다.
기대(101)는 예컨대 알루마이트로 피복된 알루미늄판이나 열변형이 작은 대리석, 화강석 등의 석판으로 구성된다.
연마포(102)로서 제1 연마 공정에서는 대히 단단한 것을 사용하고, 제2 연마공정에서 부드러운 것을 사용한다. 단단한 연마포로는, 예컨대 두께 1270㎛의 발포성 폴리우레탄으로 된 로델(Rodel)사제의 상품명 IC-1000이 있고, 또한 부드러운 연마포로는, 예컨대 로델사제의 부직포 구조의 상품명 Suba400이 있다.
연마포(102)로는 나선 형상의 홈(K 구룹) 또는 종횡이 격자 형상의 홈, 또는 다수의 구멍 등이 연마면에 형성된 것을 사용한다.
기판 지지구(32)는 지지대(104)와 지지링(105)을 갖고 있다.
기판 지지구(32)의 지지대(104)는 그 하면에 표면 장력을 이용하여 피연마 기판(연마 대상물)(33)이 부착되고, 또 그 평면의 중앙에는 회전 가능한 지지축(106)이 설치되어 있다. 그리고, 지지대(104)에는 내려 누르는 방향으로 압축력 P가 가해지고, 이에 의해서 피연마 기판(33) 전체를 연마포(102)에 압축할 수 있게 되어 있다. 지지대(104)에는 지지대(104)를 관통하는 다수의 작은 구멍(도시하지 않음)이 형성되어 있고, 작은 구멍에 질소 등 가스를 외부로부터 분사하여 피연마 기판(33)에 분출함으로써 피연마 기판(33)에 대한 압축력을 부분적으로 조정할 수 있는 구조의 것도 있다. 이 압축력은 연마제와 함께 연마 대상물의 연마 속도를 좌우한다.
기판 지지구(32)의 지지링(105)은 지지대(104)의 하면에 있는 피연마 기판(33)의 가로 방향의 이동을 규제하기 위해서 설치되어 있는 것이다. 또 지지링은 지지대(104) 하측에 피연마 기판(33)을 부착한 상태에서 피연마 기판(33)의 하면으로부터의 피연마 기판(33)의 돌출량과 같은 정도의 돌출량이 되도록 지지대(104)의 주연부에 부착된다. 지지링(105)은 높이를 조절할 수 없는 고정식의것 또는 높이를 조절할 수 있는 조정식의 것이 있으며 어느 쪽을 선택하여도 좋다.
연마 장치는 그 제조원의 차이에 의해서 기판 지지구(32)의 구조가 다르게 되어 있기 때문에 피연마 기판을 압축하는 힘에 대한 호칭법이 다르다. 연마 장치로는, 예컨대 스트라스파사의 상품명 6DP-SP나 상품명 6ED에서는 웨이퍼를 부착한 판이 웨이퍼를 하방으로 누르는 힘을 하력(down force)라 하고, 웨이퍼를 부착한 판에 형성되어 있는 작은 구멍으로부터 방출되는 가스가 웨이퍼를 누르는 힘을 배압(back pressure)이라고 한다.
연마 장치 MlRRA3400(상품명)의 경우, 지지대(104)의 지지면의 박막에 가해지는 압력을 박막압력이라 하고, 지지대(104)의 뒷편을 고무 튜브에 의해 가하는 압력을 내부 튜브압력이라고 한다.
또한, 압축력과는 다르지만, 지지대(104) 상에 돌출하는 높이를 조정하기 위해서 지지링(105)에 가하는 압력인 지지링 압력도 규정하는 일이 있다. 연마 속도에 다소 영향을 주기 위해서이다.
또, 연마 도중에는 연마면에 연마제가 공급된다. 연마제로는, 분산제 또는 연마 촉진제에 연마 입자를 분산시킨 것을 사용한다. 분산제 또는 연마 촉진제로는 테트라메틸암모늄 하이드로옥사이드(TMAH:(CH3)4NOH) 아민계 재료와 같은 유기물, 또는 KOH, NH4OH 등의 무기물을 사용한다. 연마 입자로는, 콜로이달실리카 퓸드실리카(fumed silica)와 같은 실리카 또는 산화 세륨(CeO2)를 사용한다.
다음에 도5에 나타내는 연마 장치를 사용하여 피연마 기판(33)을 연마하는방법의 개요에 대해서 설명한다.
우선, 기판 지지구(32)의 지지대(104)의 하면에 피연마 기판(33)을 부착한다.
다음에 기판 지지구(32)를 내리고 피연마 기판(33)의 피연마면을 연마포(102)의 표면에 접촉시킨다. 그리고, 연마판(31)과 기판 지지구(32)를 다 같이 지지축(106)을 중심으로 하여 서로 회전시키고, 또한 연마판(31) 상에서 기판 지지구(32)를 X축 방향으로 일정한 속도로 왕복 이동 시킨다. 이 왕복 동작을 이하 진동이라고 한다.
이 경우, 2개의 지지축(103,106)의 구동력에 의해 회전하는 지지대(104)와 기대(101)의 상대 속도를 소정의 값으로 설정함과 동시에, 진동의 속도를 소정의 값으로 설정하여 피연마 기판(33)을 연마한다.
이와 같은 회전 동작과 진동에 의해서 피연마 기판(33)의 연마가 진행하지만, 본 실시예로서는 연마의 최초에서 최후까지 같은 조건으로 연마하는 것은 아니라, 연마 조건을 바꾸어 2 단계로 실시한다.
이 2 단계의 연마 조건으로는, 연마제, 연마포 또는 회전 속도 중의 적어도 1개의 조건을 다르게 한다. 연마제에 대해서는 상기한 재료로부터 선택한다. 연마포에 대해서는 제1 단계에서 사용하는 연마포로는 제2 단계에서 사용하는 연마포보다도 단단한 것을 선택한다.
예컨대 제1 연마 공정에서는 도6에 나타낸 바와 같이 연마포(103)로서 압축가중에 대한 압축 변형량의 비가 0.06㎛·cm2/g 이하의 단단한 연마 표면을 갖는 것을 사용할 것이 필요하다. 예컨대 로델사의 상품명 IC-1000은 그 조건을 충족시키고 있다.
연마포(103)가 단일 재료에 의해 형성된 단층 구조를 갖는 경우에는, 그 연마포의 소재의 특성을 나타내는 물리량 중의 영률이 106∼109N/㎡ 정도, 바람직하게는 1×107N/㎡∼106∼5×108N/㎡인 소자로 성형된 연마포를 사용한다.
한편, 연마포(103)인 상품명 Suba400은 도7에 나타낸 바와 같은 부드러운 성질을 갖고 있으므로, 제1 연마 공정에 사용하는 것보다도 제2 연마 공정에 사용하는 것이 바람직하다. 또, 로델사의 연마포인 상품명 IC1400도 사용 가능하다.
또한, 도6 및 도7의 종축은 선형 눈금으로 표시한 압축 변형량을 나타내고, 횡축은 선형 눈금으로 표시한 압축 가중을 나타낸다.
다음에 연마 장치의 피연마 기판(33) 표면의 복수 점의 선속도에 대해서 설명한다.
피연마 기판(33)의 소정 부분에서의 선속도는 아래와 같은 식으로부터 구해진다. 아래의 식에서, 도5b에 나타낸 바와 같이 연마판(31)의 반경을 L0로 하고, 연마판(31)의 중심 및 기판 지지구(32)의 중심에서 각각 피연마 기판(33) 상의 임의의 점(x, y)에 이르는 거리를 L1, L2로 한다. 또, 연마판(31)의 중심 및 기판 지지구(32)의 중심과 점(x, y)을 잇는 2개의 직선과 X 축이 이루는 내각의 각도를 각각 θ , φ으로 한다. 그리고, 기판 지지구(32)의 중심이 진동하는 범위를연마판(31)의 중심에서 X축 방향으로 소정의 거리(10) 내로 한다.
또, 연마판(31) 및 기판 지지구(32)는 각각 지지축(103,106)을 중심으로하여 같은 방향으로 회전하고, 이들의 각속도를 각각 ω 1 및 ω 2로 한다.
이 경우, 임의의 점(x, y)에서, 플라텐에 의한 선속도, 헤드에 의한 선속도 및 헤드의 진동 성분은 각각 다음과 같은 식으로 나타낸다.
ⓛ 연마판(31)에 의한 선속도(vpx, vpy)는 다음 식(1), (2)로 나타낸다.
[수학식 1]
Vpx = - L1ω1sinθ = -L1ω1Y/L1Y= -ω1Y
[수학식 2]
Vpy = -L1ω1cos6 = -L1ω1(L0-l0sinω1t-X)/L1
= -ω1(L0-10sinω3t- X)
② 기판 지지구(32)에 의한 선속도(vhx, vhy)는 다음 식(3), (4)로 나타낸다.
[수학식 3]
Vhx = -L2ω2sinφ = -L2ω2Y/L2Y = -ω2Y
[수학식 4]
Vhy = -L2ω2cosφ = L2ω2X/L2= ω2X
③ 기판 지지구(32)의 진동 f1은 다음 식(5)으로 표시된다. 다만, 헤드의 진동이 각속도 ω3로 주기적으로 진동하는 것으로 한다.
[수학식 5]
L0-10sinω3t
또한, 진동의 미분치 f1'는 시간의 함수로서 기판 지지구(32)의 X축 방향의 선속도에 영향을 주며, 다음 식(6)으로 표시된다.
[수학식 6]
d(L0-10sinω3t)/dt = 10ω3cosω3t
이상으로부터, 피연마 기판(33) 표면의 임의의 점(x, y)의 선속도는 ①∼③을 합성하여 식(7),(8)로 표시된다. 단지, 연마판(31)과 기판 지지구(32)의 회전 방향은 동일한 방향으로 하고 있다.
[수학식 7]
Vx = Vpx-Vhx-10ω3cosω3t
=(ω2-ω1)Y-10ω3cosω3t
[수학식 8]
Vy = Vpy-Vhy
= -ω1(L0-10sinω3t)-(ω2-ω1)X
상기한 식을 각 사의 연마 장치에 적용한 경우의 선속도를 이하의 조건 하에서 상기 식을 사용하여 계산한 결과를 표1에 나타낸다. 표1의 계산에서는 각 사의연마 장치의 회전의 조건을 다음과 같은 값으로 하였다. 단지, 표1 중의 측정점 A∼E는 도5b에 나타낸 피연마 기판의 중앙의 점을 A로 하고, 좌우의 점을 B, C로 하고, 상하의 점을 D, E로 하였다. 또, 표1을 구할 때에 진동 성분을 계산에 포함시키지 않았다.
ⓛ 연마 장치 6DP-SP
L0 = 17.5cm
◆ 제1 단계의 연마
기판 지지구의 회전수 = 45rpm
연마판의 회전수 = 45rpm
ω1 = 90π rad/min
ω2 = 90π rad/min
◆ 제2 단계의 연마
기판 지지구의 회전수 = 30rpm
연마판의 회전수 = 30rpm
ω1 = 60π rad/min
ω2 = 60π rad/min
② 연마 장치6ED
L0=24cm
◆ 제1 및 제2 연마 공정
기판 지지구의 회전수 = 40rpm
연마판의 회전수 = 33rpm
ω1 = 66π rad/min
ω2 = 80π rad/min
③ 연마 장치 MlRRA3400
L0=12.7cm
◆ 제1 및 제2 연마 공정
기판 지지구의 회전수 = 97rpm
연마판의 회전수 = 103rpm
ω1 = 206π rad/min
ω2 = 194π rad/min
[표 1]
다음에 반도체 기판에 얕은 홈 분리부을 형성하는 공정을 예로 들어 연마의 구체예를 설명한다.
도8은 본 발명의 제1 실시예에 관한 얕은 홈 분리부을 작성하는 방법에 대해서 나타내는 플로우 챠트이다. 또, 도9a∼9c, 도10a, 10b는 얕은 홈 분리부을 형성하는 공정을 나타내는 단면도이다.
도8에서 P1으로 나타내는 SiN 막에 피복된 凹凸이 있는 기판의 형성 공정은 다음과 같이 된다.
우선, 도9a에 나타낸 바와 같이 직경 8인치의 실리콘 기판(반도체 기판)(1)의 표면에 막두께 약 10nm의 산화막(25)과 막두께 약 100∼250nm의 질화막(26)을 순서대로 형성한다. 여기서 산화막은 산화 실리콘(SiO2)이고, 질화막(26)은 질화 실리콘(Si3N4), 질화 산화 실리콘(SiON)과 같이 질소를 성분으로 하는 기층 절연막이다. 질화 실리콘을 성장하는 경우에는 예컨대 반응 가스로서 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 사용하고, 성장 온도를 800℃, 성장 분위기 압력을 약 0.2Torr로 설정하는 조건을 채용한다.
계속해서 도9b에 나타낸 바와 같이 소자 분리 영역이 되는 영역의 질화막(26) 및 산화막(25)을 제거한 후에, 도9c에 나타낸 바와 같이 질화막(26) 및 산화막(25)으로 덮이지 않은 부분의 실리콘 기판(21)을 에칭하여 깊이가 0.2㎛∼0.5㎛ 정도의 얕은 제1∼제4 홈(凸부)(23a∼23d)을 형성한다.
이 때, 제1∼4 홈(23a∼23d)에 의해 실리콘 기판(1)의 소자 형성 영역이 구획되고, 0.25㎛ 정도의 좁은 폭의 제1 홈(23c)에 인접한 영역은 좁은 면적의 제1 소자 영역(22c)이 되고, 폭10㎛의 중간 폭의 홈(23b)에 인접한 영역은 중간 면적의제2 소자 영역(22b)이 되고, 수십㎛ 이상의 넓은 폭의 홈(23a,23d)에 인접한 영역은 넓은 면적의 제3 소자 영역(2a)이 된다.
계속해서 실리콘 기판(21)의 노출면을 열산화하여 막두께 약 10nm의 실리콘 산화막(24)을 형성한다. 이에 의해서 제1∼제4 홈(23a∼23d)에 인접하는 凸상의 소자 형성 영역이 질화막(26)으로 덮이는 기판의 형성 공정이 종료한다.
다음에 도8에 나타내는 P2의 공정으로 이행한다.
이 공정에서는 도10a에 나타낸 바와 같이 ICP (유도 결합형 플라즈마)법, ECR (Electron Cyclotron Resonance)법과 같은, 소위 고밀도 플라즈마(HDP (high density plasma) CVD(Chemical Vapor Deposition)법을 사용하여, 실리콘 기판(21)의 표면에 제1∼제4 홈(23a∼23d)의 깊이보다도 두꺼운 막두께, 예컨대 약 730nm 정도의 실리콘 산화막(27)을 실리콘 기판(21)에 형성하고, 아울러 이 실리콘 산화막(27)을 제1∼제4 홈(23a∼23d) 내에 완전히 매립한다. 고밀도 플라즈마 CVD 법을 사용하여 성막하면, 폭이 좁은 제3 홈(23c) 내에 대한 실리콘 산화막(27)의 매립이 보다 완전하게 행하여진다. 이 실리콘 산화막(27)은 불순물이 도프된 PSG, BPSG, BSG와 같은 것이어도 좋다.
HDP∼CVD 법에 의해서 실리콘 산화막(27)을 성장하는 경우에는, 예컨대 반응체임버(도시하지 않음) 내에 SiH4를 약 150sccm, 산소를 약 230sccm, 희석 가스를 약400sccm의 유량으로 도입한다.
이 실리콘 산화막의 노출면의 형상은 평탄하지 않고, 凹凸이 생기고 있다.
더구나, 제1 소자 영역(22a), 제2 소자 영역(22b) 상의 실리콘 산화막(27)의 막두께가 두꺼워지는 한편, 좁은 면적의 제3 소자 영역(22c) 상의 실리콘 산화막(27)의 막두께가 엷어지고 있다. 또, 좁은 제3 홈(23c)의 매립 영역의 실리콘 산화막(27)의 막두께 t6는 제2 홈(23b) 또는 제1 홈(23a)의 매립 영역의 실리콘 산화막(27)의 막두께 t4, t5보다도 두꺼워지고 있다. 그 두꺼워진 양은 홈(23a∼23d)의 깊이가 0.4㎛, 좁은 제3 홈(23c)의 폭이 0.25㎛ 정도인 경우에 실리콘 산화막(27)을 제1 소자 영역(22a)에서 약 730nm의 두께로 성장시키면, t6는 t4, t5보다도 약 1.l배 두꺼워진다.
이 상태의 실리콘 기판(21)을 상기한 피연마 기판(33)이라고 칭한다.
이어서, 도1의 P3으로 나타내는 제1 단계의 연마 공정으로 이행한다.
제1 단계의 연마 공정에서는 연마포(102)로서 단단한 상품명 IC-1000을 사용한다. 또한, 연마제로서, 프지미사제의 상품명 PLANERLlTE-6103, 캐봇트사의 상품명 SS-25, 또는 로델사제의 상품명 로델2371을 사용한다. PLANERLlTE-6103, SS-25를 사용하는 경우에는 순수에 의해 희석한다. 연마 재료의 종류에 따른 연마 결과의 차이에 대해서는 후술한다.
우선, 실리콘 산화막(27)을 하측으로 하여 피연마 기판(33)을 기판 지지구(32)의 하면으로 설치한 후에, 연마판(31)을 소정의 회전수 R1로 회전시킴과 동시에, 기판 지지구(32)도 연마판(31)과 같은 방향 또는 반대 방향으로 소정의 회전수 R2로 회전시킨다.
계속해서 기판 지지구(32)와 연마판(31)을 근접시킴과 동시에, 유량 350cc/분으로 슬러리를 연마포(102) 상에 흘리고, 이에 의해 연마포(102)와 피연마 기판(33) 간에 슬러리를 공급한다. 슬러리는 슬러리 공급 노즐(107)로부터 공급된다.
그리고, 기판 지지구(32)를 압축함으로써 피연마 기판(33)의 실리콘 산화막(27)과 연마포(102)를 접촉시켜 연마를 개시한다.
이 연마 상태를 소정 시간 유지하면, 좁은 면적의 제3 소자 영역(22c) 및 중간 면적의 소자 영역(22b) 상에 돌출해 있는 실리콘 산화막(27) 만이 단단한 연마포(102)에 의해서 주로 연마되어 실리콘 산화막(27)의 부피가 감소한다. 소정의 연마 시간이 경과한 시점에서 제1 단계의 연마 공정을 종료한다.
이와 같이, 단단한 연마포(102)를 사용하면, 凸부의 돌출량이 큰 부분이 선택적으로 연마 패드에 접촉하여, 凸부는 凹부에 비교하여 강하게 연마포(102)에 접촉하므로 凸부의 연마 속도가 빨라져서 선택 연마가 실현된다. 그리고, 제1 단계의 초기 단계에서는 주로 凸부의 평탄화에 연마가 소비된다.
또한, 제1 단계의 연마를 유효히 행하기 위해서 제1∼4 홈(23a∼23d)을 제외한 영역에 존재하는 실리콘 질화막(26)의 잔존 영역이 웨이퍼 평면의 전면적의 10% 이상, 바람직하게는 30% 이상으로서 최대 70% 정도의 피연마 기판(33)을 사용하는 것이 바람직하다.
다음에 도1의 P4로 나타내는 제2 단계의 연마 공정으로 이행한다.
이 제2 단계의 연마 공정에서는 연마포(102)로서 IC-1400을 사용하여 나머지의 실리콘 산화막(27)을 제거한다. 이 경우에 슬러리의 재료를 바꾼다. 그 재료로는, 예컨대 KOH를 포함하는 분산제(연마 촉진제) 중에 퓸드실리카(연마 입자)를 분산시킨 것을 사용한다. 예컨대, 캐봇트사의 SS-25(상품명)이 있으며, 이 SS-25를 순수에 의해 1:1로 희석한다.
이 슬러리를 연마포(102) 상에 유량 300cc/분으로 공급하면서, 연마판(31)을 회전수 R3회전시킴과 동시에, 기판 지지구(32)도 연마판(31)과 같은 방향 또는 반대 방향으로 회전수 R4회전시킨다. 그리고, 피연마 기판(33)을 연마포(102)에 누르면, 실리콘 산화막(27)의 연마가 개시되고, 또한 질화막(26)을 연마 종점으로 하여 연마를 종료한다. 제2 단계의 연마에서는 부드러운 연마포(102)로 교환되므로 실리콘 산화막(27)의 凸부로의 연마포(102)에 대한 압축력이 제1 단계의 연마보다도 작게 되어 실리콘 산화막(27)의 凸부의 연마량과 凹부의 연마량의 차가 작아진다.
그와 같은 제2 단계의 연마 공정에서는 도10b에 나타낸 바와 같이, 넓은 면적의 제1 소자 영역(22a) 상의 실리콘 산화막(27)도 더불어 연마되어 제거된다. 즉, 모든 소자 영역(22a∼22c) 상의 실리콘 산화막(27)이 연마되고 제거되어 실리콘 질화막(26)이 나타나고, 이 상태에서 연마 속도가 작아진다.
모든 질화막(26)이 나타난 시점에서 연마를 정지한다. 이에 의해, 실리콘 산화막(27)이 매립된 제1∼제3 홈(23a∼23d)에 의해서 소자 분리용의 얕은 홈분리부(STI)가 형성된다. 계속해서 질화막(26)과 산화막(25)을 제거한다.
그 후에, STI에 의해서 분리된 제1∼제3 소자 영역(22a∼22c)에 DRAM, SRAM 또는 논리 회로, 그 밖의 소자를 작성한다.
또한, 상기한 실시예에서는 피연마물인 절연막으로서 HDP-CVD 법에 의해 형성된 실리콘 산화막(27)을 사용하고 있지만, 성막과 스퍼터 에칭을 동시에, 또는 반복하면서 성막한 막을 사용하여도 좋다. 이러한 막이면, 제1 실시예와 마찬가지로 좁은 홈 내에 대한 매립이 보다 완전해진다.
다음에 제1 단계의 연마와 제2 단계의 연마의 조건을 바꾼 경우에 연마가 어떻게 다른가를 설명한다.
제1 예
도10a에 나타내는 상태에서, 실리콘 산화막(27)의 연마에 사용하는 연마 장치로서 스트라버사제의 6DS-SP를 사용하여, 제1 단계의 연마와 제2 단계의 연마를 한다.
우선, 제1 단계의 연마는 연마포(102)로서 IC-1000을 사용하여 행한다. 또 슬러리로는, 아민계의 분산제(연마 촉진제) 중에 콜로이달실리카(연마 입자)를 분산시킨 연마제(슬러리)를 사용한 것. 예컨대, 프지미사제의 상품명 PLANERLlTE-6103을 사용한다. 그 연마포(102), 그 밖의 연마 조건을 표2에 나타낸다.
[표 2]
슬러리인 PLANERLlTE-6103는 폴리실리콘의 연마제로서 사용되는 것이 일반적이며, 실리콘 산화막(27)과 화학적으로 거의 반응하지 않기 때문에, 연마 속도는 작지만, 상기한 압축력(하력, 배압)의 조건 등에 의해서 연마 속도를 200nm/분 이하가 되도록 조정한다. 연마 속도를 크게 하면, 기계적인 압력이 강해져서, 제1∼4 홈(23a∼23d) 상의 실리콘 산화막(27)의 연마 속도도 커지기 때문이다.
표2에 나타내는 조건에 의해서 도10a에 나타내는 실리콘 산화막(27)을 연마하면, 면적이 큰 제1 소자 영역(22a) 상의 실리콘 산화막(27)의 상부는 도11에 나타낸 바와 같이 둥글게 되고 그 부피가 작아진다.
이와 같이, 제1 소자 영역(22a)의 실리콘 산화막(27)의 凸부만이 둥글게 되는 정도로 연마되는 것은 다음과 같은 이유에서 이다.
즉, 면적이 좁은 제3 소자 영역(22c) 및 중간 면적의 제2 소자 영역(22b) 상에 돌출해 있는 실리콘 산화막(27)은 각각 기계적으로 약하게 되어 있기 때문에, 경질의 연마포에 의해서 물리적인 압력이 가해지기 때문이다. 또 제1소자영역(22a) 상의 실리콘 산화막(27)은 그 돌출량이 크므로 연마포(102)에 압축되는 힘이 강하여 그 부피가 크게 감소한다.
이상과 같이, 도10a에 있어 凸부로 되어있는 실리콘 산화막(27)의 양을 감소시킴으로써, 다음의 제2 연마 공정에서 제1∼제4 홈(23a∼23d) 상의 실리콘 산화막(27)의 과잉 연마가 억제된다.
다음에 제2 단계의 연마 공정으로 이행한다.
제2 단계의 연마로서는 연마포를 IC-1000으로부터 IC-1400로 교환함과 동시에, 상품명 SS-25를 순수로 l 대 1의 비율로 희석한 슬러리로서 사용한다. IC-1400은 IC-1000과 같은 발포 폴리우레탄으로 성형되어 있지만, 그 밑에는 Suba400과 같은 정도의 연질을 가진 소재가 형성되어 있는 2중 구조를 갖는 연마포이다.
이 제2 단계의 연마 조건을 표3에 나타낸다.
[표 3]
한편, 제2 연마 공정의 연마에서는 표3에 나타낸 바와 같이 압축력을 작게하고, 또한 연마판(31)을 비교적 고속 회전시키며, 그리고 피연마 기판(33) 표면의 凹凸에 대한 연마판(31) 표면의 연마포(102)의 추종성(표면의 凹凸에 대한 연마포 변형의 추종성)을 저하시켜서 연마한다. 이에 의해, 면적이 넓은 제1 소자 영역(22a)에 남은 두꺼운 실리콘 산화막(27)의 연마 속도가 높아지게 되고, 결국에는 질화막(26) 상의 실리콘 산화막(27)이 제거된다. 질화막(27)은 연마의 종점 검출용의 막으로서 기능한다. 이에 의해, 제1∼제4 홈(23a∼23d) 내에 매립된 실리콘 산화막(27)의 표면으로부터 질화막(26)의 표면을 포함하는 영역이 평탄해진다.
이상과 같이, 제1 단계의 연마 공정에서는 기계적 요소가 강한 연마를 행하여 넓은 면적 또는 중간 면적의 제1 또는 제2 소자 영역(22a,22b)에 존재하는 실리콘 산화막(27)의 부피를 감소하면, 제2 단계의 연마를 끝냈을 때에 제1∼제4 홈(23a∼23d) 내의 실리콘 산화막(27)의 평면이 접시 형상으로 오목하게 들어가는 현상, 즉 디싱이 발생하기 어려워진다.
더구나, 본 실시예로서는 종래 기술과 같이 레지스트를 사용하여 실리콘 산화막을 에칭하는 공정을 갖지 않으므로, 공정이 단축되어 생산량이 향상한다.
그런데, 이상과 같은 제1 단계의 연마 공정을 개시하기 전의 실리콘 산화막(27)의 표면 단차와 제1 단계의 연마 공정을 끝낸 상태의 피연마 기판의 표면 단차를 각각 단차 측정기(HRP)에 의해서 측정하였던 바, 도12∼도15와 같이 되었다.
도12, 도13은 초기의 실리콘 산화막(27)의 표면의 단차 형상이고, 도14, 도15는 제1 단계의 연마를 끝낸 실리콘 산화막(27)의 표면의 단차 형상이다.
측정 영역은 DRAM을 형성하고자 하는 실리콘 기판 중, 스크라이브부분과, 주변 회로영역 내의 큰 패턴 형성 부분과, 셀부의 주변과, 셀 내부의 4개의 영역이다.
질화막(26)이 존재하는 스크라이브부분과 주변 회로 영역 내의 큰 패턴 형성 부분은 그 자체만으로도 면적이 넓으므로, 제1 단계의 연마를 끝내면, 도12로부터 도14까지의 변화에서 볼 수 있는 바와 같이, 그들의 부분 상에 남은 실리콘 산화막(27)의 凸부는 모서리가 둥글게 된 상태가 되는 한편, 셀부의 주변과 셀 내부에서는 도13, 도15을 비교하면 실리콘 산화막의 凸부가 상당히 낮아져 있는 것을 알 수 있다.
그 후에, 제2 단계의 연마를 끝내면, 도10b에 나타낸 바와 같이 피연마 기판(33)의 연마면은 평탄해진다.
제2 예
도10a에 나타내는 상태의 실리콘 산화막(27)의 연마에 사용하는 연마 장치로서 어플라이드머티어리얼사의 MlRRA3400을 사용하여 제1 단계의 연마와 제2 단계의 연마를 행한다.
제2예에서는 연마포, 슬러리에 대해서는 제1 예와 같은 것을 사용했다.
제1 단계의 연마의 조건을 표4에 나타내고, 제2 단계의 연마의 조건을 표5에 기재한다.
[표 4]
[표 5]
제1 단계의 연마 공정에서는 제1 예와 같이, 면적이 좁은 제3 소자 영역(22c)에서 돌출해 있는 실리콘 산화막(27)은 단단한 연마포(102)와의 접촉에 의해 물리적으로 제거되기 쉽다. 한편, 넓은 면적의 제1 소자 영역(22a) 상의 실리콘 산화막(27)은 기계적으로 강한 한편, 연마제가 연마 대상이 되는 실리콘 산화막과 화학적으로 반응하기 어렵기 때문에, 그 영역에서는 실리콘 산화막(27)이 거의 연마되지 않아, 그 상부의 모서리는 도11에 나타낸 바와 같이 둥글게 된다.
제2 단계의 연마 공정의 연마에서는 연마 대상물과 화학적으로 반응하는 연마제를 사용하여, 연마 대상물과 연마포(102)와의 압축력을 작게 하고, 또한 기대(101)를 고속 회전시켜 연마한다. 이에 의해, 피연마 기판(33)의 피연마면에 의한 연마포(102)의 표면 추종성을 저하시켜서, 넓은 면적의 제1 소자 영역(22a)에 남은 두꺼운 실리콘 산화막(27)을 연마하고, 또한 제1 ∼제4 홈(23a∼23d)에 실리콘 산화막(27)이 매립되어 평탄화한 면을 얻을 수 있다.
제2 실시예에 의하면, 단일의 연마 공정만으로 간편하게 피연마 기판의 凸부 내에 실리콘 산화막(27)을 매립하고, 또한 피연마 기판(33)의 표면을 평탄화하는 것이 가능하여진다.
다음에 도11에 나타낸 바와 같이 제1 단계의 연마를 끝낸 상태에서, 제1 소자 영역(22a)의 실리콘 기판(21) 상에 존재하는 모든 막의 두께 t10과, 제1 홈(23a)중의 실리콘 기판(21)의 평면으로부터 돌출하고 있는 두께 t11을 조사한다. 또, 이하에서는 두께 t10을 소자 영역에서의 막두께, t11을 돌출량이라고 한다.
우선, 상기한 제1 단계의 연마 후에,는 t10과 t11이 어떻게 분포하고, 또한 제2 단계의 연마 후에,는 t10, t11이 어떻게 분포하는가를 조사하였던 바, 도16a, b와 같이 되었다.
제1 단계의 연마 후의 막두께를 나타내는 도16a에서는, 제1 단계의 연마 후의 t10과 t11에는 약 6000nm의 막두께 차가 있었다. 이에 비하여, 제2 단계의 연마 후의 막두께를 나타내는 도16b에서는, t10과 t11에는 약 80nm의 막두께 차로 되어 있어서 상당히 평탄화 되어 있음을 알 수 있다.
제3 예
도10a에 나타내는 상태에서, 실리콘 산화막(27)의 연마에 사용하는 연마 장치로서 어플라이드머티어리얼사의 MlRRA3400을 사용하여, 제1 단계의 연마와 제2 단계의 연마를 행한다.
제3예에서는 제1 단계의 연마 시의 슬러리를 제외하고 연마 조건을 제2 예와 같게 하였다. 본 예에서는 제1 단계의 연마에 사용하는 슬러리로서, 분산제가 되는 KOH를 함유하고있는 상품명 SS-25를 순수로 희석한 것을 사용했다. 이 경우, SS-25의 양을 1로 한 경우에 순수의 양을 2.5로 하였다. 또 슬러리에 함유되는 연마 입자로서, 실리카 또는 산화 세륨(CeO2)을 포함하는 것을 사용하여도 좋다. 또한, 분산제로서 NH4OH를 함유하고 있는 것을 사용하여도 좋다.
제1 단계의 연마의 조건을 표6에 나타내고, 제2 단계의 연마의 조건을 표7에 기재한다. 또, 피연마 기판(33)과 기대(101)의 상대 선속도를 40m/min 이상으로 하는 것이 바람직하다.
[표 6]
[표 7]
상기한 조건으로 제1 단계의 연마를 하였던 바, 도12, 도13으로 나타낸 실리콘 산화막(27)의 초기 상태의 표면의 凹凸은 도17, 도18과 같이 되고, 면적이 큰 스크라이브부에서는 도17a에 나타낸 바와 같이 제1 예 및 제2 예에서 나타내는 경우에 비하여, 실리콘 산화막(27)의 막두께가 대폭 감소하였다. 그 밖의 영역에서도 도17b, 도18a, 도18b에 나타낸 바와 같이 실리콘 산화막(27)은 거의 평탄하게 되었다.
이 제1 단계의 연마의 조건에 의해서 연마된 실리콘 산화막(27)의 막두께의 분포를 조사하였던 바, 도19a에 나타낸 바와 같이 되고, 막두께 t10과 막두께 t11의 막두께 차는 수십 nm로 지극히 평탄하게 되었음을 알 수 있다.
따라서, 실리콘 산화막(27)을 더욱 평탄화하기 위한 제2 단계의 연마에서는, 그 연마량이 근소하고 연마 시간이 짧아도 되므로 생산량이 더욱 향상한다. 그 제2 단계의 연마를 끝낸 상태에서의 실리콘 산화막(27)의 막두께의 분포를 조사하였던 바, 도19b에 나타낸 바와 같이 되고, 막두께 t10과 막두께 t11의 막두께 차는 더 작아져서 실리콘 산화막(27)의 평면의 평탄성이 더욱 양호해진 것을 알 수 있다.
이상과 같이, 제1 단계의 연마에 의해서 실리콘 산화막(27)의 평탄성이 극히 개선된 이유로서 다음과 같은 것이 추측된다.
우선, 순수에 의해서 l/2.5배의 농도로 희석된 슬러리에 의한 연마는 기계적 요소 이외에 화학적인 요소가 큰 것으로 생각된다.
실리콘 산화막(SiO2)는 수 중에서 다음 식(1)과 같은 평형 반응을 나타낸다.
SiO2+ H2O ⇔ Si(OH)4(1)
그 수 중에 KOH를 첨가하면, K이온의 촉매 작용에 의해 반응이 식(1)의 우측으로 진행하기 쉽다. 이는 SiO2로부터 Si(OH)4로 변하는 사이에 KSi(OH)3등의 중간체가 생겨서, 식(1)의 우측으로의 반응을 보다 원만하게 행하기 때문이다. 일반적으로 사용되는 연마제는 그 반응을 이용하여 실리콘 산화막을 연마한다.
그 물에 KOH 뿐만 아니라 아민계 분산제(예를 들어 TMAH(테트라메틸 암모늄하이드로옥사이드)를 첨가하면, 아민계 분산제에 의해 KOH의 이온으로의 해리율이 저하한다. 이는 [H+][OH-]=10-14=IE-14라는 법칙이 있기 때문에 아민계의 분산제에 의해서도 OH-이온, 즉 OH 마이너스 이온이 생성되므로 결과적으로 KOH의 해리율이 저하하기 때문이다.
처음부터 아민계 분산제에 의해 형성되는 이온의 종류에 따라서는 식(1)에서 촉매 작용을 나타내지만, 분자 자체가 커지면 그 크기가 실리콘 산화막의 표면 반응을 저해하기 때문에, K+이온, 즉 K 플러스 이온과 같은 강력한 촉매 작용을 나타내지 않는 경우가 많다. 예로서 나열한 TMAH에 의해 생성되는 N(CH3)4플러스 이온에서도 K+이온, 즉 K 플러스 이온과 같은 강력한 촉매 작용은 나타나지 않는다.
따라서 KOH와 아민계 분산제를 물에서 동시에 첨가한 경우에 화학식(1)에서 우측으로의 반응이 진행하기 어렵다. 이는 슬러리에서도 마찬가지로 KOH계 슬러리와 아민계 슬러리를 혼합함으로써 각각이 식(1)의 우측으로의 반응을 서로 저해하기 때문에 실리콘 산화막의 연마 속도를 저하시키게 된다.
또한, 산화 세슘은 실리카와 달리, 실리콘 산화막에 대하여 환원적인 반응을미치면서 연마를 시킨다.
이상으로부터, 연마 시의 화학적인 요소를 조정함으로써, 연마 속도의 제어나 연마 상태의 제어가 용이해진다. 예컨대, 슬러리로서 상품명 SS-25와 상품명 PLANAERLlTE6103을 혼합한 것을 사용하면, 그 혼합비의 차이에 의해서 도20∼도23에 나타낸 바와 같이 연마 상태가 다르게 된다.
도20∼도23은 DRAM의 스크라이브부, 주변 회로의 큰 패턴부, 셀부의 주변부, 셀 내부의 각각에 형성한 실리콘 산화막(27)의 제1 단계의 연마를 행한 후의 상태를 나타낸다.
또 도20, 도21은 상품명 SS-25에 그 2배의 양의 상품명 PLANAERLlTE6103을 가한 슬러리를 사용하고 있다. 그리고 도22, 도23은 상품명 SS-25와 상품명 PLANAERLlTE6103을 같은 비율로 가한 슬러리를 사용하고 있다. 그 밖의 연마 조건은 표6과 같게 설정하였다.
이들의 실험 결과에 의하면, SS25의 비율이 많을수록, 연마량이 증가하는 외에, 연마면의 평탄성이 증가함을 알 수 있다. 따라서, 이들의 혼합비를 조정함으로써 연마 상태를 조정하는 것이 가능해진다.
다음에 SS-25의 순수에 의한 희석도가 연마 속도에 어떠한 영향을 미치는가를 설명한다.
도24은 SS-25와 순수의 비율과 연마 속도의 관계를 나타내는 것이고, 그 관계로부터 실리콘 산화막(SiO2)에 대해서는 순수에 의한 희석도가 커짐에 따라서, 연마 속도가 작아지는 것을 알 수 있다. 또한, 도24의 점선은 순수에 의한 SS-25의희석도와 실리콘 질화막(Si3N4)의 연마 속도의 관계를 나타내는 것이지만, 희석도는 실리콘 질화막의 연마 속도에는 거의 영향을 미치게 하지 않으므로, 그 희석도를 바꾸는 것은 실리콘 질화막의 연마 정지 기능을 손상하는 것이 아님을 알 수 있다. 또한, 도24의 결과로부터 실리콘 질화막에 대한 실리콘 산화막의 연마 선택비를 구하면, 도25와 같이 된다.
상기한 실시예에서는 반도체 기판의 홈 내 및 소자 영역 상에 형성된 매립 절연막을 연마하여 평탄화하는 방법으로서, 경도가 다른 연마포를 교환하는 2 단계연마법을 사용하는 것에 대해서 설명하였다. 그러나, 그 연마 공정 후에, 홈 내의 매립 절연막에 디싱이 발생하고 있는지 어떤지에 관해서 조사하여 보면, 트렌치의 폭의 차에 의하여 디싱의 발생 상황이 다르다는 것이 실험에 의해서 확인되었다.
그 실험은, 시료로서 도26a, b에 나타낸 바와 같은 패턴을 갖는 TEG(test element group) 패턴을 사용하여 행하였다. TEG 패턴을 8인치의 실리콘 기판(51)에 복수개 형성하였다. 본 TEG에는 실제 제품 레벨의 패턴이 형성되어 있다. 본 TEG내의 단일의 최대 활성 영역의 패턴은 예를 들어 800㎛× 600㎛이다.
도26a, b에서, 실리콘 기판(51)에는 일변의 길이가 L인 정방형의 트렌치(trench)(52)가 380nm의 깊이로 형성되어 있다. 또한, 그 홈(52)은 폭 100∼150㎛의 凸상의 활성 영역(53)으로 둘러싸여 형성되어 있고, 홈(52)의 저면과 그 주위의 실리콘 기판(51)의 최상면과의 단차는 380nm으로 되어 있다.
활성 영역(53)의 실리콘 기판(51)의 표면에는 SiO2로 되는 초기 산화막(54)이 10nm의 두께로 형성되고, 그리고 그 활성 영역(53) 상에는 초기 산화막(54)을 개재하여 실리콘 질화막(55)이 99nm의 두께로 형성되어 있다. 실리콘 질화막(55)은 연마 정지막으로서 기능한다.
또, 활성 영역(53)은 예컨대 실질적으로 소자 형성 영역 또는 스크라이브 영역에 상당하는 영역이다.
다음에, TEG 패턴의 홈(52) 내에 매립 절연막을 충전하는 공정에 관해서 설명한다.
우선, 도27a에 나타낸 바와 같이, 고밀도 플라즈마(HDP) CVD 법을 사용하여 실리콘 기판(51) 상에 매립 절연막으로서 실리콘 산화막(56)을 형성하였다. 실리콘 산화막(56)은 활성 영역(53) 상에서 가장 돌출한 상태가 된다.
또, 실리콘 산화막(56)의 막두께는 홈(52)의 깊이보다도 깊게, 예컨대 700nm으로 설정된다.
다음에, 연마 장치로서 어플라이드머티어리얼사의 상품명 MlRRA3400을 사용하여 실리콘 산화막(56)을 2 단계로 연마하였다. 그 연마 장치는 도5에 나타낸 바와 같은 개요 구성을 갖고 있다.
MlRRA3400의 연마 장치로는 반도체 웨이퍼를 지지하는 연마 헤드와, 반도체 웨이퍼와 연마 헤드 간에 개재하는 에어백 같은 탄성체와, 연마 헤드의 밑면의 주위에 부착되는 지지링을 갖고 있다. 그 탄성체의 영률로서, 1 × 1010N/m2∼ 1 ×104N/m2의 범위, 바람직히는 1 × 105N/m2∼ 1× 107N/m2의 범위의 값을 선택한다. 그 탄성체는 반도체 웨이퍼의 피연마면에 이러한 응력을 한결 같이 분포시키기 위해서 마련되고 있다.
즉, 제1 단계의 연마는 도5에 나타낸 연마포(102)로서 경질의 IC-1000을 사용한다. 그 연마포(102)의 상면에는 K-홈(groove)이라고 불리는 복수의 동심원의 트렌치가 형성되어 있다. 또한, 연마포(102) 상에 공급되는 슬러리로서 KOH를 포함하는 상품명 SS-25를 순수로 희석한 것을 사용했다. 또, 순수는 부피로 환산하여 SS-25의 2.5배로 공급된다. 그 연마포(102), 슬러리, 그 밖의 연마조건을 표8에 나타낸다.
[표 8]
이 제1 단계의 연마 공정은 홈(52)의 중앙에서의 실리콘 산화막(56)의 막두께가 530nm∼550nm의 두께가 된 시점에서 종료된다. 제1 단계의 연마가 종료하면, 도27b에 나타낸 바와 같이, 활성 영역(53)에서의 실리콘 산화막(56)의 돌출부가 얇고 둥글게 된다.
그 제1 단계의 연마 공정에 이어서 제2 단계의 연마 공정으로 옮긴다. 제2 단계의 연마 공정에서는 연마포(102)를 딱딱한 IC-1000에서부터 부드러운 IC-1400으로 교환하여 실리콘 산화막(56)을 연마한다. 그 IC-1400의 상면에는 K-홈이 형성되어 있다. 제2 단계의 연마에서 사용되는 슬러리는 제1 단계의 연마에서 사용한 것과 같은 것으로 한다. 그 연마포(102), 슬러리, 그 밖의 연마 조건을 표9에 나타낸다.
[표 9]
제2 단계의 연마는 도27c에 나타낸 바와 같이, 실리콘 질화막(55)이 실리콘 기판(51)의 전면으로 노출한 상태에서 종료한다.
상기한 제1 단계의 연마 공정에 의한 실리콘 산화막(56)의 연마량은 300nm∼380nm이고, 제2 단계의 연마 공정에 의한 실리콘 산화막(56)의 연마량은 100nm∼200nm이 된다. 제1 및 제2 연마 공정에 의하면, 평탄면 상의 실리콘 산화막의 연마량으로 환산하면, 약 500nm의 두께가 연마된 것으로 된다.
실리콘 산화막(56)의 연마를 종료한 후에, 홈(52)의 중앙부에서의 실리콘 산화막(56)의 최대 디싱량과 홈(52)의 넓이(저면적)와의 관계를 측정한 바, 도28의 실선으로 나타낸 결과가 얻어졌다. 또, 도28의 횡축은 대수눈금으로 표시되어 있고, 종축은 비례눈금으로 표시되어 있다.
도28의 실선에 의하면, 홈(52)의 일변의 길이 L이 길어짐에 따라서, 즉, 홈(52)의 저면적이 증가함에 따라서 최대 디싱량이 증가함을 알 수 있다.
그런데, 종래와 같이 1 단계 만의 연마법에 의하면, 1mm × lmm의 크기의 홈내의 실리콘 산화막의 최대 디싱량은 300nm이 된다. 이에 반하여, 본 발명의 2 단계 연마법을 사용하면, 1mm × lmm의 크기의 홈(52) 내에서의 실리콘 산화막(56)의 최대 디싱량은 약 80nm이 되어, 종래의 최대 디싱량의 1/4로 되는 것을 알았다. 그 종래의 1 단계 연마의 조건을 표10에 나타낸다.
[표 10]
이와 같이, 본 발명의 2 단계 연마법에 의하면, 제1 단계의 연마 공정에 의해 딱딱한 연마포(102)를 사용하여 활성 영역(53)에서의 실리콘 산화막(56)의 돌출부를 연마에 의해서 선택적으로 줄이는 것을 목적으로 하고 있다. 따라서, 제1 단계의 연마 공정은 실리콘 기판(51)의 표면에 본질적으로 존재하는 凹凸 등의 모홀로지의 영향을 받기 어렵고, 실리콘 기판(51)의 전체에 걸쳐 균일하게 실리콘 산화막(56)을 연마 마감할 수 있다.
반도체 기판의 표면에 존재하는 凹凸은 20mm 사방의 임의의 영역에서 凹凸에 의한 단차가 200nm 미만이고, 또는 5mm 사방의 임의의 영역에서 凹凸에 의한 단차가 50nm 미만인 것은 기판면의 전체를 균일하게 연마하기 때문에 가장 바람직하다.
그와 같은 凹凸이 존재하는 경우에는 반도체 기판과 지지 기판 간에 상기한 탄성체를 개재시킴에 따라 기판면의 전체에 걸쳐 균일한 연마 속도가 얻어진다.
그런데, 반도체 기판의 표면의 모홀로지의 상위가, 제1 단계의 연마(선택 연마라고도 함)공정 종료 후의 실리콘 산화막의 표면에 어떠한 영향을 미치게 하는가를 실험하였다.
반도체 기판으로서, 도29에 나타낸 바와 같이, 주면에 11㎛ 두께의 실리콘막을 에피텍셜 성장한 8인치 원형의 실리콘 웨이퍼(WI,W2)를 사용했다. 또, 도29에서, 부호 Nc는 면방위를 나타내는 노치(notch)를 나타내고 있다.
실험에서 사용하는 제1 실리콘 웨이퍼(WI)로서는 도30의 좌측에 나타낸 바와 같이, 凹凸이 완만하게 변화하는 것을 사용하고, 제2 실리콘 웨이퍼(W2)로서는 도30의 오른쪽에 나타낸 바와 같이 凹凸이 조금씩 변화하는 것을 사용했다.
그리고, 그들 제1 및 제2 실리콘 웨이퍼(WI,W2)의 주면 상에 플라즈마 CVD 법에 의해서 1000nm 두께의 실리콘 산화막(So)을 형성한 후에, 표8에 나타낸 조건으로 실리콘 산화막(So)을 60초 간 연마하였다. 그 연마량은 평균으로 350nm 이었다. 또, 연마 장치로서는 도5c에 나타낸 바와 같은 기판 지지구(32)를 갖는 어플라이드 머티어리얼사의 MlRRA3400를 사용하였다.
그리고, 제1 실리콘 웨이퍼(WI) 상과 제2 실리콘 웨이퍼(W2) 상의 각각의 실리콘 산화막(So)의 막두께를 측정한 바, 도31 및 도32와 같은 막두께 분포가 얻어졌다. 그 실리콘 산화막(So)의 막두께는 광학식 막두께 측정법에 의해서 도29의 파선에 따라서 49개소에서 측정되었다.
도31에 의하면, 제1 실리콘 웨이퍼(WI) 상의 실리콘 산화막(So)은 실리콘 웨이퍼(WI)의 표면에 따라서 凹凸의 변화가 완만한 막두께 분포가 되도록 연마되었다. 따라서, 실리콘 웨이퍼(WI)에 복수개 형성되는 반도체 장치에서는 연마 후에, 홈 내에 남는 실리콘 산화막(So)의 막두께가 균일하게 된다.
그러나, 도32에 의하면, 제2 실리콘 웨이퍼(W2) 상의 실리콘 산화막(So)은 실리콘 웨이퍼(W2)의 표면에 따라서 凹凸의 변화가 심한 막두께 분포가 되도록 연마되었다. 따라서, 실리콘 웨이퍼(W2)에 복수개 형성되는 반도체 장치에서는 연마 후에, 홈 내에 남는 실리콘 산화막(So)의 막두께가 불균일하게 된다.
따라서, 반도체 웨이퍼 상의 실리콘 산화막을 선택 연마에 의해서 연마하는 경우에는 반도체 웨이퍼의 표면의 모홀로지가 상기한 조건이 되는 것이 바람직하다.
그리고, 본 발명자는 도26b에서 파선으로 나타낸 바와 같이, 복수의 미소한 활성 영역(더미 凸부)(57)를 홈(52) 내에 형성한 경우에, 2 단계 연마 종료 후의 홈(52)의 실리콘 산화막(56)의 최대 디싱량과 홈(52)의 저면적과의 관계를 측정한바, 도28의 파선으로 나타낸 것과 같은 결과가 얻어졌다.
도28의 파선에 의하면, 홈(52) 내에 더미 凸부(57)를 형성하지 않은 경우에 비교하여, 더미 凸부(57)를 형성한 경우가 최대 디싱량이 반이하로 됨을 알았다. 예컨대, 7.5mm × 7.5mm의 크기의 홈(52) 내에 10㎛ × 10㎛의 평면 형상의 더미 凸부(57)를 50㎛ 피치로 복수개 배치한 바, 홈(52) 내의 실리콘 산화막(56)의 최대디싱량은 61.5nm이 되었다. 즉, 더미 凸부(57)를 홈(52) 내에 형성한 경우에는 그것을 홈(52) 내에 형성하지 않은 경우에 비교하여, 실리콘 산화막(56)의 최대 디싱이 약 1/2이 되었다.
따라서, 2 단계에 의한 연마법에서는 면적이 넓은 홈 내에 더미 凸부를 복수개 형성하여 두면, 디싱을 억제하는 효과가 더 높아진다는 것을 알 수 있다.
또, 미소한 활성 영역(더미 凸부)(57)은 실리콘 기판(51)의 일부로서, 활성영역(53)의 실리콘 기판(51)의 최상면과 같은 높이를 갖고 있다.
그런데, 2 단계 연마 방법의 종점의 검출 방법으로서는 연마 대상이 실리콘 산화막으로부터 실리콘 질화막으로 변하는 시간의 연마 속도의 차에 의해서 생기는 연마 토오크의 변화를 이용하는 방법, 또는 파장100nm∼1000nm의 단일 파장의 레이저광을 피연마면에 조사하여 연마 대상이 실리콘 산화막으로부터 실리콘 질화막으로 변할 시의 레이저광의 반사 광로의 광로차에 의존하는 반사 강도의 변화를 이용하는 방법 등이 있다.
(제2 실시예)
반도체 웨이퍼 중, DRAM 셀, SRAM 셀 등이 형성되는 활성 영역과 웨이퍼 분할용의 스크라이브 라인 영역 상의 매립 절연막을 연마하기 위해서, 상기한 바와 같은 2 단계 연마법을 채용하더라도 홈 내의 매립 산화막에서 디싱이 발생하는 가능성이 있음은 이미 언급하였다.
그래서, 도33에 나타낸 반도체 웨이퍼(60)의 복수 개소에 각각 도34에 나타내는TEG 패턴(61)을 형성하고, 트렌치 상에서의 매립 산화막의 디싱의 발생 상황을 조사하였다. TEG 패턴(61) 내에 있는 활성 영역 패턴 중 단일의 최대 활성 영역 패턴은 예를 들어 800㎛×600㎛이다.
그들의 TEG 패턴(61)은 도34에 나타낸 바와 같이, 실리콘 웨이퍼(60)에서 폭100㎛의 스크라이브 라인(62)에 둘러싸인 영역에 평면 정방형의 홈(63)을 형성한다. 그 홈(63)의 일변의 길이가 L1은 스크라이브 라인(62)의 중심에서 환산하여 20mm 로 되어있다. 또한, 그 홈(63) 중에는 약 5mm × 20mm의 장방형의 제1 활성 패턴 밀집 영역(64)과, 약 5mm × 15mm 장방형의 제2 활성 패턴 밀집 영역(65)이 간격을 두고 L 자상으로 형성되어 있다. 또한, 홈(63) 내에서 약15mm × 15mm의 크기의 나머지의 영역(66)에는 더미 凸부(미소활성 영역)(67)이 복수개 형성되어 있다. 그 더미 凸부(67)는 스크라이브 라인(62)과 같은 높이를 갖고 있다.
그 더미 凸부(67)는 7㎛ × 7㎛의 평면 형상으로 또한 25mm 피치로 복수개배치되거나, 또는 10㎛ × 10㎛의 평면 형상으로 또한 25mm 피치로 복수개 배치되어 있다. 7㎛ × 7㎛의 더미 凸부(67)는 면적으로 환산하여 홈(63) 내의 나머지의 영역(66)의 8%를 차지하게 된다. 또한, 10㎛ × 10㎛의 복수의 더미 凸부(67)는 면적으로 환산하여 홈(63) 내에서의 나머지의 영역(66)의 16%를 차지하게 된다.
그리고, 복수의 TEG 패턴(61)의 활성 영역(64,65) 및 스크라이브 영역(62) 상에 각각 초기 산화막을 개재하여 실리콘 질화막을 형성하고, 각 TEG 패턴의 전체에 실리콘 산화막을 형성한 후에, 실리콘 질화막이 반도체 웨이퍼(60)의 전면에 걸쳐 노출할 때까지 실리콘 산화막을 2 단계 연마법에 의해 연마하였다.
또, 홈(63)의 저면은 실리콘 웨이퍼(60)의 활성 영역(64,65) 및 스크라이브라인(62)과 더미 凸부(67)의 각각의 상면에 대하여 380nm의 깊이를 갖고 있다.
실리콘 산화막을 2 단계 연마법에 의해서 연마한 바, 8%의 더미 凸부(67)를 갖는 TEG 패턴(61)에서는 홈(63) 상에서 도35와 같은 디싱이 발생하여, 홈(63)의 측면 정상에서 윗쪽으로 돌출한 실리콘 산화막의 양이 최소로 10nm이 되었다. 또한, 16%의 더미 凸부(67)를 갖는 TEG 패턴(61)에서는 도36과 같은 디싱이 발생하여, 홈(63)의 측면 정상에서 윗쪽으로 돌출한 실리콘 산화막의 양이 최소로 30nm이 되었다.
또, 도35, 도36에서, TOP, LEFT, CENTER, RlGHT, BOTTOM은 도33의 TOP, LEFT, CENTER, RlGHT, BOTTOM의 영역에 형성된 각 TEG 패턴(61)으로의 디싱량을 나타내고 있다.
그런데, 제1 및 제2 활성 영역(64,65)에 각각 MOS 트랜지스터의 게이트 전극을 형성하는 경우에, 홈(63) 상의 실리콘 산화막의 바람직한 디싱량이 어느 정도가 되는가를 검토하여 본다.
우선, 2 단계 연마법에 의해 실리콘 산화막의 연마를 종료한 상태에서는 실리콘 질화막 상에 실리콘 산화막의 연마 잔해가 발생하는 것이 있다. 그래서, 그 연마 잔해를 제거하기 위해서, 홈(63) 내에 충전된 실리콘 산화막의 막두께가 10nm정도 감소할 때까지 실리콘 질화막 상에 불산을 공급할 필요가 있다. 이에 계속해서, 실리콘 질화막을 170℃의 인산에 의해서 제거한 후에, 제1 및 제2 활성 영역(64,65), 스크라이브 라인(62) 및 더미 凸부(67) 상에 더 불산을 공급하여 초기 산화막을 제거한다. 이어서, 실리콘 웨이퍼(60)에서의 제1 및 제2 활성영역(64,65), 스크라이브 라인(62) 및 더미 凸부(67)의 각각의 표면을 열산화하여 희생 산화막을 10nm의 두께로 형성하면, 그들의 표면을 구성하는 실리콘 웨이퍼(60)가 5nm 만큼 소비된다. 이 결과, 홈(63)의 깊이는 실질적으로 5nm 만큼 얕게 되는 등으로 된다. 그리고, 그 희생 산화막을 불산에 의해서 제거하지만, 이때 홈(63) 내의 실리콘 산화막의 두께가 16.8nm 감소할 때까지 불산이 공급된다. 그 후에, 실리콘 웨이퍼(61)의 노출면인 제1 및 제2 활성 영역(64,65), 스크라이브 라인(66) 및 더미 凸부(37)의 각 표면을 열산화하여 10nm 두께의 게이트 산화막을 형성한다. 이 때, 실리콘 기판의 표면은 5nm 만큼 소비되기 때문에, 홈(63)의 깊이는 다시 5nm 만큼 얕아진다.
이상의 불산처리라든지 열산화 처리를 통하여 게이트 산화막을 형성한 직후에,는 홈(63) 상에 존재하는 실리콘 산화막은 합계 28.8nm 두께 만큼 감소하게 된다. 따라서, 홈(63) 내의 실리콘 산화막이 약 30nm 이상으로 감소하면, 홈(63) 내의 실리콘 산화막에는 제1 및 제2 활성 영역의 표면보다도 낮은 디싱면이 발생하는 것이 방지된다.
따라서, 도36에 나타낸 바와 같이, 더미 凸부(67)의 면적 점유율은 16% 이상으로 할 필요가 있음을 알 수 있다. 또, 더미 凸부(67)의 면적 점유율이 지나치게 높더라도 연마 처리에 지장을 초래하기 때문에, 그 면적 점유율을 40% 이하로 하는 것이 바람직하다.
그와 같은 더미 凸부(67)의 면적 점유율의 조정에 의하여 디싱량의 조정이 가능하다. 그러나, 홈(63) 내의 실리콘 산화막의 디싱량이 홈(63)의 코너부와 그로부터 떨어진 부분에서는 차가 생긴다. 그와 같은 디싱량의 분포의 균일화를 도모하여, 더 디싱량을 감소하기 위해서, 본 발명자 등은 홈(63) 내를 충전하기 위한 실리콘 산화막 상에 그리고 실리콘 질화막으로 이루어지는 연마용 피복막을 수십nm의 두께로 형성하는 공정을 채용하였다.
그 연마용 피복막을 사용하여 2 단계 연마법에 의해 실리콘 산화막을 연마하는 공정을 도37a∼e에 따라서 설명한다.
우선, 도37a에 나타낸 바와 같이, 실리콘 웨이퍼(61) 중 넓은 제1 활성 영역(64a)에 인접하여 형성되는 넓은 제1 트렌치(63a)를 형성함과 동시에, 좁은 제2 트렌치(63b)를 개재하여 밀집한 복수개의 좁은 제2 활성 영역(64b)을 형성한다. 또한, 제1 트렌치(63a) 중에는 고립한 제3 활성 영역(68)이 형성되어 있다.
제1 및 제2 트렌치(63a,63b)의 깊이는 실리콘 웨이퍼(61)의 최상면에 대하여380nm으로 되어있다. 또한, 실리콘 웨이퍼(61) 중 제1 및 제2 활성 영역(64a,63b), 제3 활성 영역(68) 등 상에는 막두께 10nm의 SiO2로 되는 초기 산화막(70)을 개재하여 막두께 99nm의 실리콘 질화막으로 되는 연마 정지막(71)이 형성되어 있기 때문에, 연마 정지막(71)의 상면과 홈(63)의 저면의 차는 489nm이 된다.
그 후에, 실리콘 웨이퍼(61) 중, 트렌치(63a,63b), 활성 영역(64a,64b) 등이 형성된 면측의 전체에 막두께 700nm의 실리콘 산화막(69)을 형성한다.
계속해서, 도37b에 나타낸 바와 같이, 플라즈마 CVD 법에 의해 막두께 50nm의 실리콘 질화막(연마용 피복막)(72)을 실리콘 산화막(69) 상에 형성한다.
다음에, 표8과 같은 조건의 제1 단계의 연마 공정에 의해서 연마용 피복막(72)과 실리콘 산화막(69)을 연마한다. 제1 단계의 연마 공정의 초기의 단계에서는 도38c에 나타낸 바와 같이 실리콘 산화막(69)이 가장 돌출한 제1 활성 영역(64a) 상에서 연마용 피복막(72)이 연마되어 거기에서 실리콘 산화막(69)이 노출한다. 그리고, 제1 트렌치(63a) 상의 실리콘 산화막(69)의 막두께가 530nm∼550nm의 두께가 된 시점에서 제1 단계의 연마를 종료하면, 도37d에 나타낸 바와 같이, 제1 활성 영역(64a) 상의 凸형상의 실리콘 산화막(69)이 얇게 됨과 동시에 그 凸형상의 모서리가 둥글게 된다. 이 경우, 트렌치(63a,63b)의 위라든지 제2 활성 영역(64b) 상의 실리콘 산화막(69)은 연마용 피복막(72)에 의해서 연마 속도가 느려진다.
제1 단계의 연마 공정을 종료한 시점에서는 실리콘 웨이퍼(61) 전체에서 실리콘 산화막(69)이 노출하게 된다.
또, 연마용 피복막(72)의 막두께는 실리콘 산화막(69)의 막두께라든지, 활성 영역(64,65)의 크기 등에 합하여 적절히 조정함으로써, 면적이 넓은 활성 영역(64,65) 상의 凸상의 실리콘 산화막(69)의 연마 속도에 비하여, 홈(63)이나 좁은 활성 영역(68) 상의 실리콘 산화막(69)의 연마 속도를 보다 느리게 하여 연마에 의한 평탄화 처리의 마아진을 보다 넓게 할 수 있다.
계속해서, 표9와 같은 조건의 제2 단계의 연마 공정에 의해서 실리콘 산화막(69)을 연마한다.
그 제2 단계의 연마는 도37e에 나타낸 바와 같이 실리콘 웨이퍼(61) 전체에서 연마 정지막(71)이 노출한 시점에서 종료된다.
이러한 실리콘 질화막으로 되는 연마용 피복막(72)을 사용함에 따라, TEG 패턴(61)의 홈(63)에서의 실리콘 산화막(69)의 디싱량의 분포를 조사한 바, 도38, 도39와 같은 결과가 얻어졌다. 또, 도38, 도39에 나타낸 디싱량은 도34에 있어서 「·」 로 나타낸 개소에서 측정되었다.
도38은 더미 凸부(67)의 점유 면적율을 8%로 한 경우의 연마 분포를 나타내고 있다. 도38에서 최대의 디싱량이 존재하는 영역에서는 홈(63) 상의 실리콘 산화막(69)이 실리콘 웨이퍼(61)의 최상면에서 윗쪽으로 약 55nm의 양으로 돌출하고, 더구나, 홈(63) 상의 실리콘 산화막(69)의 막두께 분포는 균일화되어 있다.
도39는 더미 凸부(67)의 점유 면적율을 16%로 한 경우의 연마량 분포를 나타내고 있다. 도39에서 최대의 디싱량이 존재하는 영역에서는 홈(63) 상의 실리콘 산화막(69)이 실리콘 웨이퍼(61)의 최상면에서 윗쪽으로 약 60nm의 양으로 돌출하고, 더구나, 홈(63) 상의 실리콘 산화막(69)의 막두께 분포는 균일화되어 있다.
따라서, 2 단계의 연마를 종료하고 나서 제1 활성 영역(64)에 게이트 전극을 형성할 때까지의 사이에, 홈(63) 상의 실리콘 산화막(69)의 두께가 예컨대 30nm 정도 줄었다고 해도, 홈(63) 상의 실리콘 산화막(69)이 실리콘 웨이퍼(61)의 최상면 보다도 낮게 되는 일은 없다.
(제3 실시예)
상기한 제1 실시예에서는 실리콘 기판에 트렌치를 형성하고, 활성 영역에 실리콘 질화막을 형성하고, 실리콘 기판 상에 매립용의 실리콘 산화막을 형성한 후에, 2 단계 연마법에 의해 실리콘 산화막을 연마함으로써, 홈 내에 매설되는 실리콘 산화막의 평탄성을 높이도록 하고 있다. 그리고, 제4 실시예에서는 2 단계의 연마에 앞서, 실리콘 산화막(69) 상에 실리콘 질화막(72)을 형성하는 공정을 가함으로써 그 평탄성을 더 향상시키고 있다.
본 실시예에서는 2 단계 연마에 앞서, 실리콘 웨이퍼의 활성 영역 상에 돌출하는 실리콘 산화막을 식각에 의해 제거하는 공정을 더 행한다.
예컨대, 도37a에 나타낸 바와 같이, 플라즈마 CVD 법에 의해 실리콘 산화막(69)을 형성할 때까지는 제2 실시예와 같다.
다음에, 도40a에 나타낸 바와 같이, 실리콘 산화막(69) 중 가장 돌출량이 큰 제1 활성 영역(64a) 상의 돌출 부분의 일부를 포트리소그래피법에 의해서 제거하여 그 막두께를 얇게 한다. 계속해서, 실리콘 산화막(69) 상에 막두께 50nm의 실리콘질화막(연마용 피복막)(72)을 형성한다.
그다음, 표8과 같은 조건의 제1 단계의 연마 공정에 의해서 연마용 피복막(72)과 실리콘 산화막(69)을 연마하여, 제1 트렌치(63a) 상의 실리콘 산화막(69)의 막두께가 530nm∼550nm의 두께가 된 시점에서 제1 단계의 연마를 종료하면, 도40b에 나타낸 바와 같이, 제1 활성 영역(64a) 상의 실리콘 산화막(69)의 돌출 부분이 얇게 됨과 동시에 凸형상의 모서리가 둥글게 된다. 이 경우, 제1 활성 영역(64a) 상의 실리콘 산화막(69)의 연마 속도가 제4 실시예의 제1 단계의 연마에 비교하여 빠르고, 더구나, 트렌치(63a,63b)나 제3 활성 영역(68) 상에 존재하는 실리콘 산화막(69)은 연마용 피복막(72)의 존재에 의해서 연마 속도가 느리게 되어 있다.
또, 연마용 피복막(72)의 막두께는 연마 정지막(71)의 막두께라든지, 활성영역(64a,64b)의 크기 등에 합하여 적절히 조정함으로써, 면적이 넓은 활성 영역(64) 상의 凸상의 실리콘 산화막(69)의 연마 속도에 비하여, 트렌치(63a,63b)나 좁은 활성 영역(68) 상의 실리콘 산화막(69)의 연마 속도를 느리게 하여 연마에 의한 평탄화 처리의 마아진을 보다 넓힐 수 있다.
계속해서, 표9와 같은 조건의 제2 단계의 연마 공정에 의해서 실리콘 산화막(69)을 연마한다. 그 제2 단계의 연마는 도40c에 나타낸 바와 같은 웨이퍼 전체에서 연마 정지막(71)이 노출된 시점에서 종료된다.
이와 같은 연마용 피복막(72)을 사용함으로써 도43b에 나타낸 TEG 패턴의 홈(63)에 매립된 실리콘 산화막의 디싱량의 분포를 조사한 바, 도41과 같은 결과를얻었다.
도41은 더미 凸부의 점유 면적률을 0%로 한 경우의 연마 분포량을 나타내며, 홈(63)에서 최대의 디싱량이 존재하는 영역에서는 홈(63) 상의 실리콘 산화막이 실리콘 웨이퍼(61)의 최상면으로부터 상방으로 약 70nm의 양으로 돌출되어 있다.
따라서 홈(63) 내에 더미 凸부(67)를 형성하지 않은 경우에는 면적이 큰 활성 영역(64) 상에 존재하는 실리콘 산화막과 연마용 피복막(72)의 일부를 미리 에칭에 의해 제거한 후에, 2 단계 연마를 행하는 것이 바람직함을 알 수 있다.
그에 의해 활성 영역(64) 상의 연마 정지막(71)의 제거로부터 게이트 산화막을 형성하기 전까지 간의 제공정에 의해 홈(63) 상의 실리콘 산화막의 막두께가 감소하여도 홈(63) 중의 실리콘 산화막은 실리콘 웨이퍼(61)의 최상면보다도 낮아지는 것이 방지된다.
(제4 실시예)
제1 실시예에서 설명한 연마는 얕은 홈 분리부의 형성 공정 이외에도 적용하는 것이 가능하다. 본 실시예에서는 다층 배선 구조를 형성할 때에 사용하는 층간 절연막의 연마에 대해서 설명한다.
도26은 본 발명의 제2 실시예의 연마 공정을 나타내는 단면도이다.
도26a에서, 기층 절연막(41) 상에는 밀도가 다른 하측 배선(42)이 형성되고, 배선막 두께인 400nm이 단차로서 기층 절연막(41) 상에 나타나 있다. 그리고, 기층 절연막(41) 및 하측 배선(42) 상에는 SiO2, PSG, BPSG 등의 층간 절연막(43)이800nm의 두께로 형성되어 있다.
이 층간 절연막(43)의 평면은 하측 배선(42)의 밀도의 영향을 받아 凹凸이 생긴다. 이 凹凸이 존재한 상태에서, 층간 절연막(43) 상에 상측 배선을 형성하면 그 凹凸에 의한 단차에 의해서 상측 배선에 단선이 생길 가능성이 높아진다.
따라서, 층간 절연막(43)을 연마에 의해서 평탄화할 필요가 생기게 된다.
이 층간 절연막(43)의 연마 방법으로는 제1 실시예의 제3 예에 나타낸 제1 단계의 연마와 같은 조건을 사용하는 것이 바람직하다. 즉, 연마포(102)로서 단단한 IC-1000을 사용함과 동시에, 슬러리로서 KOH 또는 NH4OH의 분산제 또는 연마 촉진제를 함유하는 재료를 사용한다. 슬러리에는 연마 입자로서 실리카 또는 산화 세륨을 함유한다.
그리고, 표7에 나타낸 바와 같은 연마 조건에 의해, 층간 절연막(43)의 나머지 막두께가 200nm이 되도록, 층간 절연막(43)을 연마한다. 이 경우, 층간 절연막(43)의 凸부의 연마 속도가 빨라져서, 도26b에 나타낸 바와 같이 하측 배선(42)이 노출하지 않은 상태의 층간 절연막(43)의 평면이 평탄해진다.
그 후에, 층간 절연막(43) 상에 상측의 배선(도시하지 않음)을 더 형성한다.
이와 같이, 층간 절연막(43)을 연마하는 경우에 KOH, NH4OH를 함유하는 슬러리를 사용하면, 그 평면의 凹凸 차가 극히 작은 평탄면이 형성하게 된다. 본 실시예에서는 배선 단차의 평탄화를 예로 들었지만, DRAM 등의 적층 커패시터가 절연막으로부터 돌출하여 적층 커패시터와 절연막의 단차가 1㎛와 같이 큰 경우에는, 단단한 연마포를 사용하고, KOH 또는 NH3OH를 함유하는 슬러리를 사용하는 조건에 따라 적층 커패시터를 덮는 층간 절연막을 연마하여, 그 표면을 평탄화하는 것은 극히 유효하다.
(제5 실시예)
제1 실시예에서 설명한 연마는 얕은 홈 분리부(STI)의 형성 공정 이외에도 적용하는 것이 가능하다. 본 실시예에서는 포트리소그래피 시에 사용되는 위치 맞춤 마크의 형성을 위해 제1 실시예에서 설명한 제1 및 제2 단계의 연마 공정을 채용하는 것이다.
정렬 마크 상에는 그 위에 빛을 투과하지 않는 막, 예컨대 게이트 배선 재료막이 형성되는 일이 있다. 그래서, 정렬 마크의 구조로서, 凹凸(단차)이 있는 구조가 채용되고, 예컨대, 선택 산화법에 의해서 실리콘 기판에 형성한 LOCOS를 이용하는 일이 있다. 그러나, 선택 산화법에 의해서 형성된 정렬 마크는 그 측부에 새부리 모양이 형성되므로, 정렬 마크로서는 바람직한 것이 아니다.
그래서, 측연부의 凹凸이 가파르고, 또한 웨이퍼의 면에서 거의 균일한 높이가 얻어지는 정렬 마크의 형성이 요구된다. 다음에 그와 같은 요구에 대응할 수 있는 정렬 마크의 형성 공정을 이하으로 설명한다.
우선, 도27a에 나타낸 바와 같이 실리콘 기판(21) 상에 막두께 10nm의 SiO2막(25)과 막두께 100∼250nm의 Si3N4막(26)을 형성한 후에, 이들 SiO2막(25)과 Si3N4막(26)을 포토리소그래피법에 의해서 패터닝하여 정렬 마크 형성 위치에개구부(26a)를 형성한다.
계속하여, 도27b에 나타낸 바와 같이 개구부(26a)를 통해서 실리콘 기판(21)을 에칭하고, 이에 의해 깊이가 0.2∼0.5㎛ 정도의 위치 맞춤용 홈(45)을 형성한다. 이 위치 맞춤용 홈(45)은 제1 실시예에 나타낸 STI를 구성하는 제1∼제4 홈(23a∼23d)과 동시에, 형성하여도 좋다.
다음에 도27c에 나타낸 바와 같이 HDP-CVD 법에 의하여 위치 맞춤용 홈(45)의 내부와 실리콘 기판(21)의 평면에 실리콘 산화막(27)을 형성한다. 이 실리콘 산화막(27)의 형성 조건은 제1 실시예와 같다.
계속해서 실리콘 산화막(27)의 제1 단계의 연마와 제2 단계의 연마를 행한다. 이들의 연마 조건은 예컨대 제1 실시예의 나타낸 제1 예의 표2, 표3, 또는 제2 예의 표4, 표5, 또는 제3 예의 표6, 표7에 나타낸 바와 같이 된다.
제1 단계의 연마에서는 경질의 재료로 된 연마포, 예컨대 IC-1000를 사용한다.
이 제1 단계의 연마 시에 표2 또는 표4에 나타내는 조건을 채용하면, 연마 후의 실리콘 산화막(27)의 단면은 도27d와 같이 되어 凸부의 연부가 둥글해짐과 동시에, 그 부피가 줄어든다. 이에 비하여, 표6에 나타내는 연마 조건을 채용하면, 실리콘 산화막(27)의 단면은 도28과 같이 되어 평탄성이 더욱 개선된다.
다음에 제2 단계의 연마 공정으로 이행한다.
이 연마는 도27e에 나타낸 바와 같이 IC-1000보다도 연질의 연마포를 사용하여 실리콘 산화막(27)의 평면을 연마하고, 이에 의해, Si3N4막(26) 상의 실리콘 산화막(27)을 제거한다. 이 경우, 위치 맞춤용 홈(45)의 내부와 개구부(26a) 내부에 실리콘 산화막(27)이 남을 정도이면, 과잉으로 연마하여도 좋다.
다음에 도27f에 나타낸 바와 같이 Si3N4막(26)을 인산에 의해서 제거하고, 이어서 SiO2막(26)을 불산에 의해서 제거하면, 위치 맞춤용 홈(45)으로부터는 실리콘 산화막(27)이 凸부로 되어 나타난다. 또한, 그 凸부는 인산 처리 시에 근소하게 에칭되지만, 그 凸부의 원래의 돌출량은 100∼250nm 정도이므로, 소멸하는 일이 없다.
그리고, 위치 맞춤용 홈(45)으로부터 돌출한 실리콘 산화막(27)의 凹부를 정렬 마크(46)로서 사용한다.
이상의 공정에서 형성된 정렬 마크(46)는 최초에 경질의 연마포를 사용하는 제1 단계의 연마와, 그 보다도 부드러운 연마포를 사용하는 제2 단계의 연마포로 형성되어 있으며, 이들 2 단계의 연마에 의하면, 웨이퍼 상의 연마는 평탄성이 증가하므로, 웨이퍼에 형성되는 복수의 정렬 마크(46)의 凸부의 돌출량은 거의 균일해진다. 따라서, 이와 같은 정렬 마크(46)를 사용하면, 노광 시의 위치 맞춤의 정밀도가 향상하여, 패턴 인식의 안정성을 향상시킨다.
웨이퍼 상에 복수의 정렬 마크를 상기한 방법으로 형성하였던 바, 이들의 정렬 마크의 웨이퍼로부터의 돌출량은 실질적으로 균일하게 되었다. 이와 같은 반도체 웨이퍼를 스테퍼(도시하지 않음)의 XY 스테이지 상에 재치하여 정렬 마크를 검출시켜서 자동적으로 위치 보정을 행하게 하였다. 이 보정량의 측정은 노광 장치에서 반복하여 복수회 측정된다. 이 보정량의 측정의 일례를 다음으로 설명한다.
준비한 시료는 도29에 나타낸 바와 같이 논리용 반도체 소자를 형성하기 위해서 실리콘 웨이퍼에 원주를 따라 복수개의 정렬 마크(46)가 형성되어 있다. 그리고, 보정량의 측정을 복수회 하였던 바, 도30a, b에 나타내는 결과가 얻어졌다.
도30a, b의 횡축은 보정 측정 회수를 나타내고, 종축은 X 방향 또는 Y 방향의 측정 방향을 나타내고 있다. 이 측정 결과에 의하면, 상기한 방법으로 형성한 정렬 마크(46)의 보정량은 실질적으로 일정하고, 이 보정량으로 노광 위치를 수정해진다. 이 보정량의 변동이 클 경우에는 노광이 행하여지지 않는다.
또한, 도30a, b의 종축의 단위는 1ppm이 웨이퍼 반경 방향의 0.1㎛에 상당한다.
스테퍼에 의한 보정량의 측정에서는 정렬 마크(46)의 측정 위치 데이터와 기준 데이터와의 엇갈림을 비교하여 그 엇갈림을 인식하고, 웨이퍼 스케일링, 웨이퍼회전수 등을 산출하여 노광 데이터에 보정을 행한다. 웨이퍼의 회전량은 재현할 수 없으므로, 스테퍼의 위치 맞춤 재현성은 스케일링으로 확인된다.
도27에서는 홈(45)로부터 기판면으로 돌출한 凸부를 정렬 마크(46)로서 사용하고 있다. 이와 같은 구조의 정렬 마크(46)는 도31a, b의 좌측에 나타낸 바와 같이 주로 활성 영역에서 채용된다. 이에 비하여 필드 영역에서는 도31a, b의 우측에 나타낸 바와 같이, 실리콘 산화막(27)으로 되는 凸부(28)로 둘러싸인 영역(凸부)을 정렬 마크(47)로서 적용하는 일이 많다.
반도체 웨이퍼 W 상에 도31에 나타내는 2종류의 정렬 마크(46,47)를 형성하고, 그들의 평탄성을 측정하였다.
측정 장소는 도32에 나타낸 바와 같이 반도체 웨이퍼(W) 중의 원주를 따른 4개의 영역 TOP, RlGHT, BOTTOM, LEFT와 원의 중심의 영역 CENTER의 합 5개소이고, 각각의 측정 영역에서 활성 영역의 정렬 마크(46)와 필드 영역의 정렬 마크(47)와 그 주변의 단차를 측정하였다.
이들 5개소의 정렬 마크(46,47)를 측정하였던 바, 도33, 34에 나타낸 것 같은 단차의 결과가 얻어지고, 복수의 凸상의 정렬 마크(46)의 높이의 오차는 10nm 이내의 범위 내이고, 또 복수의 凹상의 정렬 마크(47)의 깊이의 오차는 10nm이내의 범위이었다.
이상으로부터, 상기한 공정에 의하면, 웨이퍼의 면 내에 실질적으로 균일한 형상으로 균일한 높이 또는 깊이의 위치 맞춤이 형성되어 있는 것이 확인되었다.
이상 기술한 바와 같이 본 발명에 의하면, 기판의 홈의 산화 절연막을 충전하는 경우에 연마포에 대단히 단단한 연마포를 사용하고, 슬러리로서 연마 대상물의 연마 속도가 작아질 수 있는 연마제를 사용하는 제1 단계의 연마 공정을 갖고 있으므로, 기계적으로 약한 미세한 소자 영역으로 돌출해 있는 산화 절연막이 주로 기계적으로 연마되어 그 부피를 줄일 수 있어서, 제2 단계의 연마 시의 평탄화 처리를 용이하게 할 수 있다.
제2 연마 공정의 연마에서는 피연마 기판의 연마포에 대한 압축력을 작게 하고 또한 연마포를 고속 회전시킴으로써, 피연마면에 의한 연마포의 표면 추종성을 저하시켜 연마하고, 이에 의해 피연마 기판의 평탄성이 얻어진다.
또 본 발명에 의하면, OH 기를 갖는 분산제 중에 실리카계 물질 또는 산화 세륨으로 되는 연마 입자를 함유하는 슬러리를 사용함과 동시에, 압축 가중에 대한 압축 변형량의 비가 0.06㎛·cm2/g 이하인 경도의 연마포를 사용하여 산화 절연막을 연마하면, 산화 절연막의 凸부의 연마를 촉진하여 평탄성을 향상시킬 수 있다

Claims (30)

  1. 반도체 기판의 주면 상에 절연막을 형성하는 공정과,
    제1 경도를 갖는 제1 연마포를 사용하여 상기 절연막의 일부를 연마하는 공정과,
    상기 제1 연마포에 의한 상기 절연막의 연마 후에, 상기 제1 경도보다도 연한 제2 경도를 갖는 제2 연마포를 사용하여 상기 절연막을 연마하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막을 형성하기 전에, 상기 반도체 기판 상의 제1 영역에 연마 정지막을 형성하는 공정과, 상기 연마 정지막으로 피복되지 않은 제2 영역에 홈을 형성하는 공정을 가지며,
    상기 제2 연마포에 의한 상기 절연막의 연마는 상기 연마 정지막이 노출할 때까지 계속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 연마포에 의해 상기 절연막을 연마할 때에는, 제1 슬러리가 상기 절연막 상에 공급되고,
    상기 제2 연마포에 의한 상기 절연막을 연마할 때에는, 제2 슬러리가 상기 절연막 상에 공급되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 슬러리와 상기 제2 슬러리는 함유 물질이 같은 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 슬러리는 아민계의 분산제 중에 실리카계 물질 또는 산화 세륨으로 되는 연마 입자를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항 또는 제5항에 있어서,
    상기 제1 슬러리는 OH 기를 갖는 분산제 중에 실리카계 물질 또는 산화 세륨으로 되는 연마 입자를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 OH 기를 갖는 분산제는 KOH 또는 NH4OH인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항 또는 제3항에 있어서,
    상기 제1 연마포는 압축 가중에 대한 압축 변형량의 비가 0.06㎛·cm2/g 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제2항에 있어서,
    상기 홈을 제외한 상기 반도체 기판의 상면의 면적은 상기 반도체 기판의 상기 상면 전체의 면적의 70% 이하의 범위에 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항 또는 제3항에 있어서,
    상기 절연막은 유도 결합형 플라즈마법 또는 전자 사이클로트론 공명법에 의해서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항 또는 제3항에 있어서,
    상기 절연막은 플라즈마 화학 기상 성장법에 의한 성막과 스퍼터 에칭을 반복함으로써 성막된 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제2항에 있어서,
    상기 제2 연마포에 의한 상기 절연막의 연마 후에, 상기 연마 정지막을 제거함으로써, 상기 홈 내에 충전된 상기 절연막을 상기 반도체 기판의 상면으로부터 돌출시켜서 凸부를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제13항에 있어서,
    상기 凸부는 노광 위치의 위치 맞춤 마크로서 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 절연막을 형성하기 전에, 상기 반도체 기판 상에 하지 절연막을 개재하여 배선을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제2항에 있어서,
    상기 절연막은 플라즈마 CVD법에 의해 형성된 실리콘 산화막이며, 상기 연마 정지막은 CVD법에 의해 형성된 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제2항에 있어서,
    상기 연마 정지막과 상기 반도체 기판 간에 초기 산화막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 반도체 기판은 실리콘 기판이며,
    상기 절연막은 CVD법에 의해 형성된 실리콘 산화막이며,
    상기 연마 정지막은 CVD법에 의해 형성된 실리콘 질화막이며,
    상기 초기 산화막은 상기 반도체 기판 표면에 형성된 실리콘 산화막이며,
    상기 제2 연마포에 의한 상기 절연막을 연마한 후의 상태에서는 상기 홈에 매립된 상기 절연막의 막두께 값이 상기 홈의 바닥으로부터 상기 연마 정지막의 최상면까지의 높이 값의 1∼2배의 범위에 존재하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제2항에 있어서,
    상기 절연막보다도 연마 속도가 느린 연마용 피복막을 상기 절연막 상에 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 절연막은 실리콘 산화막이고, 상기 연마용 피복막은 실리콘 질화막인것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 실리콘 질화막은 30nm∼150nm의 막두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 반도체 기판은 실리콘 기판이며,
    상기 절연막은 CVD법에 의해 형성된 실리콘 산화막이며,
    상기 연마 정지막은 CVD법에 의해 형성된 실리콘 질화막이며,
    상기 제2 연마포에 의한 상기 절연막을 연마한 후의 상태에서는, 상기 홈에 매립된 상기 절연막의 막두께 값이 상기 홈의 바닥으로부터 상기 연마 정지막의 최상면까지의 높이 값의 1.1∼1.5배의 범위에 존재하며,
    상기 연마용 피복막은 30nm∼150nm의 막두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제2항에 있어서,
    상기 홈 중에는 상기 반도체 기판의 일부를 돌출시켜 되는 미소 凸부를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제2항에 있어서,
    상기 제1 연마포에 의한 상기 절연막의 연마 전에, 상기 제1 영역 상에 존재하는 상기 절연막의 일부를 에칭에 의해 제거하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 절연막의 에칭 전 또는 후에,는, 상기 절연막보다도 연마 속도가 느린 재료로 되는 연마용 피복막을 상기 절연막 상에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제2항에 있어서,
    상기 제2 연마포를 사용하여 상기 절연막을 연마하는 공정에서는, 상기 절연막의 연마로부터 상기 연마 정지막의 연마로 바뀔 때의 상기 제2 연마포에 의한 연마 토크의 변화를 검출하는 방법에 의해 연마 종료점을 검출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제2항에 있어서,
    상기 제2 연마포를 사용하여 상기 절연막을 연마하는 공정에서는, 상기 절연막을 향하여 파장 100nm∼1000nm의 단일 파장의 레이저광을 조사하고, 상기 절연막의 연마로부터 상기 연마 정지막의 연마로 바뀔 때의 상기 레이저광의 반사 강도의변화점을 검출하는 방법에 의해 연마 종료점을 검출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제1항에 있어서,
    상기 반도체 기판은 1×104N/m2∼1×1010N/m2의 영률을 갖는 탄성체가 하부에 형성된 연마 헤드의 밑에 부착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제1항에 있어서,
    상기 반도체 기판의 상기 주면의 凹凸의 단차는 20mm 사방의 임의의 영역에서 200nm 미만이고, 또 5mm 사방의 임의의 영역에서 50nm 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 표면에 凸부가 있는 절연막을 반도체 기판 상에 형성하는 공정과,
    상기 절연막의 상기 표면을 연마함으로써 상기 절연막의 상기 凸부의 돌출량을 감소시켜 상기 절연막을 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100433937B1 (ko) * 2001-12-29 2004-06-04 주식회사 하이닉스반도체 반도체 소자의 평탄화 방법
KR100707893B1 (ko) * 2004-07-27 2007-04-17 가부시끼가이샤 도시바 노광용 마스크의 제조 방법, 묘화 장치, 반도체 장치의제조 방법 및 마스크 블랭크 제품
KR100792066B1 (ko) * 2000-07-27 2008-01-04 가부시키가이샤 히타치세이사쿠쇼 반도체 웨이퍼의 평탄화 가공방법

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW396510B (en) * 1998-06-03 2000-07-01 United Microelectronics Corp Shallow trench isolation formed by chemical mechanical polishing
US6790742B2 (en) * 1998-06-03 2004-09-14 United Microelectronics Corporation Chemical mechanical polishing in forming semiconductor device
US6521959B2 (en) * 1999-10-25 2003-02-18 Samsung Electronics Co., Ltd. SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same
US7057299B2 (en) * 2000-02-03 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment mark configuration
JP3428556B2 (ja) * 2000-03-15 2003-07-22 セイコーエプソン株式会社 マスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体
JP3539337B2 (ja) 2000-03-17 2004-07-07 セイコーエプソン株式会社 半導体装置およびその製造方法ならびにマスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体
US6563148B2 (en) * 2000-04-19 2003-05-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with dummy patterns
US6624039B1 (en) * 2000-07-13 2003-09-23 Lucent Technologies Inc. Alignment mark having a protective oxide layer for use with shallow trench isolation
US6358816B1 (en) * 2000-09-05 2002-03-19 Motorola, Inc. Method for uniform polish in microelectronic device
US6785586B1 (en) * 2001-02-23 2004-08-31 Advanced Micro Devices, Inc. Method and apparatus for adaptively scheduling tool maintenance
JP2002368103A (ja) * 2001-06-05 2002-12-20 Hitachi Ltd 半導体装置とその製造方法
JP2003023138A (ja) * 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US6811470B2 (en) 2001-07-16 2004-11-02 Applied Materials Inc. Methods and compositions for chemical mechanical polishing shallow trench isolation substrates
JP3639229B2 (ja) * 2001-07-17 2005-04-20 松下電器産業株式会社 堆積膜の平坦化方法
US6677239B2 (en) 2001-08-24 2004-01-13 Applied Materials Inc. Methods and compositions for chemical mechanical polishing
DE10141841C1 (de) * 2001-08-27 2003-03-06 Infineon Technologies Ag Verfahren zur Herstellung einer selbstjustierenden Maske
KR20030044205A (ko) * 2001-11-29 2003-06-09 동부전자 주식회사 반도체 제조 장치 및 방법
US7199056B2 (en) * 2002-02-08 2007-04-03 Applied Materials, Inc. Low cost and low dishing slurry for polysilicon CMP
US6551922B1 (en) * 2002-03-06 2003-04-22 Motorola, Inc. Method for making a semiconductor device by variable chemical mechanical polish downforce
US6627510B1 (en) * 2002-03-29 2003-09-30 Sharp Laboratories Of America, Inc. Method of making self-aligned shallow trench isolation
KR100466984B1 (ko) * 2002-05-15 2005-01-24 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법
US6734080B1 (en) * 2002-05-31 2004-05-11 Advanced Micro Devices, Inc. Semiconductor isolation material deposition system and method
KR100470724B1 (ko) * 2002-07-09 2005-03-10 삼성전자주식회사 반도체 장치의 제조에서 필링막 형성 방법 및 이를 이용한트랜치 소자 분리 방법
FR2844096A1 (fr) * 2002-08-30 2004-03-05 St Microelectronics Sa Procede de fabrication d'un circuit electrique comprenant une etape de polissage
US7063597B2 (en) 2002-10-25 2006-06-20 Applied Materials Polishing processes for shallow trench isolation substrates
US6660612B1 (en) 2002-11-07 2003-12-09 Texas Instruments Incorporated Design to prevent tungsten oxidation at contact alignment in FeRAM
US6902960B2 (en) * 2002-11-14 2005-06-07 Sharp Laboratories Of America, Inc. Oxide interface and a method for fabricating oxide thin films
US7102206B2 (en) * 2003-01-20 2006-09-05 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, method for fabricating the same, and method for fabricating semiconductor device
JP2004349426A (ja) * 2003-05-21 2004-12-09 Jsr Corp Ｓｔｉ用化学機械研磨方法
US20050054277A1 (en) * 2003-09-04 2005-03-10 Teng-Chun Tsai Polishing pad and method of polishing wafer
US7109117B2 (en) * 2004-01-14 2006-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for chemical mechanical polishing of a shallow trench isolation structure
KR100613372B1 (ko) * 2004-07-13 2006-08-21 동부일렉트로닉스 주식회사 반도체 장치의 소자 분리 영역 형성 방법
US20060088976A1 (en) * 2004-10-22 2006-04-27 Applied Materials, Inc. Methods and compositions for chemical mechanical polishing substrates
US7504044B2 (en) * 2004-11-05 2009-03-17 Cabot Microelectronics Corporation Polishing composition and method for high silicon nitride to silicon oxide removal rate ratios
KR100607763B1 (ko) * 2004-12-29 2006-08-01 동부일렉트로닉스 주식회사 두 단계의 절연막 연마 공정을 포함하는 반도체 제조 방법
US8727387B2 (en) 2008-05-27 2014-05-20 Springseal, Inc. Pipe coupling assembly
JP5509543B2 (ja) * 2008-06-02 2014-06-04 富士電機株式会社 半導体装置の製造方法
JP5215773B2 (ja) * 2008-08-18 2013-06-19 株式会社ディスコ 加工方法
US8722506B2 (en) * 2008-12-24 2014-05-13 X-Fab Semiconductor Foundries Ag Production of high alignment marks and such alignment marks on a semiconductor wafer
TWI416613B (zh) * 2010-05-24 2013-11-21 Macronix Int Co Ltd 保護對準標記的方法及以此方法形成的半導體元件
US8822287B2 (en) * 2010-12-10 2014-09-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
KR101793160B1 (ko) 2010-12-10 2017-11-03 삼성전자주식회사 반도체 소자 제조 방법
KR102057030B1 (ko) * 2013-08-09 2019-12-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP6434266B2 (ja) * 2013-12-17 2018-12-05 富士紡ホールディングス株式会社 ラッピング用樹脂定盤及びそれを用いたラッピング方法
US9811077B2 (en) 2014-07-16 2017-11-07 Applied Materials, Inc. Polishing with pre deposition spectrum
US9362186B2 (en) 2014-07-18 2016-06-07 Applied Materials, Inc. Polishing with eddy current feed meaurement prior to deposition of conductive layer
WO2016010821A1 (en) * 2014-07-16 2016-01-21 Applied Materials, Inc. Polishing with measurement prior to deposition
US20170040233A1 (en) * 2015-08-04 2017-02-09 Hitachi Kokusai Electric Inc. Substrate Processing Apparatus and Substrate Processing System
KR102650539B1 (ko) 2016-09-23 2024-03-27 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US20210057292A1 (en) * 2019-08-20 2021-02-25 Applied Materials, Inc. Methods and apparatus for determining endpoints for chemical mechanical planarization in wafer-level packaging applications

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270264A (en) * 1991-12-20 1993-12-14 Intel Corporation Process for filling submicron spaces with dielectric
US5514245A (en) * 1992-01-27 1996-05-07 Micron Technology, Inc. Method for chemical planarization (CMP) of a semiconductor wafer to provide a planar surface free of microscratches
US5459096A (en) * 1994-07-05 1995-10-17 Motorola Inc. Process for fabricating a semiconductor device using dual planarization layers
JP3438383B2 (ja) * 1995-03-03 2003-08-18 ソニー株式会社 研磨方法およびこれに用いる研磨装置
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
JPH0955362A (ja) * 1995-08-09 1997-02-25 Cypress Semiconductor Corp スクラッチを減少する集積回路の製造方法
US5672095A (en) * 1995-09-29 1997-09-30 Intel Corporation Elimination of pad conditioning in a chemical mechanical polishing process
US5665202A (en) * 1995-11-24 1997-09-09 Motorola, Inc. Multi-step planarization process using polishing at two different pad pressures
US5663797A (en) * 1996-05-16 1997-09-02 Micron Technology, Inc. Method and apparatus for detecting the endpoint in chemical-mechanical polishing of semiconductor wafers
US5923993A (en) * 1997-12-17 1999-07-13 Advanced Micro Devices Method for fabricating dishing free shallow isolation trenches

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792066B1 (ko) * 2000-07-27 2008-01-04 가부시키가이샤 히타치세이사쿠쇼 반도체 웨이퍼의 평탄화 가공방법
KR100433937B1 (ko) * 2001-12-29 2004-06-04 주식회사 하이닉스반도체 반도체 소자의 평탄화 방법
KR100707893B1 (ko) * 2004-07-27 2007-04-17 가부시끼가이샤 도시바 노광용 마스크의 제조 방법, 묘화 장치, 반도체 장치의제조 방법 및 마스크 블랭크 제품

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KR100579538B1 (ko) 2006-05-15
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