JP2008200771A - 基体研磨方法、半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】基体上の被研磨酸化膜を、異なるBET値を有するセリア砥粒からなる、少なくとも2種類以上のスラリーを用いて、順に2段階以上の化学的機械的研磨処理して平坦化する。
【選択図】図1
Description
また、本発明は、上記基体研磨方法を適用して成る半導体装置及び製造方法に関する。
また、セリアスラリーを用いた場合と、前世代のシリカスラリーを用いたときとを比較すると、セリアスラリーを用いた場合は高平坦化が得られるが、研磨量が少なく(研磨レートが低く)、被研磨膜を削り込むことが出来ない。
研磨パッド3としては、例えば合成樹脂発泡体(ポリウレタン等)あるいは不織布よりなる研磨布が用いられ、それらを定盤2上に展張する。
本実施の形態においては、図2に示すように、ウェーハ10上に下層パターン12が疎である領域18と下層パターンが密である領域19を有し、この下層パターン上に平坦に研磨される酸化膜(すなわち被研磨酸化膜)13が形成される。本例では下層パターン12をゲート電極パターンとし、酸化膜13を層間酸化膜としている。
そこで、本実施の形態に係る基体研磨方法では、BET(Brunaure Emmett Teller Value)値(粒径)の異なるセリア砥粒をスラリーとして用いて、電極パターンの疎密に応じたCMP処理を行い、疎密差のある被研磨膜を研磨する。BET値とは、単位重量(1g)あたりの比表面積であり、単位は、[m2/g]で表されるものである。つまり、BET値が大きいとき、粒径は小さく、BET値が小さいとき、粒径は大きいという関係がある。
界面活性剤を抜いたセリアスラリーにおいては、BET値が大きいと電極パターンの面積率が高いところ、つまり、電極パターンが密な領域19の研磨量が高くなり、BET値が小さいと、電極パターンの面積率の低いところ、つまり、電極パターンの疎な領域18の研磨量が高くなる。このように、界面活性剤を抜いたセリアスラリーは、BET値(粒径)が異なると、電極パターンの疎密によって研磨量に変化が生じる。本実施の形態では、そのような特性を生かし、酸化膜表面の凹凸に疎密差を有するウェーハにCMP処理を施す。
本例の被研磨膜となる酸化膜13を有するウェーハ10は、図4に示すように、両端部領域19のゲート電極12が密に形成されており、中心領域18はゲート電極12が疎に形成されている。このように、電極パターンに疎密差がある。また、電極パターンが密な領域19では上部に形成される被研磨膜となる酸化膜13が、密に形成されたゲート電極12間の間隙を埋め込んでしまうため、溝が出来ず、酸化膜13表面は面一の状態に形成される。一方、電極パターンが疎である領域18では、酸化膜13もその電極パターンに合わせて凹凸を形成するので、被研磨膜表面に溝部17ができる。このようなウェーハ10が図1に示したCMP装置1の定盤2の研磨パッド3上に載置され、スラリー供給配管5によりスラリー4a,4bが順次、供給されることにより、2段階のCMP処理がなされる。すなわち、定盤・スラリー供給配管が1つしか有していない装置においては、第1段階研磨→ウェーハの後洗浄→アンロード→第2段階研磨→ウェーハの後洗浄→アンロードの順序で行う。複数の定盤・スラリー供給配管を有する装置においては、第1、第2の各段階研磨を異なる定盤・スラリー供給配管で処理する。
このとき、ゲート電極12が密に形成された電極パターン上の酸化膜13表面には溝がほとんどないが、ゲート電極12が疎に形成された電極パターン上の酸化膜13表面には溝部17が形成されるため、ゲート電極12が疎に形成された電極パターン上の酸化膜13表面に供給されたセリア砥粒15は、粒径が小さいゆえに、溝部17に入りこむ。つまり、第1段階で用いられるセリア砥粒15の大きさは、ゲート電極12が疎である領域18の表面の凹凸の溝部17に入るような粒径である。一方で、ゲート電極12が密に形成された領域19の酸化膜13表面ではセリア砥粒15が入りこむ溝部17がほとんど無いので、セリア砥粒15が酸化膜13表面上に留まる。そうすると、ゲート電極12が密に形成された領域19の酸化膜13上のみにおいて、セリア砥粒15が存在することになる。このような状態で、研磨ヘッド6を、酸化膜13を有するウェーハ10上に押圧し、研磨ヘッド6と定盤2を回転することによって、ゲート電極12が密に形成された領域18の酸化膜14のみが研磨されてゆき、平坦化される。
この第2段階で用いられるセリアスラリー4bのBET値は、従来のセリアスラリーのBET値よりも大きい。つまり、第2段階で用いられるセリア砥粒16の粒径は、第1段階で用いられるセリア砥粒15の粒径よりも大きい。そうすると、第1段階で平坦化されなかったゲート電極12の疎な領域18上の酸化膜13の凹凸の凸部が集中的に研磨される。研磨時に、研磨ヘッド6によって押圧されるが、このとき、凹部へかかる圧力よりも、凸部へかかる圧力の方が大きいため、凸部が集中的に研磨されるのである。
本実施の形態によれば、2種類のセリアスラリーを段階毎に使い分けることによって、パターン12の疎密差のある面上を効率よく研磨することが出来る。また、従来用いられていたセリアスラリーは、BET値が、約20m2/g、平均粒径約170nmであるが、本例では、第1段階に従来のセリアスラリーのBET値よりも平均的に大きい(粒径の小さい)ものを用いてパターンの面積率が高い凸部分を研磨し、第2段階に従来のセリアスラリーのBET値よりも平均的に小さい(粒径の大きい)ものを用いてパターンの面積率の低い凸部分を研磨することによって平坦化が実現された。
また、本実施の形態においては、2段階工程としたが、2段階以上の工程とし、BET値の小さいセリアスラリーから順にウェーハに供給し、被研磨酸化膜を研磨してもよい。
さらに、本実施の形態においては、1本のスラリー供給配管を用いたが、2本のスラリー供給配管を用いて、セリアスラリーを別々の配管から供給するようにしてもよい。
DRAM混載ロジック20においては、図2に示すように、Siからなるウェーハ10上に、図示しないゲート絶縁膜を介して、複数のゲート電極12が形成され、そのゲート電極12を埋め込むように絶縁膜である酸化膜13がウェーハ10上面全体に堆積される。酸化膜13には、SiO2などが適用される。そして、このようなDRAM混載ロジック20においては、ロジック回路部22のトランジスタのゲート電極12が、DRAMセル21のトランジスタのゲート電極12よりも多く形成されるため、ロジック回路部22の下層パターンである電極パターンは密であり、その他のDRAMセル21等においては、電極パターンは疎に形成されている。
このようなDRAM混載ロジックにおいても、上述の2段階の研磨工程を経ることによって、酸化膜13の表面を均一に高平坦化することができる。
このようなCMP装置1の定盤2上に研磨パッド3を介して、被研磨膜を有するウェーハを載置する。第1段階では、スラリー濃度が約0.7%であり、BET値15〜30m2/g(平均粒径170〜140nm)であるセリアスラリー4aを、流量200cc/minでスラリー供給配管5より供給する。そして、研磨ヘッド6をウェーハに押し付け、押圧回転する。このとき、定盤2の回転数は100rpm、研磨ヘッド6の回転数は107rpmとし、互いに同一方向の回転とする。また、このときの温度は25〜30℃である。この第1段階においては、パターンの面積率の高い凸部が集中的に研磨される。
第1及び第2段階において、研磨時間はそれぞれ研磨前の初期段差や膜厚によって決定される。このようにして、高平坦化されたウェーハが得られる。
Claims (7)
- 基体上の被研磨酸化膜を、異なるBET値を有するセリア砥粒からなる、少なくとも2種類以上のスラリーを用いて、順に2段階以上の化学的機械的研磨処理して平坦化する
ことを特徴とする基体研磨方法。 - 前記2段階以上の化学的機械的研磨処理は、第1のBET値を有するセリア砥粒からなるスラリーを用い、下層パターンが密に形成された部分の被研磨酸化膜を研磨する第1の研磨処理工程と、
第1のBET値より小さい第2のBET値を有するセリア砥粒からなるスラリーを用い、下層パターンが疎に形成された部分の被研磨酸化膜を研磨する第2の研磨工程とで構成される
ことを特徴とする請求項1記載の基体研磨方法。 - 前記第1のBET値が15〜30m2/gであり、
前記第2のBET値が5〜10m2/gである
ことを特徴とする請求項2記載の基体研磨方法。 - 基体上の被研磨酸化膜を、異なるBET値を有するセリア砥粒からなる、少なくとも2種類以上のスラリーを用いて、順に2段階以上の化学的機械的研磨処理して平坦化する
ことを特徴とする半導体装置の製造方法。 - 前記2段階以上の化学的機械的研磨処理は、第1のBET値を有するセリア砥粒からなるスラリーを用い、下層パターンが密に形成された部分の被研磨酸化膜を研磨する第1の研磨処理工程と、
第1のBET値より小さい第2のBET値を有するセリア砥粒からなるスラリーを用い、下層パターンが疎に形成された部分の被研磨酸化膜を研磨する第2の研磨工程とで構成される
ことを特徴とする請求項4記載の半導体装置の製造方法。 - 前記第1のBET値が15〜30m2/gであり、
前記第2のBET値が5〜10m2/gである
ことを特徴とする請求項5記載の半導体装置の製造方法。 - 層間酸化膜を有し、
前記層間酸化膜の表面が、第1のBET値を有するセリア砥粒からなるスラリーによる研磨と、
前記第1のBET値より小さい第2のBET値を有するセリア砥粒からなるスラリーによる研磨で形成された平坦化面である
ことを特徴とする半導体装置。
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