KR20000003921A - 반도체 소자의 소자분리막 형성 방법 - Google Patents

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Abstract

본 발명은 실리콘 기판과 소자분리 산화막 경계에서 소자분리 산화막의 손상으로 인하여 홈이 발생하는 것을 억제하여 소자의 특성 저하를 방지할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 실리콘 기판 상에 화학기상증착법으로 패드산화막을 형성하고, 상기 패드산화막 상에 소자분리영역을 노출시키는 산화 방지 패턴을 형성하고, 상기 패드산화막 및 상기 실리콘 기판을 선택적으로 제거하여 트렌치를 형성하고, 상기 트렌치 측벽에 노출된 상기 패드산화막의 일부를 제거하여, 상기 트렌치 측벽의 상기 실리콘 기판과 상기 산화 방지 패턴 사이에 홈을 형성하고, 전체 구조 상에 고밀도 플라즈마를 이용한 화학기상증착법으로 산화막을 형성하여 상기 트렌치와 상기 홈 내에 산화막을 매립하여 소자분리 산화막을 형성하는 것을 특징으로 한다. 이로써, 이후의 희생산화막 제거 공정 및 세정공정에 서 화학기상증착법으로 형성된 패드산화막의 제거 속도가 고밀도 플라즈마를 이용한 화학기상증착법으로 형성된 소자분리 산화막 보다 빠르기 때문에 패드산화막이 식각된 후에도 실리콘 기판 표면에 걸쳐진 소자분리 산화막 부분은 완전히 제거되지 않아 실리콘 기판과 소자분리 산화막 경계에 홈이 발생하는 것을 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성 방법
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 활성영역과 소자분리영역의 경계에 홈이 발생하는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 소자분리막 형성 방법을 도1a 내지 도1c를 참조하여 설명한다.
먼저, 도1a에 도시한 바와 같이 실리콘 기판(1) 상에 열산화 공정을 실시하여 50 Å 내지 100 Å 두께의 패드산화막(2)을 형성하고, 패드산화막(2) 상에 질화막(3)을 형성한 후, 질화막(3)과 패드산화막(2)을 선택적으로 제거하여 소자분리영역의 실리콘 기판(1)을 노출시킨다. 이어서, 노출된 실리콘 기판(1)을 식각하여 트렌치(trench)를 형성하고, 트렌치 내부를 포함한 전체 구조 상에 고밀도 플라즈마를 이용한 화학기상증착법으로 소자분리 산화막(4)을 형성한다.
다음으로, 도1b에 도시한 바와 같이 소자분리 산화막(4)을 화학적 기계적으로 연마하여 평탄화시킨 후, 인산(H3PO4)을 이용하여 질화막(3)을 제거한다.
이어서, 문턱전압 조절을 위한 선택적 이온주입 공정을 실시하기 위하여 희생산화막(sacrificial oxide)(도시하지 않음)을 형성하고, 이온주입 공정을 실시한 다음 희생산화막을 제거하고, 세정공정을 실시한다. 상기 희생산화막 제거 공정 및 세정공정으로 소자분리 산화막(4)의 일부가 제거되며, 실리콘 기판(1)과 소자분리 산화막(4)의 경계 부분에서 소자분리 산화막(4)이 보다 빨리 제거되기 때문에 도1c에 도시한 바와 같이 실리콘 기판(1)과 소자분리 산화막(4)의 경계에 홈(A)이 발생한다.
도1d는 도1c의 홈(A) 부분을 확대한 단면도이다.
전술한 바와 같이 이루어지는 종래의 소자분리막 형성 공정에서 실리콘 기판(1)과 소자분리 산화막(4)의 경계에 홈이 발생함으로 인하여, 이후의 게이트 전극 형성 공정에서 식각 대상막이 제거되지 않고 남게 되어 오염원으로 작용할 뿐만 아니라 홈 부분에 전계가 집중되어 게이트 산화막 특성(gate oxide integrity)이 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 실리콘 기판과 소자분리 산화막 경계에서 소자분리 산화막의 손상으로 인하여 홈이 발생하는 것을 억제하여 소자의 특성 저하를 방지할 수 있는, 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 소자분리막 형성 공정 단면도
도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
11: 실리콘 기판 12: 패드산화막
13: 질화막 14: 소자분리 산화막
상기 목적을 달성하기 위한 본 발명은 실리콘 기판 상에 화학기상증착법으로 패드산화막을 형성하는 제1 단계; 상기 패드산화막 상에 소자분리영역을 노출시키는 산화방지막 패턴을 형성하는 제2 단계; 상기 패드산화막 및 상기 실리콘 기판을 선택적으로 제거하여 트렌치(trench)를 형성하는 제3 단계; 상기 트렌치 측벽에 노출된 상기 패드산화막의 일부를 제거하여, 상기 트렌치 측벽의 상기 실리콘 기판과 상기 산화방지막 패턴 사이에 홈을 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 고밀도 플라즈마 산화막을 형성하여 상기 트렌치와 상기 홈 내에 산화막을 매립하는 제5 단계; 및 상기 산화방지막 패턴을 제거하는 제6 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 도2a 내지 도2e를 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 실리콘 기판(11) 상에 화학기상증착법으로 200 Å 내지 300 Å 두께의 패드산화막(12)을 형성하고, 패드산화막(12) 상에 질화막(13)을 형성한 후, 질화막(13)과 패드산화막(12)을 선택적으로 제거하여 소자분리영역의 실리콘 기판(11)을 노출시킨다. 이어서, 노출된 실리콘 기판(11)을 식각하여 트렌치를 형성한다.
다음으로, 도2b에 도시한 바와 같이 불산(HF) 용액을 이용한 습식식각 공정으로 실리콘 기판(11)과 질화막(13) 사이에 노출된 패드산화막(12)의 일부를 제거하여, 상기 트렌치 측벽의 실리콘 기판(11)과 질화막(13) 사이에 홈(B)을 형성한다.
다음으로, 도2c에 도시한 바와 같이 트렌치 내부를 포함한 전체 구조 상에 고밀도 플라즈마를 이용한 화학기상증착법으로 소자분리 산화막(14)을 형성한다. 이때, 실리콘 기판(11)과 질화막(13) 사이에 형성된 홈(B) 내에도 소자분리 산화막(14)이 형성되어 소자분리 산화막(14)의 양단부가 실리콘 기판(11) 표면에 걸쳐지게 된다.
다음으로, 도2d에 도시한 바와 같이 소자분리 산화막(14)을 화학적 기계적으로 연마하여 평탄화시킨 후, 인산(H3PO4)을 이용하여 질화막(13)을 제거한다.
이어서, 문턱전압 조절을 위한 선택적 이온주입 공정을 실시하기 위하여 희생산화막(도시하지 않음)을 형성하고, 이온주입 공정을 실시한 다음 불산(HF) 및 완충산화식각제(buffered oxide etchant, BOE)를 이용하여 희생산화막 제거 공정 및 세정공정을 실시한다. 상기 희생산화막 제거 공정 및 세정공정에 사용되는 불산 및 완충산화식각제에 대하여 화학기상증착법으로 형성된 패드산화막(12)의 제거 속도가 고밀도 플라즈마를 이용한 화학기상증착법으로 형성된 소자분리 산화막(14) 보다 1.6배 빠르기 때문에 패드산화막(12)이 식각된 후에도, 도 2e에 도시한 바와같이 실리콘 기판(11) 표면에 걸쳐진 소자분리 산화막(14) 부분은 완전히 제거되지 않아 실리콘 기판(11)과 소자분리 산화막(14) 경계에 홈이 발생하는 것을 방지할 수 있다.
전술한 본 발명의 일실시예에서, 상기 패드산화막은 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition, PECVD) 또는 저압화학기상증착법(low pressure chemical vapor deposition, LPCVD)으로 형성된 TEOS(tetra ethyl ortho silicate)계 산화막일 수도 있다.
또한, 트렌치 형성을 위한 식각과정에서 식각마스크로 감광막 패턴을 형성하고, 식각공정을 실시한 후 감광막 패턴을 황산(H2SO4) 및 완충산화식각제를 이용한 습식식각으로 제거할 경우, 완충산화식각제 처리 시간을 조절하여 상기 실리콘 기판(11)과 질화막(11) 사이의 패드산화막(12) 일부를 함께 제거할 수도 있다.
또한, 상기 트렌치 형성을 위한 식각과정에서 실리콘 기판(11)을 건식식각할 때에 CF4가스 및 O2를 첨가하여 실리콘 기판(11)과 질화막(11) 사이의 패드산화막(12) 일부를 제거할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 소자분리 산화막과 실리콘 기판 경계에 홈이 발생하는 것을 억제하여, 소자분리영역과 활성영역의 경계를 완만하게 함으로써 이후의 공정에서 식각 대상막이 잔류하는 문제와 소자 특성 저하를 방지할 수 있다.

Claims (7)

  1. 반도체 소자의 소자분리막 형성 방법에 있어서,
    실리콘 기판 상에 화학기상증착법으로 패드산화막을 형성하는 제1 단계;
    상기 패드산화막 상에 소자분리영역을 노출시키는 산화방지막 패턴을 형성하는 제2 단계;
    상기 패드산화막 및 상기 실리콘 기판을 선택적으로 제거하여 트렌치(trench)를 형성하는 제3 단계;
    상기 트렌치 측벽에 노출된 상기 패드산화막의 일부를 제거하여, 상기 트렌치 측벽의 상기 실리콘 기판과 상기 산화방지막 패턴 사이에 홈을 형성하는 제4 단계;
    상기 제4 단계가 완료된 전체 구조 상에 고밀도 플라즈마 산화막을 형성하여 상기 트렌치와 상기 홈 내에 산화막을 매립하는 제5 단계; 및
    상기 산화방지막 패턴을 제거하는 제6 단계
    를 포함하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 패드산화막을 200 Å 내지 300 Å 두께로 형성하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제4 단계는,
    HF를 이용한 습식식각으로 상기 패드산화막의 일부를 제거하여 상기 홈을 형성하는 반도체 소자의 소자분리막 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 단계 및 상기 제4 단계에서,
    건식식각으로 상기 트렌치 및 상기 홈을 동시에 형성하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 4 항에 있어서,
    상기 건식식각에서 식각 가스로 CF4및 O2를 사용하는 반도체 소자의 소자분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 제2 단계는,
    상기 패드산화막 상에 산화방지막을 형성하는 단계; 및
    상기 산화방지막 상에 소자분리영역을 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 상기 산화방지막을 선택적으로 식각하여 상기 산화방지막 패턴을 형성하는 단계를 포함하고,
    상기 제6 단계에서,
    상기 트렌치 측벽에 노출된 상기 패드산화막의 일부를 제거함과 동시에 상기 감광막 패턴을 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  7. 제 6 항에 있어서,
    상기 제6 단계에서,
    황산(H2SO4) 및 완충산화식각제(buffered oxide etchant)를 이용한 습식식각을 실시하는 반도체 소자의 소자분리막 형성 방법.
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