KR19990085538A - 반도체 메모리 장치의 전력소비 제어회로와 이를 이용한 비트라인 프리차지 전압 가변 방법 - Google Patents

반도체 메모리 장치의 전력소비 제어회로와 이를 이용한 비트라인 프리차지 전압 가변 방법 Download PDF

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Abstract

본 발명은 자체적으로 칩의 온도변화 및/내지 미리 리플래쉬 제어신호에 따라 비트 라인 프리차지 전압을 가변시켜 샌스 앰프리파이어에 제공함으로써, 소비전력을 최소화하면서 리플래쉬 동작을 실시할 수 있는 반도체 메모리 장치의 전력소비 제어회로와 이를 이용한 비트 라인 프리차지 전압 가변 방법에 관한 것으로서, 이와 같은 본 발명에 따른 반도체 메모리 장치의 전력소비 제어회로는 다수의 메모리 셀들이 메트릭스 형태로 형성되어, 외부에서 제공되는 워드라인에 의해 상기 메모리 셀을 선택하여 활성화되고, 외부에서 제공되는 비트 라인에 의해 상기 메모리 셀에 저당된 데이터를 입출력시키는 셀 어레이와, 상기 메모리 셀의 온도변화를 감지하는 온도 감지부와, 상기 셀 메모리에 저장된 데이터를 유지하기 위하여 자체적으로 리플래쉬(refresh)신호를 출력시키는 리플래쉬 제어부와, 자체적으로 비트 라인 프리차지 전압을 발생시키며, 상기 온도 감지부에서 제공되는 온도감지신호와 리플래쉬 제어부에서 제공되는 리플래쉬 제어신호를 모두 반영하여 상기 비트 라인 프리차지 전압을 가변시켜 출력하는 전압발생부와, 상기 전압발생부에서 제공되는 비트 라인 프리차지 전압을 받아 상기 셀 어레이 출력 데이터를 감지하고 증폭시키는 증폭부로 구성된다.

Description

반도체 메모리 장치의 전력소비 제어회로와 이를 이용한 비트 라인 프리차지 전압 가변 방법
본 발명은 반도체 메모리 장치의 전력소비 제어회로와 이를 이용한 비트 라인 프리차지 전압 가변 방법에 관한 것으로서, 더욱 상세하게는 리프래쉬(refresh) 특성을 개선하여 낮은 전력소모를 갖는 반도체 메모리 장치의 전력소비 제어회로와 이를 이용한 비트 라인 프리차지 전압 가변 방법에 관한 것이다.
도 1은 일반적인 디램(DRAM)의 내부 구성을 보인 회로도이다.
도 1을 참조하면, 일반적인 디램은 메트릭스 형태의 다수의 단위셀로 이루어진 셀 어레이(10)와, 단위 셀에 저장된 데이터가 비트 라인을 통하여 출력될 때 이를 감지하여 증폭하기 위한 센스 앰프리파이어(sense amplifier)(20)와, 센스 앰프리파이어(20)의 감지도(sensitivity)를 높이기 위해서 센스 앰프리파이어(20)로 구동신호를 제공하는 구동부(30)와, 센스 앰프리파이어(sense amplifier)에서 출력되는 데이터를 버스라인(미도시)을 통하여 수신하여 소정 증폭비로 증폭하여 외부로 출력시키는 데이터 출력회로(미도시)로 구성된다.
이와 같은 구성을 갖는 디램의 기본 동작은 라이트(Write), 리드(Read), 리플래쉬(Refresh) 동작으로 크게 3 가지로 나눌 수 있다.
에로서, 만일 어드레스신호가 입력되면 워드라인(WL)이 선택되어 고전압으로 부트트래핑(bootstrapping)이 되고, 이에 따라 셀 데이터가 비트 라인(BL)으로 이동된다. 이때, 도 1의 센스 앰프리파이어(20)에 도시된 프리차지 레벨 단자(VBLP)에 인가되는 1/2 Vdd 전압에 의해 센스 앰프리파이어(sense amplifier)(20)가 이 데이터를 감지 및 증폭하여 데이터 버스라인으로 전송한다. 따라서, 데이터 출력회로는 이 버스라인을 받아서 소정 증폭비로 증폭하여 외부로 전달시킨다.
도 1에서 비트 라인 및 센스 앰프리파이어(20)의 프리차지 레벨 단자(VBLP)에 인가되는 전압과 셀 플레이트 전압(Cell Plate Voltage : VCP)은 1/2 Vdd 전압이 제공된다.
만일, 워드 라인(WLi)이 인에이블 상태가 되면, 비트 라인(BL)의 기생 캐패시턴스(Cb)와 셀 커패시턴스(C1)는 턴온된 셀 트랜지스터(MN1)를 통하여 차지 쉐어링 동작을 실시한다.
이때, C1에 "1" 데이터인 VDD레벨의 전압이 저장되어있다고 가정하면, 아래의 수학식 1과 같이 비트 라인(BL)의 레벨은 △Vb1 만큼 BLb에 비해 높아지게 된다.
반면, "0" 데이터를 저장하고 있는 경우에는 아래의 수학식 2와 같이 △Vb0만큼 낮아진다. 따라서, 수학식 1 및 2의 절대값은 아래의 수학식 3 및 4에 보인 바와 같이 서로 같다.
만일, 셀 데이터가 VDD일 경우
△Vb1 = [C1/Cb * VDD - C1/Cb * Vblp]/(1 + C1/Cb)
반면, 만일 셀 데이터가 0이라면,
△Vb0 = - (C1/Cb * Vblp)/(1 + C1/Cb)
Vblp = VDD/2
△Vb1 = - △Vb0
여기서, 리플래쉬 동작에 대한 의미를 설명하면 다음과 같다. 고립된 셀 캐퍼시터에 전하의 형태로 데이터가 저장되는데 캐패시터가 완벽하지 않기 때문에 저장된 전하는 누설전류(Leakage Current)에 의해 외부로 소멸된다. 따라서, 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내서 읽어보고 다시 써넣는 반복된 과장이 필요한데 이 과정을 리플래쉬 동작이라 한다.
이러한 리플레쉬는 메모리 캐패시터에 축적된 신호 전하가 방출되어 "1" 또는 "0"으로 판정하는 것이 불가능하기 전에 실행되어야 하며, 이 사간을 리플래쉬 주기(Refresh Period)라 부른다. 또한, 몇 번의 사이클만에 디램 전체의 로(Row)가 모두 선택되어 리플래쉬가 완결되었는가를 나타내는 수를 리플래쉬 사이클(Refresh Cycle)이라 부른다. 이 리플래쉬 주기를 리플래쉬 사이클로 나눈 것이 리플래쉬 인터벌(Refresh Interval)이라 부른다.
여기서, 인터벌이 반도체 기술의 초기에는 거의 일정해 졌었다. 그러나, 반도체 메모리의 집적도가 날로 향상됨에 따라 1 사이클 내에 동작되어야 하는 비트(Bit)가 증가하여 결국 전체 소비전력을 증가시키는 문제점이 발생하였다.
따라서, 이러한 문제점을 해소하기 위하여 도 3에 도시된 바와 같은 리플래쉬 주기 조절장치가 제시되었다.
도 3을 참조하면, 셀 데이터의 리플래쉬 주기는 칩에 구비된 온도감지기(40)와 VCC 전압검출기(50)에서 검출한 온도 및 전압 검출값에 따라 리셋신호 제어기(60)가 리셋신호의 주기를 결정한다. 즉, 온도가 높거나 전압이 낮은 경우에는 셀 데이터 리텐션 시간(Retention time)이 줄어드는 현상을 개선하고자 칩 내부의 리플래쉬 주기를 높여 줌으로써 셀 데이터의 오동작을 예방하기 위한 것이다.
그러나, 이와 같은 종래의 기술에서는 도 3에 보인 타이밍 그래프에서 보인 바와 같이 온도가 높아질수록 셀 데이터의 리텐션 시간이 나빠지는 경향을 보인다. 특히, 셀 캐패시턴스에 저장된 데이터 레벨이 높을수록 여러 손실 영향에 의하여 로우 데이터보다 나쁜 리텐션 시간 특성을 갖는다.
예를 들어, 하이 데이터와 논리 데이터가 셀 트랜지스터 턴 오프시에 다른 변화율을 갖고 변화하여 각각 Vc1과 Vc0 저장상태를 가정하자.
차지 쉐어링(Charge Sharing) 수학식 1과 2를 이용하여 각각의 발전 전압을 구하면 하이 데이터의 △V1의 크기가 로우 데이터의 △V0 크기에 비하여 작은 것을 아래의 수학식을 통해 알 수 있다.
만일, 셀 데이터가 VDD - △1 = Vc1 라면,
△Vb1 = [C1/Cb * △Vc1 - C1/Cb * Vblp]/(1 + C1/Cb)
반면, 만일 셀 데이터가 0 + △0 = Vc0 라면,
△Vb0 = [C1/Cb * Vc0 - C1/Cb * Vblp]/(1 + C1/Cb)
만일, ｜ △1 ｜ > ｜ △0 ｜ 라면,
｜ △Vb1 ｜ < △Vb0 ｜
이는 데이터의 리플래쉬 특성이 종래 기술에서 언급된 바와 같이 고정된 1/2 Vdd 전압을 이용하여 비트 라인 데이터를 감지하기 때문에 비대칭으로 나타날 수밖에 없는 문제점이 있다.
또한, 도 3에 도시된 바와 같이 리플래쉬 주기를 비대칭적 고려가 없는 상태에서 주기를 변화시키는 것은 필요 이상으로 전력을 소모시키는 문제점을 제공한다.
본 발명은 상기에서 설명한 종래 기술의 문제점을 감안하여 안출한 것으로서, 본 발명의 목적은 자체적으로 칩의 온도변화 및/내지 미리 리플래쉬 제어신호에 따라 비트 라인 프리차지 전압을 가변시켜 센스 앰프리파이어에 제공함으로써, 소비전력을 최소화하면서 리플래쉬 동작을 실시할 수 있는 반도체 메모리 장치의 전력소비 제어회로와 이를 이용한 비트 라인 프리차지 전압 가변 방법을 제공한다.
이상의 본 발명의 목적을 달성하기 위하여, 본 발명의 일 특징에 따르면 반도체 메모리 장치의 전력소비 제어회로가 다수의 메모리 셀들이 메트릭스 형태로 형성되어, 외부에서 제공되는 워드라인에 의해 상기 메모리 셀을 선택하여 활성화되고, 외부에서 제공되는 비트 라인에 의해 상기 메모리 셀에 저당된 데이터를 입출력시키는 셀 어레이와, 상기 메모리 셀의 온도변화를 감지하는 온도 감지부와, 상기 셀 메모리에 저장된 데이터를 유지하기 위하여 자체적으로 리플래쉬(refresh)신호를 출력시키는 리플래쉬 제어부와, 자체적으로 비트 라인 프리차지 전압을 발생시키며, 상기 온도 감지부에서 제공되는 온도감지신호와 리플래쉬 제어부에서 제공되는 리플래쉬 제어신호를 모두 반영하여 상기 비트 라인 프리차지 전압을 가변시켜 출력하는 전압발생부와, 상기 전압발생부에서 제공되는 비트 라인 프리차지 전압을 받아 상기 셀 어레이 출력 데이터를 감지하고 증폭시키는 증폭부로 구성된다.
또한, 이상의 본 발명의 목적을 달성하기 위하여, 본 발명의 다른 특징에 따르면, 반도체 메모리 장치에서 비트 라인 프리차지 전압 가변 방법이 다수의 메모리 셀들이 메트릭스 형태로 형성된 셀 어레이와, 자체적으로 비트 라인 프리차지 전압을 발생시키는 전압발생기와, 상기 전압발생기에서 제공되는 상기 셀 어레이에서 출력되는 비트 라인 프리차지 전압에 의해 상기 셀 어레이의 비트 라인을 감지하고 증폭시키는 증폭부를 구비한 반도체 메모리 장치에 있어서, 상기 반도체 장치의 온도변화를 감지하는 단계와, 미리 설정된 주기로 자체적으로 리플래쉬(refresh)신호를 출력시키는 단계와, 상기 온도감지신호와 상기 리플래쉬신호를 모두 반영하여 상기 비트 라인 프리차지 전압을 가변시켜 상기 증폭부로 전달하는 단계로 이루어진다.
도 1은 일반적인 디램의 내부구성을 보인 회로도.
도 2는 도 1에 도시된 메모리 셀 어레이에 제공되는 Vdd 전압의 레벨 변화를 나타내기 위한 파형도.
도 3은 종래의 자체 리플래쉬 기능을 갖는 반도체 장치의 일부를 보인 블록 구성도 및 파형도.
도 4는 본 발명에 따른 반도체 장치의 전력소비 제어회로의 블록 구성도.
도 5는 본 발명에 일 실시 예에 따른 비트 라인 프리차지 전압 가변동작을 보인 제어 흐름도.
도면의 주요부분에 대한 부호의 설명
101 : 자체 리플래쉬 제어회로
102 : 온도 감지기
103 : VBLP 전압발생기
이하에서, 첨부된 도면을 참조하여 본 발명의 구성, 작용 및 효과를 설명한다.
도 4는 본 발명에 따른 반도체 장치의 전력소비 제어회로의 블록 구성도이다.
도 4를 참조하면, 본 발명에 따른 반도체 장치의 전력소비 제어회로는 셀 메모리에 저장된 데이터를 유지하기 위하여 자체적으로 리플래쉬(refresh)신호를 출력시키는 자체 리플래쉬 제어회로(101)와, 메모리 셀의 온도변화를 감지하는 온도 감지기(102)와, 자체적으로 비트 라인 프리차지 전압을 발생시키며, 온도 감지부(102)에서 제공되는 온도감지신호와 자체 리플래쉬 제어회로(101)에서 제공되는 리플래쉬 제어신호를 모두 반영하여 비트 라인 프리차지 전압(VBLP)을 가변시켜 출력하는 전압발생기(103)로 구성되며, 이러한 구성을 갖는 전력소비 제어회로가 도 1에 보인 일반적인 디램의 칩에 구비된다.
이하, 도 5를 참조하여, 본 발명에 따른 반도체 메모리 장치에서 비트 라인 프리차지 전압 가변 동작을 설명하면 다음과 같다.
상기 온도감지기(102)는 미리 설정된 온도(예를 들어 50도) 이상의 온도가 되면 온도 감지신호(HI_TEMP)를 VBLP 전압발생기(103)에 인가해 주어서, 제1 레벨이 일정 레벨 이상 낮은 제2 VBLP 레벨(= 제1 VBLP - △vblp)를 메모리 칩의 내부의 셀 어레이에 인가한다.
또한, 리플래쉬 신호의 인가시에도 일정 레벨 이하의 제1 VBLP 레벨을 칩 내부로 전달되도록한다.
따라서, 하기의 수학식 10과 같이 VBLP를 하이와 로우 데이터 리텐션 특성에 맞추어 변화시킬 경우 하기의 수학식 11과 같이 하이와 로우 데이터 리텐션 시간을 동일하게 가져갈 수 있다.
만일, 셀 데이터가 VDD - △1 = Vc1 라면,
△Vb1 = [C1/Cb * Vc1 - C1/Cb * (Vblp - △vblp)]/(1 + C1/Cb)
반면, 만일 셀 데이터가 0 + △0 = Vc0 라면,
△Vb0 = [C1/Cb * Vc0 - C1/Cb * (Vblp - △vblp)]/(1 + C1/Cb)
｜ △1 ｜ = 2 * ｜ △0 ｜ = 4 * ｜ △vblp ｜이라면,
｜ △Vb1 ｜ = ｜ △Vb0 ｜
따라서, 본 발명에서는 칩 내부의 온도가 높아지는 경우에 VBLP 레벨을 △Vblp 만큼 낮추어 줌으로써 리플래쉬 특성을 개선할 수 있는 것이다.
또한, 자체 리플래쉬 신호가 인가될 경우에는 내부 리텐션 시간이 길어 질수록 리플래쉬 주기를 길게 가질 수 있어서 전력소비를 크게 줄일 수 있다.
이상에서 설명한 바와 같이 본 발명에 따르면, 자체적으로 리플래쉬 신호 인가시 리텐션 시간의 확장으로 인해 비트 라인 및 비트라인 센스 앰플리파이어의 프리차지 레벨을 가변시킴으로서 종래 기술보다 적은 전력을 소비하는 반도체 메모리 장치의 전력소비 제어회로를 제공한다.

Claims (6)

  1. 다수의 메모리 셀들이 메트릭스 형태로 형성되어, 외부에서 제공되는 워드라인에 의해 상기 메모리 셀을 선택하여 활성화되고, 외부에서 제공되는 비트 라인에 의해 상기 메모리 셀에 저당된 데이터를 입출력시키는 셀 어레이와,
    상기 메모리 셀의 온도변화를 감지하는 온도 감지부와,
    자체적으로 비트 라인 프리차지 전압을 발생시키며, 상기 온도 감지부에서 제공되는 온도 감지신호에 의해 상기 비트 라인 프리차지 전압을 가변시켜 출력하는 전압발생부와,
    상기 전압발생부에서 제공되는 비트 라인 프리차지 전압을 받아 상기 셀 어레이 출력 데이터를 감지하고 증폭시키는 증폭부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 전력소비 제어회로.
  2. 다수의 메모리 셀들이 메트릭스 형태로 형성되어, 외부에서 제공되는 워드라인에 의해 상기 메모리 셀을 선택하여 활성화되고, 외부에서 제공되는 비트 라인에 의해 상기 메모리 셀에 저당된 데이터를 입출력시키는 셀 어레이와,
    상기 셀 메모리에 저장된 데이터를 유지하기 위하여 자체적으로 리플래쉬(refresh)신호를 출력시키는 리플래쉬 제어부와,
    자체적으로 비트 라인 프리차지 전압을 발생시키며, 상기 리플래쉬 제어부에서 제공되는 리플래쉬 제어신호에 의해 상기 비트 라인 프리차지 전압을 가변시켜 출력하는 전압발생부와,
    상기 전압발생부에서 제공되는 비트 라인 프리차지 전압을 받아 상기 셀 어레이 출력 데이터를 감지하고 증폭시키는 증폭부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 전력소비 제어회로.
  3. 다수의 메모리 셀들이 메트릭스 형태로 형성되어, 외부에서 제공되는 워드라인에 의해 상기 메모리 셀을 선택하여 활성화되고, 외부에서 제공되는 비트 라인에 의해 상기 메모리 셀에 저당된 데이터를 입출력시키는 셀 어레이와,
    상기 메모리 셀의 온도변화를 감지하는 온도 감지부와,
    상기 셀 메모리에 저장된 데이터를 유지하기 위하여 자체적으로 리플래쉬(refresh)신호를 출력시키는 리플래쉬 제어부와,
    자체적으로 비트 라인 프리차지 전압을 발생시키며, 상기 온도 감지부에서 제공되는 온도감지신호와 리플래쉬 제어부에서 제공되는 리플래쉬 제어신호를 모두 반영하여 상기 비트 라인 프리차지 전압을 가변시켜 출력하는 전압발생부와,
    상기 전압발생부에서 제공되는 비트 라인 프리차지 전압을 받아 상기 셀 어레이 출력 데이터를 감지하고 증폭시키는 증폭부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 전력소비 제어회로.
  4. 다수의 메모리 셀들이 메트릭스 형태로 형성된 셀 어레이와, 자체적으로 비트 라인 프리차지 전압을 발생시키는 전압발생기와, 상기 전압발생기에서 제공되는 상기 셀 어레이에서 출력되는 비트 라인 프리차지 전압에 의해 상기 셀 어레이의 비트 라인을 감지하고 증폭시키는 증폭부를 구비한 반도체 메모리 장치에 있어서,
    상기 반도체 장치의 온도변화를 감지하는 단계와,
    상기 온도감지신호의 상태에 따라 상기 비트 라인 프리차지 전압을 가변시켜 상기 증폭부로 전달하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 장치에서 비트 라인 프리차지 전압 가변 방법.
  5. 다수의 메모리 셀들이 메트릭스 형태로 형성된 셀 어레이와, 자체적으로 비트 라인 프리차지 전압을 발생시키는 전압발생기와, 상기 전압발생기에서 제공되는 상기 셀 어레이에서 출력되는 비트 라인 프리차지 전압에 의해 상기 셀 어레이의 비트 라인을 감지하고 증폭시키는 증폭부를 구비한 반도체 메모리 장치에 있어서,
    미리 설정된 주기로 자체적으로 리플래쉬(refresh)신호를 출력시키는 단계와,
    상기 리플래쉬신호의 상태에 따라 상기 비트 라인 프리차지 전압을 가변시켜 상기 증폭부로 전달하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 장치에서 비트 라인 프리차지 전압 가변 방법.
  6. 다수의 메모리 셀들이 메트릭스 형태로 형성된 셀 어레이와, 자체적으로 비트 라인 프리차지 전압을 발생시키는 전압발생기와, 상기 전압발생기에서 제공되는 상기 셀 어레이에서 출력되는 비트 라인 프리차지 전압에 의해 상기 셀 어레이의 비트 라인을 감지하고 증폭시키는 증폭부를 구비한 반도체 메모리 장치에 있어서,
    상기 반도체 장치의 온도변화를 감지하는 단계와,
    미리 설정된 주기로 자체적으로 리플래쉬(refresh)신호를 출력시키는 단계와,
    상기 온도감지신호와 상기 리플래쉬신호를 모두 반영하여 상기 비트 라인 프리차지 전압을 가변시켜 상기 증폭부로 전달하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 장치에서 비트 라인 프리차지 전압 가변 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030045639A (ko) * 2001-12-03 2003-06-11 휴렛-팩커드 컴퍼니(델라웨어주법인) 메모리 장치 및 메모리 장치 내 기록 전류 발생 방법
KR100557971B1 (ko) * 1998-09-30 2006-05-16 주식회사 하이닉스반도체 디램의 리프레시 회로
KR100661668B1 (ko) * 1999-12-28 2006-12-26 주식회사 하이닉스반도체 온도감지부가 구비된 플래시 메모리의 감지증폭기
KR100784918B1 (ko) * 2006-10-13 2007-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생기
KR100865817B1 (ko) * 2007-02-14 2008-10-28 주식회사 하이닉스반도체 비트라인 선택 전압 발생부 및 이를 이용한 불휘발성메모리 장치의 독출 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10042383B4 (de) * 2000-08-29 2005-04-28 Infineon Technologies Ag Halbleiteranordnung mit optimiertem Refreshzyklus
DE602004018646D1 (de) * 2003-01-29 2009-02-05 St Microelectronics Sa Verfahren zum Auffrischen eines DRAM und dazugehörige DRAM-Vorrichtung, insbesondere in ein zellulares Mobiltelefon eingebaut
DE10317364B4 (de) * 2003-04-15 2005-04-21 Infineon Technologies Ag Integrierter dynamischer Speicher mit Steuerungsschaltung zur Steuerung eines Refresh-Betriebs von Speicherzellen
DE10323501B4 (de) * 2003-05-23 2005-03-10 Infineon Technologies Ag Schaltungsanordnung und Verfahren zur Einstellung einer Spannungsversorgung für einen Schreib-Lese-Verstärker eines integrierten Speichers
US7009904B2 (en) * 2003-11-19 2006-03-07 Infineon Technologies Ag Back-bias voltage generator with temperature control
US7266031B2 (en) * 2003-11-19 2007-09-04 Infineon Technologies Ag Internal voltage generator with temperature control
DE102004005667B4 (de) * 2004-02-05 2006-02-09 Infineon Technologies Ag Integrierter Halbleiterspeicher mit temperaturabhängiger Spannungserzeugung und Verfahren zum Betrieb
JP4550053B2 (ja) * 2004-06-22 2010-09-22 富士通セミコンダクター株式会社 半導体メモリ
KR100611505B1 (ko) 2004-12-17 2006-08-11 삼성전자주식회사 동적 온도 모니터링이 가능한 메모리 모듈 및 메모리모듈의 동작 방법
JP2006209525A (ja) * 2005-01-28 2006-08-10 Matsushita Electric Ind Co Ltd メモリシステム
KR100623618B1 (ko) * 2005-03-31 2006-09-14 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US20070070720A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Voltage generator for use in semiconductor device
KR20090116088A (ko) * 2008-05-06 2009-11-11 삼성전자주식회사 정보 유지 능력과 동작 특성이 향상된 커패시터리스 1ｔ반도체 메모리 소자
US7969808B2 (en) * 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
KR101308048B1 (ko) * 2007-10-10 2013-09-12 삼성전자주식회사 반도체 메모리 장치
KR20090075063A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이장치의 동작 방법
KR100908533B1 (ko) * 2008-05-26 2009-07-20 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
US8760951B2 (en) 2008-05-26 2014-06-24 SK Hynix Inc. Method of reading data in a non-volatile memory device
TWI381394B (zh) * 2008-06-09 2013-01-01 Promos Technologies Inc 動態隨機存取記憶體之資料感測方法
KR20100070158A (ko) * 2008-12-17 2010-06-25 삼성전자주식회사 커패시터가 없는 동작 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법
KR101442177B1 (ko) * 2008-12-18 2014-09-18 삼성전자주식회사 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들
US9959915B2 (en) * 2015-12-11 2018-05-01 Sandisk Technologies Llc Voltage generator to compensate for process corner and temperature variations
US10127988B2 (en) * 2016-08-26 2018-11-13 Micron Technology, Inc. Temperature compensation in memory sensing
KR102303763B1 (ko) * 2017-10-23 2021-09-16 삼성전자주식회사 반도체 메모리 장치
KR102552875B1 (ko) * 2018-12-03 2023-07-10 삼성전자주식회사 동적 반도체 메모리 장치 및 이를 구비하는 메모리 시스템

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4547867A (en) * 1980-10-01 1985-10-15 Intel Corporation Multiple bit dynamic random-access memory
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
US4816706A (en) * 1987-09-10 1989-03-28 International Business Machines Corporation Sense amplifier with improved bitline precharging for dynamic random access memory
US5375093A (en) * 1992-01-21 1994-12-20 Matsushita Electric Industrial Co., Ltd. Temperature detecting circuit and dynamic random access memory device
US5257232A (en) * 1992-03-05 1993-10-26 International Business Machines Corporation Sensing circuit for semiconductor memory with limited bitline voltage swing
US5339279A (en) * 1993-05-07 1994-08-16 Motorola, Inc. Block erasable flash EEPROM apparatus and method thereof
KR0129197B1 (ko) * 1994-04-21 1998-10-01 문정환 메모리셀어레이의 리플레쉬 제어회로
US5455801A (en) * 1994-07-15 1995-10-03 Micron Semiconductor, Inc. Circuit having a control array of memory cells and a current source and a method for generating a self-refresh timing signal

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557971B1 (ko) * 1998-09-30 2006-05-16 주식회사 하이닉스반도체 디램의 리프레시 회로
KR100661668B1 (ko) * 1999-12-28 2006-12-26 주식회사 하이닉스반도체 온도감지부가 구비된 플래시 메모리의 감지증폭기
KR20030045639A (ko) * 2001-12-03 2003-06-11 휴렛-팩커드 컴퍼니(델라웨어주법인) 메모리 장치 및 메모리 장치 내 기록 전류 발생 방법
KR100784918B1 (ko) * 2006-10-13 2007-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생기
KR100865817B1 (ko) * 2007-02-14 2008-10-28 주식회사 하이닉스반도체 비트라인 선택 전압 발생부 및 이를 이용한 불휘발성메모리 장치의 독출 방법

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