KR19990078286A - 최대 이론수량의 자동계산장치 및 최대 이론수량의 자동 계산을 컴퓨터에 실행시키기 위한 프로그램을 기억한 컴퓨터 판독 가능한 기록매체 - Google Patents

최대 이론수량의 자동계산장치 및 최대 이론수량의 자동 계산을 컴퓨터에 실행시키기 위한 프로그램을 기억한 컴퓨터 판독 가능한 기록매체 Download PDF

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Abstract

최대의 이론수량(理論收量)으로 최소 노광회수(露光回數)를 실현하는 최대 이론수량의 자동계산장치의 제공이 요망되고 있다.
웨이퍼(wafer)로부터 칩을 제작하는 데 있어서, 이 웨이퍼로부터 최대 수의 칩을 얻을 수 있는 칩 배치를 구하고, 칩의 최대 이론수량을 자동 계산하는 동시에, 이 칩의 제작을 최소의 노광회수로 실현할 수 있는 노광장치의 제원(諸元)을 자동 계산하는 장치이다. 초기 데이터부(1)와, 가상(假想)칩 배치계산부(2)와, 가상칩 배치기억부(3)와, 최대 이론수량 배치결정부(4)와, 가상 노광 배치기억부(6)와, 최소 노광 배치결정부(7)와, 결정 배치 표시부(8)를 구비하고 있다.

Description

최대 이론수량의 자동계산장치 및 최대 이론수량의 자동 계산을 컴퓨터에 실행시키기 위한 프로그램을 기억한 컴퓨터 판독 가능한 기록매체{AUTOMATIC MAXIMUM THEORETICAL YIELD CALCULATING APPARATUS AND COMPUTER-READABLE RECORDING MEDIUM STORING PROGRAMS FOR AUTOMATIC MAXIMUM THEORETICAL YIELD CALCULATION WITH A COMPUTER}
본 발명은 웨이퍼로부터 칩을 제작하는 데 있어서, 이 웨이퍼로부터 최대의 칩을 얻을 수 있는 칩 배치를 구해, 칩의 최대 이론수량을 자동 계산하는 동시에, 이 칩의 제작을 최소의 노광회수로 실현할 수 있는 노광장치의 제원을 자동 계산하는 최대 이론수량의 자동계산장치와, 이 최대 이론수량의 자동 계산을 컴퓨터에 실행시키기 위한 프로그램을 기억한 컴퓨터 판독 가능한 기록매체에 관한 것이다.
반도체장치의 제조에 있어서는, 1장의 웨이퍼로부터 뽑아내는 이론적인 칩의 수를 최대로 하기 위해, 웨이퍼 상의 칩을 그 수가 최대로 뽑아지는 배치로 설계하고, 그 설계 하에서 제조하여 이른바 최대 이론수량이 얻어지도록 하는 것이, 제품의 코스트 삭감에 대하여 매우 유효하다. 이것은, 통상 웨이퍼 코스트는 1라인의 동일 제조방법에서는 그다지 큰 차는 없으므로, 1웨이퍼당 칩수, 즉 수량(收量)을 많게 하는 것이 1칩 즉 1제품당 제조단가를 낮출 수 있기 때문이다.
예를 들면, 웨이퍼의 제조 가능한 유효영역(유효범위)에, 도 27 (A)에 나타낸 바와 같이 이론수량을 58로 하여 칩을 배치하는 것과, 도 27 (B)에 나타낸 바와 같이 이론수량을 61로 하여 칩을 배치하는 것에서는, 당연히 도 27 (B)에 나타낸 배치로 하는 쪽이 제품 코스트 상 유리한 것은 명백하다.
이와 같은 최대 이론수량을 얻기 위한 하나의 수법으로서는, 예를 들면 일본국 특개소 63(1988)-250811호 공보 「반도체 웨이퍼」에 개시되어 있다.
그러나, 이 일본국 특개소 63(1988)-250811호 공보에 있어서는, 칩의 수가 최대, 즉 최대 이론수로 되도록 하기 위한, 웨이퍼 상에의 칩 배치 결정의 계산예는 개시되어 있지만, 이 계산 결과를 실제의 웨이퍼 제조에 적용하는 것은 곤란하다.
왜냐 하면, 실제의 웨이퍼 제조에 있어서는 칩의 배치를 결정하고 있는 것은 스테퍼(stepper) 등의 반도체 노광장치이고, 상기 최대 이론수, 즉 최대 이론수량이 얻어지는 칩 배치에서의, 반도체 노광장치에 의한 노광장치를 결정하는 제원을 자동적으로 제시할 수 없는 한, 최대 이론수량의 배치는 실현할 수 없기 때문이다.
즉, 웨이퍼 제조에 있어서 노광처리는 통상 복수의 칩을 1장의 마스크 패턴으로 통합하고, 이 상태에서 반도체 노광장치로 불려지는 배선 패턴의 인화장치에 의해, 웨이퍼 상에 노광된다. 이 때, 반도체 제조라인에서는 단시간당의 생산 수량을 올릴 필요가 있고, 이를 위해서는 동일 이론수량 배치이면, 어떻게 노광회수를 적게 배치하는가도 생산성 개선 상의 중요한 요소로 되어 있다.
예를 들면, 도 28 (A), (B)에 나타낸 바와 같이 모두 이론수량이 61인 경우에는, 노광회수가 21인 도 28 (A)의 배치와 비교하여, 노광회수가 19인 도 28 (B)의 배치 쪽이, 제품 코스트 상 명백하게 유리하게 되는 것이다.
그러나, 최대의 이론수량에도 불구하고 그 때에 최소 노광회수를 실현하는 방법은 현재 알려져 있지 않다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 것은 최대의 이론수량으로 최소 노광회수를 실현하는 최대 이론수량의 자동계산장치, 및 최대 이론수량의 자동 계산을 컴퓨터에 실행시키기 위한 프로그램을 기억한 컴퓨터 판독 가능한 기록매체를 제공하는 것에 있다.
도 1은 본 발명의 최대 이론수량(理論收量)의 자동계산장치의 일 실시형태예를 나타낸 블록도인 동시에, 이 자동계산장치에 의한 처리 플로를 설명하기 위한 도면.
도 2는 웨이퍼(wafer) 형상 제원(諸元)의 예를 설명하기 위한 도면.
도 3은 칩 에리어 제원의 예를 설명하기 위한 도면.
도 4는 제원 입력 GUI 폼의 일예를 나타낸 도면.
도 5는 웨이퍼 중심과 이것을 포함하는 칩과의 관계를 나타낸 도면.
도 6은 칩 내의 격자형(格子形)의 점에 웨이퍼의 중심점을 위치시키고 있는 상태를 나타낸 도면.
도 7은 수량계산방법의 일예를 설명하기 위한 도면.
도 8은 에리어 (1)의 수량계산예를 설명하기 위한 도면.
도 9는 에리어 (1)에 있어서의 X방향의 수량계산예를 설명하기 위한 도면.
도 10은 에리어 (1)에 있어서의 Y방향의 수량계산예를 설명하기 위한 도면.
도 11은 수량계산방법의 다른 예를 설명하기 위한 도면.
도 12는 중심 좌표와 칩 4코너와의 거리를 설명하기 위한 도면.
도 13은 수량 계산의 플로차트도.
도 14는 가상칩 배치기억부의 기억 이미지를 나타낸 도면.
도 15는 최대 이론수량 배치결정부의 입력 인터페이스(interface) 이미지를 나타낸 도면.
도 16은 가상노광(露光) 배치 계산부에 있어서의 기준 배치의 개념도이고, (A)는 최대 이론수량 칩 배치의 일예를 나타낸 도면, (B)는 오리엔테이션 플랫(orientation flat)을 기준으로 하여 노광배치조건의 일예를 나타낸 도면.
도 17은 가상노광 배치계산부에 있어서의 복수의 노광 배치예를 나타낸 도면.
도 18은 가상노광 배치계산부에 있어서의 복수 노광 배치의 노광회수 계산 플로차트도이고, 노광회수 계산 초기화를 설명하기 위한 도면.
도 19는 가상노광 배치계산부에 있어서의 복수 노광 배치의 노광회수 계산 플로차트이고, 노광 내의 유효 칩 유무의 판정과 유효 칩을 포함하는 노광 수의 카운터를 행하는 처리를 설명하기 위한 도면.
도 20은 가상노광 배치계산부에 있어서의 복수 노광 배치의 노광회수 계산 플로차트이고, 노광 에리어의 시프트(shift)와 유효 칩을 최소한 1개 이상 포함하는 노광회수의 계산·기억을 행하기 위한 처리를 설명하기 위한 도면.
도 21은 도 18, 도 19, 도 20에 나타낸 플로차트에서의 계산에 사용하는 각 기호(제원)를 설명하기 위한 도면.
도 22는 최소 노광 배치결정부의 입력 인테페이스 이미지를 나타낸 도면.
도 23 (A), (B), (C)는 일반적인 노광장치에 필요한 제원을 설명하기 위한 도면.
도 24는 노광 배열에 있어서의 X, Y 최대치를 구하는 방법을 설명하기 위한 도면.
도 25는 노광 오프셋(offset)을 구하는 방법의 플로차트도.
도 26은 최대 이론수량/ 최소 노광회수 배치 계산 결과의 출력예를 나타낸 도면.
도 27 (A), (B)는 이론수량을 구체적으로 나타낸 도면.
도 28 (A), (B)는 이론수량과 노광회수를 구체적으로 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 초기 데이터부, 1a: 웨이퍼형상 제원 기억기능, 1b: 웨이퍼 유효영역 제원 입력/기억기능, 1c: 칩/노광 사이즈 입력/기억기능, 2: 가상칩 배치계산부, 2a: 칩 배치 계산기능, 2b: 이론수량 계산기능, 3: 가상칩 배치기억부, 4: 최대 이론수량 배치결정부, 4a: 최대 이론수량조건 검색기능, 4b: 최대 이론수량조건 선택기능, 5: 가상노광 배치계산부, 5a: 노광 배치 계산기능, 5b: 노광회수 계산기능, 6: 가상노광 배치기억부, 7: 최소 노광 배치결정부, 7a; 최소 노광 회수조건 검색기능, 7b; 최소 노광 회수조건 선택기능, 8: 결정 배치 표시부, 8a: 결정 배치도 표시기능, 8b: 노광장치 제원 표시기능.
본 발명의 최대 이론수량의 자동계산장치에서는, 웨이퍼 형상 제원 기억기능과, 웨이퍼 유효영역 제원 입력/기억기능과, 칩 사이즈 제원 입력/기억기능과, 노광 사이즈 제원 입력/기억기능을 가지고 이루어지는 초기 데이터부와,
칩 배치 계산기능과, 이론수량 계산기능을 가지고 이루어지는 가상칩 배치계산부와,
가상칩 배치기억부와,
최대 이론수량조건 검색기능과, 최대 이론수량조건 선택기능을 가지고 이루어지는 최대 이론수량 배치결정부와,
노광 배치 계산기능과, 노광회수 계산기능을 가지고 이루어지는 가상노광 배치계산부와
가상노광 배치기억부와,
최소 노광 회수조건 검색기능과, 최소 노광 회수조건 선택기능을 가지고 이루어지는 최소 노광 배치결정부와,
결정 배치도 표시기능과, 노광장치 제원 표시기능을 가지고 이루어지는 결정 배치 표시부를 구비하여 이루어지는 것을 상기 과제의 해결수단으로 했다.
이 최대 이론수량의 자동계산장치에 있어서는, 먼저 초기 데이터부에 있어서, 그 웨이퍼 형상 제원 기억기능에 의해 복수 종류 크기의 웨이퍼 형상을 결정하는 제원을 기억하고, 웨이퍼 유효영역 제원 입력/기억기능에 의해 웨이퍼 상에 있어서 칩의 제조 가능한 범위를 결정하는 유효영역의 형상을 결정하는 제원이 입력되면 이 입력된 제원을 기억하고, 칩 사이즈 제원 입력/기억기능에 의해 배치하는 칩의 크기를 결정하는 제원이 입력되면 이 입력된 제원을 기억하고, 노광 사이즈 제원 입력/기억기능에 의해 1노광범위의 크기와 이 범위에 들어가는 칩 수를 결정하는 제원이 입력되면 이 입력된 제원을 기억한다.
다음에, 가상칩 배치계산부에 있어서, 그 칩 배치 계산기능에 의해 상기 초기 데이터부에 기억된 웨이퍼의 형상을 결정하는 제원, 즉 유효영역의 형상을 결정하는 제원으로부터 얻어지는 웨이퍼 형상 및 유효영역의 형상에 따라, 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 의한 칩 배치를 조건으로, 상기 유효영역 내의 가상적인 칩 배치 결정을 위한 계산을 행하고, 이론수량 계산기능에 의해 상기 칩 배치 계산기능에 의해 얻어진 칩 배치에 있어서 유효영역 내에 배치된 이론수량으로 되는 칩 수를 계산한다.
이어서, 가상칩 배치기억부에 있어서, 상기 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 의한 칩 배치조건, 및 이 조건에 따라 상기 이론수량 계산기능으로 얻어진 이론수량을 기억한다.
이어서, 최대 이론수량 배치결정부에 있어서, 그 최대 이론수량조건 검색기능에 의해 상기 가상칩 배치계산부에서 구해지고 가상칩 배치기억부에 기억된 이론수량 중에서, 최대 이론수량으로 되는 배치조건을 검색하여 이것을 기억하고, 최대 이론수량조건 선택기능에 의해 검색되어 기억된 최대 이론수량으로 되는 배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택한다.
이어서, 가상노광 배치계산부에 있어서, 노광 배치 계산기능에 의해 상기 최대 이론수량 배치결정부에 있어서의 최대 이론수량조건 선택기능으로 선택된 최대 이론수량으로 되는 배치조건 하에서, 반도체 노광장치에 의해 이 웨이퍼를 가상적으로 노광한 경우의, 노광배치조건을 계산하고, 노광회수 계산기능에 의해 얻어진 노광배치조건에 대하여 그 노광회수를 계산한다.
이어서, 가상노광 배치기억부에 있어서, 상기 노광 배치 계산기능에 의해 얻어진 노광배치조건, 및 이 조건에 대하여 상기 노광회수 계산기능으로 얻어진 노광회수를 기억한다.
이어서, 최소 노광 배치결정부에 있어서, 그 최소 노광 회수조건 검색기능에 의해 상기 가상노광 배치계산부에서 구해지고 가상노광 배치기억부에서 기억된 노광배치조건 중에서, 최소의 노광회수로 되는 조건을 검색하여 이것을 기억하고, 최소 노광 회수조건 선택기능에 의해 검색되어 기억된 최소 노광회수로 되는 노광배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택한다.
그 후, 결정 배치 표시부에 있어서, 그 결정 배치도 표시기능에 의해 상기 최대 이론수량 배치결정부, 최소 노광 배치결정부에서 선택되어 결정된 최대 이론수량으로 되는 칩의 배치와 최소 노광회수로 되는 노광 배치를 포개어 맞춘 배치도를 결정하여 그것을 표시하고, 노광장치 제원 표시기능에 의해 결정된 칩의 배치를 실제의 노광장치로 재현하기 위해 필요한 제원 데이터를 표시한다.
따라서, 이와 같은 동작에 기인함으로써 이 최대 이론수량의 자동계산장치에서는, 웨이퍼로부터 칩을 제작하는 데 있어서, 이 웨이퍼로부터 최대 수의 칩을 얻을 수 있는 칩 배치를 구해, 칩의 최대 이론수량을 자동 계산하는 동시에, 이 칩의 제작을 최소의 노광회수로 실현할 수 있는 노광장치의 제원을 자동 계산하는 것이 가능하게 된다.
또, 본 발명의 최대 이론수량의 자동 계산을 컴퓨터로 실행시키기 위한 프로그램을 기억한 컴퓨터 판독 가능한 기록매체에서는, 웨이퍼 형상 제원 기억처리와, 웨이퍼 유효영역 제원 입력/기억처리와 칩 사이즈 제원 입력/기억처리와 노광 사이즈 제원 입력/기억처리로 이루어지는 초기 데이터 처리부와,
칩 배치 계산처리와, 이론수량 계산처리로 이루어지는 가상칩 배치 계산처리부와,
가상칩 배치 기억처리부와,
최대 이론수량조건 검색처리와, 최대 이론수량조건 선택처리로 이루어지는 최대 이론수량 배치결정 처리부와,
노광 배치계산처리와, 노광회수 계산처리로 이루어지는 가상노광 배치 계산처리부와
가상노광 배치 기억처리부와,
최소 노광 회수조건 검색처리와, 최소 노광 회수조건 선택처리로 이루어지는 최소 노광 배치결정 처리부와,
결정 배치도 표시처리와, 노광장치 제원 표시처리로 이루어지는 결정 배치표시처리부를 구비하여 이루어지는 것을 상기 과제의 해결수단으로 했다.
이 기록매체에 있어서는, 먼저 초기 데이터 처리부에 있어서, 그 웨이퍼 형상 제원 기억처리에 의해 복수 종류 크기의 웨이퍼 형상을 결정하는 제원을 기억하고, 웨이퍼 유효영역 제원 입력/기억기능에 의해 웨이퍼 상에 있어서 칩의 제조 가능한 범위를 결정하는 유효영역의 형상을 결정하는 제원이 입력되면 이 입력된 제원을 기억하고, 칩 사이즈 제원 입력/기억처리에 의해 배치하는 칩의 크기를 결정하는 제원이 입력되면 이 입력된 제원을 기억하고, 노광 사이즈 제원 입력/기억처리에 의해 1노광범위의 크기와 이 범위에 들어가는 칩 수를 결정하는 제원이 입력되면 이 입력된 제원을 기억한다.
다음에, 가상칩 배치 계산처리부에 있어서, 그 칩 배치 계산처리에 의해 상기 초기 데이터부에 기억된 웨이퍼의 형상을 결정하는 제원, 및 유효영역의 형상을 결정하는 제원으로부터 얻어지는 웨이퍼 형상 및 유효영역의 형상에 따라, 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 의한 칩 배치를 조건으로, 상기 유효영역 내의 가상적인 칩 배치 결정을 위한 계산을 행하고, 이론수량 계산처리에 의해 상기 칩 배치 계산처리에 의해 얻어진 칩 배치에 있어서 유효영역 내에 배치된 이론수량으로 되는 칩 수를 계산한다.
이어서, 가상칩 배치 기억처리부에 있어서, 상기 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 의한 칩 배치조건, 및 이 조건에 따라 상기 이론수량 계산처리로 얻어진 이론수량을 기억한다.
이어서, 최대 이론수량 배치결정 처리부에 있어서, 그 최대 이론수량조건 검색처리에 의해 상기 가상칩 배치 계산처리부에서 구해지고 가상칩 배치 기억처리부에 기억된 이론수량 중에서, 최대 이론수량으로 되는 배치조건을 검색하여 이것을 기억하고, 최대 이론수량조건 선택처리에 의해 검색되어 기억된 최대 이론수량으로 되는 배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택한다.
이어서, 가상노광 배치 계산처리부에 있어서, 노광 배치 계산처리에 의해 상기 최대 이론수량 배치결정 처리부에 있어서의 최대 이론수량조건 선택처리로 선택된 최대 이론수량으로 되는 배치조건 하에, 반도체 노광장치에 의해 이 웨이퍼를 가상적으로 노광한 경우의, 노광배치조건을 계산하고, 노광회수 계산처리에 의해 얻어진 노광배치조건에 대하여 그 노광회수를 계산한다.
이어서, 가상노광 배치 기억처리부에 있어서, 상기 노광 배치계산처리에 의해 얻어진 노광배치조건, 및 이 조건에 대하여 상기 노광회수 계산처리로 얻어진 노광회수를 기억한다.
이어서, 최소 노광 배치결정 처리부에 있어서, 그 최소 노광 회수조건 검색처리에 의해 상기 가상노광 배치 계산처리부에서 구해지고 가상노광 배치 기억처리부에서 기억된 노광배치조건 중에서, 최소의 노광회수로 되는 조건을 검색하여 이것을 기억하고, 최소 노광 회수조건 선택처리에 의해 검색되어 기억된 최소 노광회수로 되는 노광배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택한다.
그 후, 결정 배치표시처리부에 있어서, 그 결정 배치도 표시처리에 의해 상기 최대 이론수량 배치결정 처리부, 최소 노광 배치결정 처리부에서 선택되어 결정된 최대 이론수량으로 되는 칩의 배치와 최소 노광회수로 되는 노광 배치를 포개어 맞춘 배치도를 결정하여 그것을 표시하고, 노광장치 제원 표시처리에 의해 결정된 칩의 배치를 실제의 노광장치로 재현하기 위해 필요한 제원 데이터를 표시한다.
따라서, 이와 같은 동작에 기인함으로써 이 기억매체에서는, 웨이퍼로부터 칩을 제작하는 데 있어서, 이 웨이퍼로부터 최대 수의 칩을 얻을 수 있는 칩 배치를 구해, 칩의 최대 이론수량을 자동 계산하는 동시에, 이 칩의 제작을 최소의 노광회수로 실현할 수 있는 노광장치의 제원을 자동 계산하는 것이 가능하게 된다.
다음에, 본 발명을 상세히 설명한다.
도 1은 본 발명의 최대 이론수량의 자동계산장치의 일 실시형태예를 나타낸 도면이고, 이 자동계산장치는 최대 이론수량 배치를 최소 노광회수로 실현할 수 있는 노광조건 설정의 제원과, 그 배치도를 출력 표시하도록 한 것이다.
즉, 이 자동계산장치는 웨이퍼로부터 칩을 제작하는 데 있어서, 이 웨이퍼로부터 최대 수의 칩을 얻을 수 있는 칩 배치를 구해, 칩의 최대 이론수량을 자동 계산하는 동시에, 이 칩의 제작을 최소의 노광회수로 실현할 수 있는 노광장치의 제원을 자동 계산하는 장치로서, 초기 데이터부(1)와, 가상칩 배치계산부(2)와, 가상칩 배치기억부(3)와, 최대 이론수량 배치결정부(4)와, 가상노광 배치계산부(5)와, 가상노광 배치기억부(6)와, 최소 노광 배치결정부(7)와, 결정 배치 표시부(8)를 구비하여 이루어지는 것이다. 그리고, 도 1 이하의 도면 중에서「웨이퍼」라고 하는 것은, 명세서 중의 「웨이퍼」와 동의어이다.
초기 데이터부(1)는 복수 종류 크기의 형상을 결정하는 제원을 기억하는 웨이퍼 형상 제원 기억기능(1a)과, 웨이퍼 상에 있어서 칩의 제조 가능한 범위를 결정하는 유효영역의 형상을 결정하는 제원이 입력되면 입력된 제원을 기억하는 웨이퍼 유효영역 제원 입력/기억기능(1b)과, 배치하는 칩의 크기를 결정하는 제원이 입력되면, 이 입력된 제원을 기억하는 칩 사이즈 제원 입력/기억기능, 및 1노광범위의 크기와 이 범위에 들어가는 칩 수를 결정하는 제원이 입력되면 이 입력된 제원을 기억하는 노광 사이즈 제원 입력/기억기능으로 이루어지는 칩/노광 사이즈 입력/ 기억기능(1c)에 의해 구성된 것이다.
가상칩 배치계산부(2)는 상기 초기 데이터부에 기억된 웨이퍼의 형상을 결정하는 제원, 및 유효영역의 형상을 결정하는 제원으로부터 얻어지는 웨이퍼 형상 및 유효영역의 형상에 따라, 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 의한 칩 배치를 조건으로, 상기 유효영역 내의 가상적인 칩 배치 결정을 위한 계산을 행하는 칩 배치 계산기능(2a)과, 이 칩 배치 계산기능(2a)에 의해 얻어진 칩 배치에 있어서 유효영역 내에 배치된 이론수량으로 되는 칩 수를 계산하는 이론수량 계산기능(2b)에 의해 구성된 것이다.
가상칩 배치기억부(3)는 상기 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 의한 칩 배치조건, 및 이 조건에 따라 상기 이론수량 계산기능(2b)으로 얻어진 이론수량을 기억하도록 구성된 것이다.
최대 이론수량 배치결정부(4)는 상기 가상칩 배치계산부에서 구해지고 가상칩 배치기억부에 기억된 이론수량 중에서, 최대 이론수량으로 되는 배치조건을 검색하고 이것을 기억하는 최대 이론수량조건 검색기능(4a)과 검색되어 기억된 최대 이론수량으로 되는 배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택하는 최대 이론수량조건 선택기능(4b)에 의해 구성된 것이다.
가상노광 배치계산부(5)는 상기 최대 이론수량 배치결정부(4)에 있어서의 최대 이론수량조건 선택기능(4b)으로 선택된 최대 이론수량으로 되는 배치조건 하에서, 반도체 노광장치에 의해 이 웨이퍼를 가상적으로 노광한 경우의, 노광배치조건을 계산하는 노광 배치 계산기능(5b)과, 얻어진 노광배치조건에 대하여 그 노광회수를 계산하는 노광회수 계산기능(5b)에 의해 구성된 것이다.
가상노광 배치기억부(6)는 상기 노광 배치 계산기능(5a)에 의해 얻어진 노광배치조건, 및 이 조건에 대하여 상기 노광회수 계산기능(5b)으로 얻어진 노광회수를 기억하도록 구성된 것이다.
최소 노광 배치결정부(7)는 상기 가상노광 배치계산부(5)에서 구해지고 가상노광 배치기억부(6)에서 기억된 노광배치조건 중에서, 최소의 노광회수로 되는 조건을 검색하여 이것을 기억하는 최소 노광 회수조건 검색기능(7a)과, 검색되어 기억된 최소 노광회수로 되는 노광배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택하는 최소 노광 회수조건 선택기능에 의해 구성된 것이다.
결정 배치 표시부(8)는 상기 최대 이론수량 배치결정부(4), 최소 노광 배치결정부(7)에서 선택되어 결정된 최대 이론수량으로 되는 칩의 배치와 최소 노광회수로 되는 노광 배치를 포개어 맞춘 배치도를 결정하여, 그것을 표시하는 결정 배치도 표시기능(8a)과, 결정된 칩의 배치를 실제의 노광장치로 재현하기 위해 필요한 제원 데이터를 표시하는 노광장치 제원 표시기능(8b)에 의해 구성된 것잉다.
다음에, 이와 같은 구성으로 이루어지는 자동계산장치에 의해 , 웨이퍼 상의 최대 이론수량을 구하고, 또한 그것을 최소의 노광회수로 배치한 배치도와, 배치 재현에 필요한 노광장치의 제원을 출력 표시하는 동작을 오리엔테이션 플랫을 가지 는 웨이퍼에 칩을 배치하는 경우를 예로 하여 설명한다.
먼저, 초기 데이터(1)에 의해, 일련의 처리로 이루어지는 초기 데이터 처리부의 한 처리로서, 웨이퍼 형상 제원 기억기능(1a)에 의해, 복수 종류 크기의 웨이퍼 형상을 결정하는 제원을 프로그램 내에 입력하여 이것을 기억시킨다.
웨이퍼 형상 제원으로서 구체적으로는, 도 2에 나타낸 웨이퍼 W에 있어서, 다음의 항목에 대하여 그 데이터가 기억된다.
·R: 웨이퍼 반경
·L: 중심으로부터 오리엔테이션 플랫까지의 거리(노치 타입의 경우에는 불필요)
·θ: 오리엔테이션 플랫과 원주(圓周)의 2개의 교점(交點)과 중심으로 이루는 각도(노치 타입의 경우에는 불필요)
·사이즈 네임(name): 8인치, 6인치 등
또, 이것과는 따로 웨이퍼 유효영역 제원 입력/기억기능(1b)에 의해, 웨이퍼 상에서 칩(반도체 제품)을 제조 가능한 범위를 결정하는 유효영역(유효범위)의 형상을 결정하는 제원을 입력하고, 또한 이 입력한 제원을 기억한다.
웨이퍼 유효영역 형상을 결정하는 제원으로서 구체적으로는, 도 2에 나타낸 웨이퍼 W에 있어서, 다음의 항목에 대하여 그 데이터가 기억된다.
·S: 웨이퍼 주변의 무효영역의 폭
·T: 오리엔테이션 플랫측의 무효영역의 폭(노치 타입의 경우에는 불필요)
·θ': 무효영역의 원주와, 오리엔테이션 플랫에 평행하는 오리엔테이션 플랫측의 무효영역 경계선과의 교점과 중심을 이루는 각도
계속하여, 칩/노광 사이즈 입력/기억기능(1c)에 의해, 배치할 칩의 크기(칩 에리어의 크기)를 결정하는 제원을 입력하고, 또한 이 입력한 제원을 기억하는 동시에, 1노광범위의 크기와 이 범위에 들어가는 칩 수를 결정하는 제원을 입력하고, 또한 이 입력한 제원을 기억한다.
칩 에리어(칩 사이즈)의 제원으로서 구체적으로는, 도 3에 나타낸 웨이퍼 W 및 그 부분확대도에 있어서, 다음의 항목에 대하여 그 데이터가 기억된다.
·Cx, Cy: X, Y방향 각각의 칩 사이즈
또, 노광 에리어(노광 사이즈)의 제원으로서 구체적으로는, 도 3에 있어서 다음의 항목에 대하여 그 데이터가 기억된다.
·Sx, Sy: X, Y방향 각각의 노광 사이즈
·Sm, Sn: 노광 에리어 내의 X, Y방향 각각의 칩 수
그리고, 이와 같이 하여 입력한 각 제원은, 도 4에 나타낸 바와 같은 GUI 폼에 통합되어 기억된다.
다음에, 가상칩 배치계산부(2)에 의해, 일련의 처리로 이루어지는 가상칩 배치 계산처리부의 한 처리로서, 칩 배치 계산기능(2a)에 의해 상기 초기 데이터부(1)에 기억된 웨이퍼의 형상을 결정하는 제원, 및 유효영역의 형상을 결정하는 제원으로부터 얻어지는 웨이퍼 형상 및 유효영역의 형상에 따라, 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 의한 칩 배치를 조건으로, 즉 이 상대적 위치를 기준으로, 상기 유효영역 내의 가상적인 칩 배치 결정을 위한 계산을 행한다.
계속해서, 이론수량 계산기능(2b)에 의해, 칩 배치 계산기능(2a)에 의해 얻어진 칩 배치에 있어서 유효영역 내에 배치된 이론수량으로 되는 칩 수를 계산한다.
이 계산을 구체적으로 설명하면, 도 5에 나타낸 바와 같이, 웨이퍼 중심과, 웨이퍼 중심을 포함하는 위치에 있는 칩의 관계를 α, β(0≤α＜Cx, 0≤β＜Cy)라고 하는 2개의 변수로 표시한다.
d를 임의의 실수(實數)(△s＜d＜Cx, △s＜d＜Cy; △s는 노광장치의 위치 정밀도)로 하고, α=d×n, β=d×m(0≤m＜M, 0≤n＜N, m, n은 정수(整數), M, N은 Cx, Cy를 d로 나눈 각각의 상(商))으로 한다.
그리고, d를 충분히 작게 하면, 도 6에 나타낸 바와 같은 M×N의 격자 상의 점에 웨이퍼 중심이 오고 있는 상태를 표시할 수 있다.
일반적으로, 웨이퍼 중심과 이 중심을 포함하는 칩의 상대위치가 결정되면, 웨이퍼와 칩 배열의 위치는 일의적(一意的)으로 결정된다. 즉, 격자점 1개에 대하여 하나의 이론수량이 대응함으로써, 칩 배치 계산기능(2a)에서는 이 점 1개씩을 칩 배치조건으로서 대응하는 이론수량을 계산한다.
임의의 d에 대하여 생기는 웨이퍼 중심의 중심을 포함하는 칩 위치의 관계를 표시하는 격자점마다의 이론수량의 계산은 여러가지로 고려되지만, 여기에서는 다음의 2개를 예로 하여 든다.
「계산예 1」(일본국 특개평 63(1988)-250811호 공보 「반도체 웨이퍼」에 따른 계산예)
도 7에 나타낸 바와 같이, 웨이퍼 유효영역을 웨이퍼 중심을 포함하는 칩 중심으로 9의 영역으로 분할하여, 각 에리어마다의 칩 수를 계산하고, 그것을 토털하여 이론수량을 계산한다.
일예로서, 에리어 (1)의 유효 칩 수를 계산한다.
① 도 8은 에리어 (1)을 잘라낸 것으로 1×1∼1×3을 각각 칩 사이즈 Cx로 나누어 얻어진 상을 합계하여, 에리어 (1)의 칩 수(n1)를 얻는다.
② ①을 일반화하면,
[A]는 A를 초과하지 않는 최대의 정수
k=1,2,3…μ
③ 또, 1×k는 다음과 같이 계산할 수 있다. 도 9에 1×1의 경우를 나타냈다.
일반적으로는, μ까지 계산한다
④ 따라서, 상기식 (1)은 다음과 같이 된다.
⑤ 한편, ∑의 μ는 도 10의 Ly를 칩 사이즈 Cy로 나눈 상이므로,
로 되고, Ly는 도 9로부터
이므로, μ는 다음과 같이 된다.
⑥ 이상에 나타낸 바와 같이, 에리어 (1)에 포함되는 칩 수를 구하기 위해서는, 이미 알고 있는 「m, n, d, R, S, Cx, Cy」의 각 제원으로부터 구해진다.
⑦ 다른 에리어에 대해서도 동일한 방법으로 칩 수를 얻는다.
⑧ 전 에리어의 각 칩 수를 합계하여, 유효영역 내의 수량을 얻는다.
「계산예 2」
도 11에 나타낸 바와 같이, 웨이퍼 중심을 포함하는 칩의 위치가 결정되면, 그 칩을 기준으로 하여 웨이퍼 내에 일의적으로 다른 칩을 깔 수 있다. 따라서, 각각의 4코너의 좌표도 일의적으로 결정된다. 그리고, 칩이 유효영역 내인가 여부는, 도 12에 나타낸 바와 같이 이 4코너가 모두 유효영역 내인가 여부를 조사(계산)함으로써 판정할 수 있다.
일의적으로 깔린 모든 칩에 대하여 각각 유효영역 내인가 여부를 판정하고, 영역 내의 칩으로 판정된 것을 카운트하면 유효영역 내의 수량을 얻을 수 있다. 이 수량 계산의 플로차트를 도 13에 나타냈다.
이어서, 가상칩 배치기억부(3)에 의해, 상기 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 의한 칩 배치조건, 및 이 조건에 따라 상기 이론수량 계산기능(2b)으로 얻어진 이론수량을 기억한다. 이 기억방법으로서는 웨이퍼 중심을 표시하는 각 격자점마다 가상칩 배치계산부(2)에서 계산된 이론수량을 기억하도록 한다. 구체적으로는, 기억부 내의 기억 이미지를 도 14에 나타내도록 한다.
이어서, 최대 이론수량 배치결정부(4)에 의해, 일련의 처리로 이루어지는 최대 이론수량 배치결정 처리부의 한 처리로서, 그 최대 이론수량조건 검색기능(4a)에 의해 상기 가상칩 배치계산부에서 구해지고 가상칩 배치기억부에 기억된 이론수량 중에서, 최대 이론수량으로 되는 배치조건, 즉 최대 이론수량으로 될 때의 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치 데이터를 검색하여 이것을 기억한다.
계속해서, 최대 이론수량조건 선택기능(4b)에 의해, 검색되어 기억된 최대 이론수량으로 되는 배치조건이 복수 있는 경우에, 그 중에서 임의의 것을 선택한다. 구체적으로는, 기억된 복수의 최대 이론수량의 배치를 표시장치 상에 표시하고, 그 중에서 임의의 배치를 하나 선택하여 입력한다. 이 입력 인터페이스의 이미지를 도 15에 나타냈다.
이어서, 가상노광 배치계산부(5)에 의해 일련의 처리로 이루어지는 가상노광 배치 계산처리부의 한 처리로서, 그 노광 배치 계산기능(5a)에 의해 상기 최대 이론수량 배치결정부(4)에 있어서의 최대 이론수량조건 선택기능(4b)으로 선택된 최대 이론수량으로 되는 배치조건 하에서, 반도체 노광장치에 의해 이 웨이퍼를 가상적으로 노광한 경우의 노광배치조건을 계산한다.
구체적으로는, 먼저 최대 이론수량으로 되는 칩 배치도를 실현하는 모든 노광 배치를 구해, 그 노광회수를 계산한다. 이것은, 예를 들면 도 16 (A)에 나타낸 바와 같은 상기 최대 이론수량 배치결정부(4)에서 결정한 최대 이론수량의 칩 배치에 대하여, 도 16 (B)에 나타낸 바와 같이 오리엔테이션 플랫을 기준으로 하고, 도 16 (A)에 나타낸 배치에 있는 칩을 모두 커버하도록 초기 데이터부(1)에서 정의한 1노광 에리어 내의 칩 배치로 노광배치조건을 하나 결정한다. 그리고, 이 예에서는 웨이퍼에 대하여 제일 좌측 칩의 좌변과 제일 좌측 노광 에리어의 좌변이 최저 하나 이상 일치되도록(동일 선 상으로 되도록) 하여 배치되어 있다.
이와 같이 하여 결정된 노광배치조건을 기준으로, 도 17에 나타낸 바와 같이 노광 배치를 오리엔테이션 플랫에 따라 좌측으로 1칩만큼씩 움직여 가, 전 칩을 커버하도록 새로운 노광 배치를 차례로 결정해 간다.
그리고, 각 노광배치조건마다 노광회수, 즉 노광 에리어의 회수를 노광회수 계산기능(5b)에 의해 계산한다. 이 노광회수 계산의 플로차트를 도 18, 도 19, 도 20에 나타냈다.
그리고, 도 18, 도 19, 도 20에 나타낸 플로차트에서의 계산에 사용하는 각 기호(제원)는 도 21에서 주어진, 즉 입력되고 또는 계산된 것으로 한다.
이어서, 가상노광 배치기억부(6)에 의해, 상기 노광 배치 계산기능(5a)에 의해 얻어진 노광배치조건, 및 이 조건에 대하여 상기 노광회수 계산기능(5b)으로 얻어진 노광회수를 기억한다. 이 기억방법으로서는, 가상노광 배치계산부(6)에서 계산된 복수의 노광배치조건과, 그것에 대응한 노광회수를 모두 기억한다.
이어서, 최소 노광 배치기억부(7)에 의해 일련의 처리로 이루어지는 최소 노광 배치결정 처리부의 한 처리로서, 그 최소 노광 회수조건 검색기능(7a)에 의해 상기 가상노광 배치계산부(5)에서 구해지고 가상노광 배치기억부(6)에서 기억된 노광배치조건 중에서, 최소의 노광회수로 되는 조건을 검색하여 이것을 기억한다. 계속해서, 최소 노광 회수조건 선택기능(7b)에 의해, 검색되어 기억된 최소 노광회수로 되는 노광배치조건이 복수 있는 경우에, 그 중에서 임의의 것을 선택한다. 구체적으로는, 기억된 복수의 최소 노광회수의 노광 배치를 표시장치 상에 표시하고, 그 중에서 임의의 배치를 하나 선택하여 입력한다. 이 입력 인터페이스의 이미지를 도 22에 나타냈다.
그 후, 결정배치표시부(8)에 의해 일련의 처리로 이루어지는 최소 노광 배치결정 처리부의 한 처리로서, 그 결정 배치도 표시기능(8a)에 의해 상기 최대 이론수량 배치결정부(4), 최소 노광 배치결정부(7)에서 선택되어 결정된 최대 이론수량으로 되는 칩의 배치와 최소 노광회수로 되는 노광 배치를 포개어 맞춘 배치도를 결정하여 이것을 표시하는 동시에, 노광장치 제원 표시기능(8b)에 의해, 결정된 칩의 배치를 실제의 노광장치로 실현하기 위해 필요한 제원 데이터를 출력 표시한다.
여기에서, 노광장치로 실현하는 데 필요한 제원과 그 계산방법에 대하여 설명한다.
(1) 일반적인 노광장치의 웨이퍼 상에의 노광 배치의 설정을 다음과 같이 하여 행한다.
① 웨이퍼를 커버하는 최대의 X, Y방향의 노광 배치의 배열을, 예를 들면 도 23 (A)에 나타낸 바와 같이 결정한다.
② 도 23 (B)에 나타낸 바와 같이, X, Y방향의 노광 배열수의 홀수, 짝수에 의해 배열의 중심을 결정하고, 그것을 웨이퍼 중심과 일치시켜 기본 배치로 한다.
③ 도 23 (C)에 나타낸 바와 같이, 노광장치는 기본 배치에 대하여 웨이퍼 중심과 노광 배열 중심을 이동할 수 있고, 이것을 X,Y의 오프셋이라고 한다.
(2) 노광장치에 노광 배열을 결정시키는 데 필요한 제원은 상기 (1)로부터 다음과 같다.
·웨이퍼 종류(사이즈)
·노광 사이즈
·노광 배열의 X, Y 최대치
·노광 오프셋
(3) 최대 이론수량과 최소 노광 배치를 실현하기 위한 노광장치의 제원을 다음과 같이 구한다. 다만, 노광 배열의 X, Y 최대치에 대해서는 도 24를 기초로 구하고, 노광 오프셋에 대해서는 도 25의 플로차트에 따라 구한다.
① 웨이퍼 사이즈
→ 초기 데이터부(1)에 기억된 웨이퍼 사이즈
② 노광 사이즈
→ Sx, Sy
③ 노광 배열의 X, Y 최대치
→ smax,tmax
④ 노광 오프셋
또, 결정된 칩의 배치를 실제의 노광장치로 실현하기 위해 필요한 제원 데이터를 출력 표시하는 수단으로서 구체적으로는, 컴퓨터 디스플레이, 프린터, 플로터(plotter) 등이 적당히 선택되어 사용된다.
그리고, 도 26에 이와 같은 출력수단에 의한 최대 이론수량/최소 노광회수의 계산 결과의 출력예를 나타냈다.
이와 같이, 본 실시형태예의 최대 이론수량의 자동계산장치에 의하면, 웨이퍼로부터 칩을 제작하는 데 있어서, 이 웨이퍼로부터 최대의 수의 칩을 얻을 수 있는 칩 배치를 구해, 칩의 최대 이론수량을 자동 계산하는 동시에, 이 칩의 제작을 최소의 노광회수로 실현할 수 있는 노광장치의 제원을 자동 계산하고, 얻어진 계산 결과를 출력 표시할 수 있다.
그리고, 상기 실시형태예에서는 본 발명의 최대 이론수량의 자동계산장치에 대하여 설명했지만, 본 발명은 이것에 한정되지 않고, 이 장치에서의 각 구성요소의 동작을 실행하는 처리 프로그램을 구성요소로 하고, 전체로서 최대 이론수량의 자동 계산을 컴퓨터에 실행시키도록 구성된 프로그램을 기억하여 이루어지는 컴퓨터 판독 가능한 기록매체로 해도 된다.
이상 설명한 바와 같이, 본 발명은 1웨이퍼에 대하여 최대 이론수량수를 최대로 하고, 또한 노광장치에 의한 노광작업시간을 최소로 하는, 즉 웨이퍼 상의 유효영역 내에 배치되는 칩 수를 최대로 하고, 또한 반도체 노광장치의 노광회수를 최소로 하는 칩 배치방법을, 자동 계산으로 결정하는 동시에 결정된 배치를 반도체 노광장치로 실현하는 데 필요한 제원을 얻도록 한 것이므로, 최대 수량에 의한 1칩당 저코스트 생산을 가능하게 할 수 있고, 또한 반도체 웨이퍼 제조공정에 있어서, 통상 가장 작업회수가 많아지는 노광처리를 가장 효율적으로 행할 수 있다.

Claims (2)

  1. 웨이퍼(wafer)로부터 칩을 제작하기 위해, 상기 웨이퍼로부터 최대 수의 칩을 얻을 수 있는 칩 배치를 구하여, 칩의 최대 이론수량(理論收量)을 자동 계산하는 동시에, 이 칩의 제작을 최소의 노광회수(露光回數)로 실현할 수 있는 노광장치의 제원(諸元)을 자동 계산하는 자동 최대 이론수량 계산장치에 있어서,
    복수 종류 크기의 웨이퍼 형상을 결정하는 제원을 기억하는 웨이퍼 형상 제원 기억기능과, 웨이퍼 상에 있어서 칩의 제조 가능한 범위를 결정하는 유효영역의 형상을 결정하는 제원이 입력되면 이 입력된 제원을 기억하는 웨이퍼 유효영역 제원 입력/기억기능과, 배치될 칩의 크기를 결정하는 제원이 입력되면 이 입력된 제원을 기억하는 칩 사이즈 제원 입력/기억기능과, 1노광범위의 크기와 이 범위에 들어가는 칩 수를 결정하는 제원이 입력되면 이 입력된 제원을 기억하는 노광 사이즈 제원 입력/기억기능을 포함하는 초기 데이터부;
    상기 초기 데이터부에 기억된 웨이퍼의 형상을 결정하는 제원, 및 유효영역의 형상을 결정하는 제원으로부터 얻어지는 웨이퍼 형상 및 유효영역의 형상에 따라, 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 따른 칩 배치를 조건으로, 상기 유효영역 내의 가상적인 칩 배치 결정을 위한 계산을 행하는 칩 배치 계산기능과, 이 칩 배치 계산기능에 의해 얻어진 칩 배치의 유효영역 내에 배치된 이론수량을 제공하는 칩 수를 계산하는 이론수량 계산기능을 포함하는 가상칩 배치계산부;
    상기 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 따른 칩 배치조건, 및 이 조건에 따라 상기 이론수량 계산기능으로 얻어진 이론수량을 기억하는 가상칩 배치기억부와;
    상기 가상칩 배치계산부에서 구해지고 가상칩 배치기억부에 기억된 이론수량 중에서, 최대 이론수량을 제공하는 배치조건을 검색 및 기억하는 최대 이론수량조건 검색기능과, 검색되어 기억된 최대 이론수량으로 되는 배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택하는 최대 이론수량조건 선택기능을 포함하는 최대 이론수량 배치결정부와;
    상기 최대 이론수량 배치결정부의 최대 이론수량조건 선택기능으로 선택된 최대 이론수량을 제공하는 배치조건 하에서 반도체 노광장치에 의해 상기 웨이퍼를 가상적으로 노광한 경우의 노광배치조건을 계산하는 노광 배치 계산기능과, 얻어진 노광배치조건에 대하여 그 노광회수를 계산하는 노광회수 계산기능을 포함하는 가상노광 배치계산부;
    상기 노광 배치 계산기능에 의해 얻어진 노광배치조건, 및 이 조건에 대하여 상기 노광회수 계산기능으로 얻어진 노광회수를 기억하는 가상노광 배치기억부;
    상기 가상노광 배치계산부에서 구해지고 가상노광 배치기억부에서 기억된 노광배치조건 중에서, 최소의 노광회수를 제공하는 조건을 검색 및 기억하는 최소 노광 회수조건 검색기능과, 검색되어 기억된 최소 노광회수를 제공하는 노광배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택하는 최소 노광 회수조건 선택기능을 포함하는 최소 노광 배치결정부; 및
    상기 최대 이론수량 배치결정부와 최소 노광 배치결정부에 의해 선택되어 결정된 최대 이론수량을 제공하는 칩의 배치와 최소 노광회수를 제공하는 노광 배치를 포개어 맞춘 배치도를 결정 및 표시하는 결정 배치도 표시기능과, 결정된 칩의 배치를 실제의 노광장치로 재현하기 위해 필요한 제원 데이터를 표시하는 노광장치 제원 표시기능을 포함하는 결정 배치 표시부
    를 포함하는 최대 이론수량의 자동계산장치.
  2. 웨이퍼로부터 칩을 제작하기 위해, 상기 웨이퍼로부터 최대 수의 칩을 얻을 수 있는 칩 배치를 구하고, 칩의 최대 이론수량을 자동 계산하는 동시에, 이 칩의 제작을 최소의 노광회수로 실현할 수 있는 노광장치의 제원을 자동 계산하는 프로그램을 기억하는 컴퓨터 판독 가능한 기록매체에 있어서,
    복수 종류 크기의 웨이퍼 형상을 결정하는 제원을 기억하는 웨이퍼 형상 제원 기억처리와, 웨이퍼 상에 있어서 칩의 제조 가능한 범위를 결정하는 유효영역의 형상을 결정하는 제원이 입력되면 이 입력된 제원을 기억하는 웨이퍼 유효영역 제원 입력/기억처리와, 배치될 칩의 크기를 결정하는 제원이 입력되면 이 입력된 제원을 기억하는 칩 사이즈 제원 입력/기억처리와, 1노광범위의 크기와 이 범위에 들어가는 칩 수를 결정하는 제원이 입력되면 이 입력된 제원을 기억하는 노광 사이즈 제원 입력/기억처리를 포함하는 초기 데이터 처리부;
    상기 초기 데이터 처리에 의해 기억된 웨이퍼의 형상을 결정하는 제원, 및 유효영역의 형상을 결정하는 제원으로부터 얻어지는 웨이퍼 형상 및 유효영역의 형상에 따라, 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 따른 칩 배치를 조건으로, 상기 유효영역 내의 가상적인 칩 배치 결정을 위한 계산을 행하는 칩 배치 계산처리와, 이 칩 배치 계산기능에 의해 얻어진 칩 배치의 유효영역 내에 배치된 이론수량을 제공하는 칩 수를 계산하는 이론수량 계산처리를 포함하는 가상칩 배치 계산처리부;
    상기 웨이퍼 중심점과 이 중심점을 포함하는 칩과의 복수의 상대위치에 따른 칩 배치조건, 및 이 조건에 따라 상기 이론수량 계산처리로 얻어진 이론수량을 기억하는 가상칩 배치 기억처리부;
    상기 가상칩 배치 계산처리부에서 구해지고 가상칩 배치 기억처리부에 기억된 이론수량 중에서, 최대 이론수량을 제공하는 배치조건을 검색 및 기억하는 최대 이론수량조건 검색처리와, 검색되어 기억된 최대 이론수량으로 되는 배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택하는 최대 이론수량조건 선택처리를 포함하는 최대 이론수량 배치결정 처리부;
    상기 최대 이론수량 배치결정 처리부의 최대 이론수량조건 선택처리로 선택된 최대 이론수량을 제공하는 배치조건 하에서 반도체 노광장치에 의해 상기 웨이퍼를 가상적으로 노광한 경우의 노광배치조건을 계산하는 노광 배치계산처리와, 얻어진 노광배치조건에 대하여 그 노광회수를 계산하는 노광회수 계산처리를 포함하는 가상노광 배치 계산처리부;
    상기 노광 배치 계산처리에 의해 얻어진 노광배치조건, 및 이 조건에 대하여 상기 노광회수 계산처리로 얻어진 노광회수를 기억하는 가상노광 배치 기억처리부;
    상기 가상노광 배치 계산처리부에서 구해지고 가상노광 배치 기억처리부에서 기억된 노광배치조건 중에서, 최소의 노광회수를 제공하는 조건을 검색 및 기억하는 최소 노광 회수조건 검색처리와, 검색되어 기억된 최소 노광회수를 제공하는 노광배치조건이 복수 있는 경우에 그 중에서 임의의 것을 선택하는 최소 노광 회수조건 선택처리를 포함하는 최소 노광 배치결정 처리부; 및
    상기 최대 이론수량 배치결정 처리부와 최소 노광 배치결정 처리부에 의해 선택되어 결정된 최대 이론수량을 제공하는 칩의 배치와 최소 노광회수를 제공하는 노광 배치를 포개어 맞춘 배치도를 결정 및 표시하는 결정 배치도 표시처리와, 결정된 칩의 배치를 실제의 노광장치로 재현하기 위해 필요한 제원 데이터를 표시하는 노광장치 제원 표시처리를 포함하는 결정 배치표시처리부
    를 포함하는 최대 이론수량의 자동 계산을 컴퓨터에 실행시키기 위한 프로그램을 기억한 컴퓨터 판독 가능한 기록매체.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193208A (ja) * 2002-12-09 2004-07-08 Canon Inc 情報処理装置
JP4298571B2 (ja) 2004-04-13 2009-07-22 キヤノン株式会社 感光基板へのチップ配置位置を決定するための相対位置決定方法、演算装置、露光装置、及びデバイス製造方法
JP2006049403A (ja) * 2004-08-02 2006-02-16 Matsushita Electric Ind Co Ltd 半導体素子形成領域の配置決定方法、半導体素子形成領域の配置決定用プログラム、及び半導体素子の製造方法
JP4817912B2 (ja) * 2006-03-23 2011-11-16 富士通セミコンダクター株式会社 レイアウト決定方法、半導体装置の製造方法、プログラム及び記憶媒体
CA2663007A1 (en) * 2006-09-08 2008-03-13 E-Max Gaming Corporation Wireless electronic gaming unit
JP5440293B2 (ja) * 2010-03-17 2014-03-12 富士通セミコンダクター株式会社 レチクルレイアウト生成方法、プログラム及びレチクルレイアウト生成装置
JP2012158098A (ja) * 2011-01-31 2012-08-23 Konica Minolta Advanced Layers Inc 成形型等の製造方法並びに成形型の製造装置
NL2008701A (en) 2011-05-31 2012-12-03 Asml Netherlands Bv Method of optimizing a die size, method of designing a pattern device manufacturing method, and computer program product.
KR102150969B1 (ko) * 2013-12-05 2020-10-26 삼성전자주식회사 반도체 장치 및 그 제조방법
WO2018216091A1 (ja) 2017-05-23 2018-11-29 深川容三 半導体チップの設計方法、半導体チップの設計プログラム、半導体デバイスの製造方法、及び演算装置
CN116859680B (zh) * 2023-07-14 2024-04-30 江苏影速集成电路装备股份有限公司 一种针对晶圆的曝光方法及曝光装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2679500B2 (ja) * 1990-12-17 1997-11-19 モトローラ・インコーポレイテッド 総合的なシステム歩留りを計算するための方法
US5719796A (en) * 1995-12-04 1998-02-17 Advanced Micro Devices, Inc. System for monitoring and analyzing manufacturing processes using statistical simulation with single step feedback
US5773315A (en) * 1996-10-28 1998-06-30 Advanced Micro Devices, Inc. Product wafer yield prediction method employing a unit cell approach
US6061814A (en) * 1998-04-21 2000-05-09 Lsi Logic Corporation Test circuitry for determining the defect density of a semiconductor process as a function of individual metal layers

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