WO2018216091A1 - 半導体チップの設計方法、半導体チップの設計プログラム、半導体デバイスの製造方法、及び演算装置 - Google Patents

半導体チップの設計方法、半導体チップの設計プログラム、半導体デバイスの製造方法、及び演算装置 Download PDF

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    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Definitions

  • the present invention relates to a semiconductor chip design method, a semiconductor chip design program, a semiconductor chip manufacturing method, and an arithmetic unit, and more specifically, a reticle layout design and exposure apparatus used for semiconductor manufacturing determine a chip arrangement on a wafer. Regarding the method.
  • any one of Patent Documents 1 to 5 for maximizing the number of effective chips in an effective area of the wafer excluding the invalid area on the outer periphery of the wafer has been used. It was.
  • the chip shape has already been determined, the relative positions of the checkered chip lattice and the wafer are determined so as to maximize the number of effective chips in the exposure process.
  • the chip shape is designed to design a plurality of chips having different vertical and horizontal dimensions in addition to the degree of freedom of maximizing the number of effective chips.
  • the semiconductor was manufactured after selecting a semiconductor design plan with a large number of effective chips obtained by the above method.
  • Japanese Patent No. 4298571 Japanese Patent Laid-Open No. 2003-257843 JP-A-9-27445 JP 2000-195824 A Japanese Patent Laid-Open No. 11-274053
  • the present invention has been made to solve such problems, and an object of the present invention is to realize a method and an arithmetic unit for automatically outputting chip vertical and horizontal dimensions that maximize the number of effective chips, and to provide a semiconductor.
  • a semiconductor chip design method, a semiconductor chip design program, a semiconductor chip manufacturing method, and an arithmetic device capable of improving the manufacturing method are provided.
  • a semiconductor chip design method determines an initial chip shape condition included in a substantially circular wafer effective region, and a chip corresponding to the initial chip shape condition.
  • An initial value setting step for forming a lattice plane composed of a lattice, a variation range setting step for determining a variation range of a chip shape, and the outer periphery of the wafer effective region within the lattice plane is maximized in accordance with the variation range.
  • the semiconductor chip design method according to the present invention may further include a change condition setting step for setting a condition for changing the chip vertical and horizontal dimensions as a premise for determining the chip shape change range in the change range setting step. .
  • the semiconductor chip design method according to the present invention may further include a grid point combination excluding step of excluding unnecessary grid point combinations from the combination of the three grid points extracted in the grid point extracting step. .
  • the semiconductor chip design method according to the present invention may further include a candidate cancellation outside step of excluding unnecessary candidate solutions from the candidate solutions calculated in the candidate solution calculating step.
  • a condition in the change condition setting step, a condition may be set in which a product of the major axis length and the minor axis length of the ellipse is constant.
  • a condition in the change condition setting step, a condition may be set in which a ratio of a major axis length to a minor axis length of the ellipse is constant.
  • a condition in the change condition setting step, a condition may be set in which one of the major axis length and the minor axis length of the ellipse is constant.
  • the first lattice point is fixed, the second lattice point is selected from the other lattice points, and the first lattice point and the second lattice point are selected.
  • a grid point having a distance from the first grid point that is longer than the distance may be selected as the third grid point.
  • the lattice point combination exclusion step a combination in which three lattice points are arranged on a straight line, a combination in which triangles formed by the three lattice points are congruent, And at least one of the overlapping combinations of the same lengths of the three sides may be excluded.
  • the chip including the three lattice points is not effective.
  • at least one of the values of the y coordinate of the three intersections is smaller than the value of the y coordinate of the orientation flat effective line.
  • the semiconductor chip design program according to the present invention causes a computer to execute the above-described semiconductor chip design method.
  • the semiconductor chip manufacturing method according to the present invention manufactures a semiconductor device designed using the above-described semiconductor chip design method.
  • the arithmetic device determines an initial chip shape condition included in the substantially circular wafer effective area, and forms an initial value for forming a lattice plane composed of a chip lattice corresponding to the initial chip shape condition.
  • Candidates for each ellipse including at least the rate of change of the horizontal dimension and the vertical dimension with respect to the effective area of the wafer and the number of effective chips that is the number of chip lattices included in the ellipse.
  • a candidate solution calculation unit that calculates the chip size calculation unit that calculates the chip vertical and horizontal dimensions of the candidate solution by multiplying the initial chip shape condition by the change rate of the horizontal and vertical dimensions of the candidate solution; From the chip height and width dimensions corresponding to the candidate solution and the conditions of the wafer effective area, a chip number calculation unit for obtaining the maximum number of effective chips and the center position of the wafer effective area, and within the layout design requirement of the semiconductor chip among the candidate solutions
  • a selection unit that selects a solution having the largest number of effective chips as a chip shape to be designed.
  • FIG. 3 is an explanatory diagram showing the relationship between the chip vertical / horizontal dimension ratio and the number of effective chips in Example 1;
  • FIG. 3 is an explanatory diagram illustrating an example of a chip layout in the first embodiment.
  • FIG. 3 is an explanatory diagram illustrating an example of a chip layout in the first embodiment.
  • FIG. 3 is an explanatory diagram illustrating an example of a chip layout in the first embodiment.
  • FIG. 6 is an explanatory diagram illustrating a relationship between a chip vertical and horizontal dimension magnification and the number of effective chips according to the second embodiment.
  • FIG. 10 is an explanatory diagram illustrating an example of a chip layout in the second embodiment.
  • FIG. 10 is an explanatory diagram illustrating an example of a chip layout in the second embodiment.
  • FIG. 10 is an explanatory diagram showing an example of a chip layout in Example 3.
  • FIG. 10 is an explanatory diagram showing an example of a chip layout in Example 3. Explanatory drawing explaining the grid point selection in Example 4.
  • FIG. 11 is a block diagram illustrating a structure of an arithmetic device. The flowchart which shows the flow of the whole manufacturing process of a semiconductor device.
  • At the boundary where the number of effective chips changes at least three or more lattice points of the chip lattice intersect with the outer periphery of the wafer effective area, and the wafer is inside the triangle connecting the three lattice points.
  • step S1 initial chip shape conditions are determined in semiconductor layout design. Specifically, the chip vertical and horizontal dimensions or the chip area is determined as the chip shape condition. This initial chip shape condition is determined so that at least one rectangular semiconductor chip fits within a substantially circular wafer effective area. Then, a lattice plane composed of the chip lattice 11 as shown in FIG. 2 is formed on the basis of the initial chip shape condition.
  • step S2 change condition setting step
  • the chip area is constant (the following example 1)
  • the ratio of the change rate of the chip vertical dimension and the horizontal dimension is constant (the following example 2)
  • only the chip horizontal dimension is changed (the following example) What is necessary is just to set according to the requirements of semiconductor layout design, such as Example 3).
  • step S3 the variation range of the chip shape is determined. For example, in the range where the area is constant, the ratio of the change rate of the chip vertical dimension and the horizontal dimension is constant, or only the chip horizontal dimension (or vertical dimension) is targeted, The variation range of the dimensional change rate and the vertical change rate is determined. As shown in FIG. 2, this corresponds to a formable range of an ellipse 13 formed by deforming the wafer effective region outer periphery 12 that is substantially circular in the vertical and horizontal directions without changing the vertical and horizontal intervals of the chip lattice 11.
  • step S4 region setting step
  • a chip lattice region 15 where all lattice lines intersecting the vertically maximized ellipse 13 and the horizontally maximized ellipse 14 intersect is defined.
  • step S5 grid point extraction step
  • step S6 grid point combination exclusion step
  • unnecessary lattice point combinations are excluded from the combination of the three lattice points selected in step S5 (specifically, this will be described as Example 5).
  • step S7 (candidate solution calculation step), as shown in FIG. 3, an ellipse 19 that intersects with three lattice points 16, 17, and 18 and whose long and short axes are parallel to the lattice lines is obtained.
  • Equation 4 is the relationship between the reduction ratio ⁇ in the elliptical horizontal direction equal to the enlargement ratio (change ratio) of the chip horizontal dimension and the reduction ratio ⁇ (change ratio) in the elliptical vertical direction equal to the enlargement ratio (change ratio) of the chip vertical dimension. It is a function which shows.
  • ⁇ Ellipse horizontal reduction ratio (chip horizontal expansion ratio)
  • ⁇ Reduction ratio in the vertical direction of the ellipse (enlargement ratio in the vertical direction of the chip)
  • x 0 x coordinate of the ellipse center y 0 : y coordinate of the ellipse center x 1 : x coordinate of the first intersection in the original chip grid
  • y 1 y coordinate of the first intersection in the original chip grid
  • x 2 original chip X coordinate y 2 of the second intersection point in the grid: y coordinate of the second intersection point in the original chip grid
  • x 3 x coordinate of the third intersection point in the original chip grid
  • y 3 y coordinate of the third intersection point in the original chip grid
  • r Radius of the original wafer effective area circle
  • the unknown variable is a reduction rate ⁇ in the horizontal direction of the ellipse, a reduction rate ⁇ in the vertical direction of the ellipse, x 0 of the ellipse center x coordinate, and y 0 of the ellipse center y coordinate.
  • the four unknowns are derived. These four derived values are called candidate solutions.
  • step S8 outside candidate cancellation process
  • the candidate solution obtained in step S7 does not include the wafer center in the triangle connecting the three lattice points, or one of the three lattice points. Exclude unnecessary candidate solutions that are above the invalid arc.
  • the invalid arc is a part of the outer periphery of the wafer effective area where the chip including the lattice point on the invalid arc is invalid.
  • step S9 chip size calculation step
  • the derived ellipse and the entire original chip lattice are multiplied by the chip horizontal direction enlargement factor ⁇ and the chip vertical direction enlargement factor ⁇ .
  • the original chip horizontal dimension a 0 is multiplied by ⁇ to obtain the candidate chip horizontal dimension a 1
  • the original chip vertical dimension b 0 is converted to ⁇ . Can be used to determine the chip vertical dimension b 1 of the candidate solution.
  • step S10 chip number calculation step
  • the maximum number of effective chips and the center position of the wafer effective area are obtained from the chip vertical and horizontal dimensions corresponding to each candidate solution and the conditions of the wafer effective area by means of Patent Document 1, for example.
  • step S11 selection step
  • a solution having the largest number of effective chips and a preferred layout design among the obtained candidate solutions ie, a solution having the largest number of effective chips in the layout design requirement of the semiconductor chip is selected.
  • the chip shape is designed to design the vertical and horizontal dimensions according to the selected solution.
  • the number of effective chips can be maximized by determining the chip shape based on the procedure of FIG.
  • Equation 4 is changed to Equation 7 in which the chip area is constant, that is, the product of the major axis length and the minor axis length of the ellipse is constant. This is the case.
  • ⁇ ⁇ -1 Equation 7
  • the vertical and horizontal dimensions of a rectangular chip having the same area that maximizes the number of effective chips and the center position coordinates of the effective area in the chip are obtained.
  • the enlargement ratio of the vertical and horizontal dimensions of the chip is in the range of 0.5 to 2.0 on the basis of the chip shape being square.
  • the range of the grid point for selecting the intersection is the diameter (96 mm) for both the x coordinate and the y coordinate.
  • the range (0 to 200 mm) including the value (192 mm) divided by the value (0.5) is used.
  • straight lines parallel to the y-axis are arranged at intervals of 25 mm in the x direction starting from the origin. Lines parallel to the x axis are also arranged in the y direction at intervals of 25 mm.
  • Three different points are selected from the intersections of the grids thus formed.
  • the horizontal dimension reduction ratio ⁇ of the ellipse passing through the three intersections of each combination is obtained by solving the simultaneous equations of Equations 1 to 3 and Equation 7.
  • FIG. 5 shows the corresponding effective chip number (effective number), ellipse reduction ratio (chip enlargement ratio), vertical and horizontal dimensions of the chip, and center coordinates (x coordinate, y coordinate) of the effective area in the chip coordinate system with the chip center as the origin. Is shown.
  • the maximum value of the number of effective chips is obtained by a method such as Patent Document 1.
  • Fig. 6 shows the maximum number of effective chips for each aspect ratio obtained by dividing the chip horizontal dimension of each candidate solution by the chip vertical dimension. Since the chip layout of the eighth candidate solution shown in FIG. 7 and the chip layout of the twentieth candidate solution shown in FIG. 8 are 8 effective chips, the number of effective chips is the largest among the candidate solutions. These two candidate solutions are one of the solutions to be obtained. In general, it is predicted that the closer to the square, the larger the number of effective chips. However, in the chip layout of the 14th candidate solution close to the square shown in FIG. 9, the number of effective chips is only seven. .
  • the candidate solution is at the boundary where the number of effective chips changes, and the number of effective chips decreases with a slight change. Therefore, it is not optimal in most cases.
  • the optimum solution is between a plurality of consecutive candidate solutions with the maximum number of effective chips.
  • the vertical dimension enlargement ratio ⁇ is the horizontal dimension.
  • the vertical and horizontal dimensions of the boundary where the number of effective chips changes and the coordinates of the center position of the effective area in the chip are obtained under the condition that the enlargement ratio ⁇ is equal to
  • the enlargement ratio ⁇ of the chip lateral dimension is in the range of 0.5 to 1.0.
  • the chip horizontal dimension enlargement ratio ⁇ is 0.5 to 1.0
  • the range of lattice points for selecting the intersection is from 0, and the diameter (96 mm) is the minimum value of the chip horizontal dimension expansion ratio.
  • the range up to 200 mm including the value (192 mm) divided by (0.5) is set as the x coordinate range.
  • the y coordinate range is set to c times (1 time) the x coordinate range. Then, straight lines parallel to the y-axis are arranged at intervals of 25 mm in the x direction starting from the origin. Lines parallel to the x axis are also arranged in the y direction at intervals of 25 mm.
  • FIG. 10 shows the 30 candidate solutions and the maximum number of valid chips.
  • the corresponding effective chip number (effective number), ellipse reduction ratio (chip enlargement ratio), vertical and horizontal dimensions of the chip, and the center position (x coordinate, y coordinate) of the effective area in the chip coordinate system with the chip center as the origin. Show.
  • FIG. 11 shows the maximum number of valid chips for each enlargement ratio of the vertical and horizontal dimensions of each candidate solution.
  • the number of effective chips increases as the enlargement ratio of the chip vertical and horizontal dimensions decreases, it is not possible to compare the quality of the chip vertical and horizontal dimensions with the number of effective chips.
  • the number of effective chips is equal, the larger chip enlargement ratio
  • it is advantageous that a large chip area can be secured.
  • the chip layout of the fourth candidate solution shown in FIG. 12 and the chip layout of the 14th candidate solution shown in FIG. 13 both have a maximum number of valid chips of 12, but the 14th candidate solution with a large chip Is more advantageous.
  • Example 3 when one of the chip vertical dimension and the chip horizontal dimension is fixed and adjusted by the other, that is, when either one of the major axis length and the minor axis length of the ellipse is constant, the maximum number of effective chips The conversion will be described. Here, a case where the chip vertical dimension is not changed and only the chip horizontal dimension is shortened is shown.
  • the coefficient c in Equation 8 is set to 0, and the chip vertical and horizontal dimensions at the boundary where the number of effective chips changes, Find the center position coordinates of the effective area.
  • the enlargement ratio ⁇ of the chip lateral dimension is in the range of 0.5 to 1.0.
  • the chip horizontal dimension enlargement ratio ⁇ is 0.5 to 1.0
  • the range of lattice points for selecting the intersection is from 0, and the diameter (96 mm) is the minimum value of the chip horizontal dimension expansion ratio.
  • the range of 200 mm including the value (192 mm) divided by (0.5) is set as the x coordinate range.
  • the range of the y coordinate may be 0 to 100 mm as it is.
  • straight lines parallel to the y-axis are arranged at intervals of 25 mm in the x direction starting from the origin. Lines parallel to the x axis are also arranged in the y direction at intervals of 25 mm.
  • FIG. 14 shows the 15 candidate solutions obtained and the maximum number of valid chips.
  • the corresponding effective chip number (effective number), ellipse reduction ratio (chip enlargement ratio), vertical and horizontal dimensions of the chip, and center coordinates (x coordinate, y coordinate) of the effective area in the chip coordinate system with the chip center as the origin. Show.
  • FIG. 15 shows the maximum number of valid chips for each enlargement ratio of the chip horizontal dimension of each candidate solution.
  • the number of effective chips increases as the chip horizontal dimension enlargement ratio decreases, it is not possible to compare the quality of the chip horizontal dimension with the number of effective chips.
  • the number of effective chips is equal, the larger chip enlargement ratio
  • the chip layout of the fifth candidate solution shown in FIG. 16 and the chip layout of the eleventh candidate solution shown in FIG. 17 both have a maximum number of valid chips of 8, but the fifth one with a large chip lateral dimension.
  • Candidate solutions are more advantageous.
  • the second lattice point 22 is arbitrarily selected from lattice points other than the origin, and the third lattice point 23 is arbitrarily selected from lattice points farther from the origin than the second lattice point.
  • the number of combinations of three grid points can be reduced rather than extracting all three grid points from all grid points. It is possible to reduce the man-hours for arithmetic processing and shorten the arithmetic time.
  • an invalid combination of lattice points will be described.
  • a combination of the three grid points to be excluded in step S6 of FIG. 1 a combination in which the selected three grid points are arranged on a straight line is excluded because an ellipse cannot pass through.
  • an invalid candidate solution will be described.
  • candidate solutions to be excluded in step S8 of FIG. 1 those that do not satisfy one of the following intersection condition 1 and intersection condition 2 are excluded. This is because the number of effective chips does not decrease even if the wafer center is moved in the vertical or horizontal direction of the chips.
  • candidate solutions that do not satisfy one of the following intersection condition 3 and intersection condition 4 are excluded. This is because the intersection is on the invalid arc and the chip containing the intersection is invalid.
  • candidate solutions that do not satisfy the following intersection condition 5 are also excluded. This is also because the chip including the intersection is not effective.
  • Intersection condition 1 The product of the maximum value and the minimum value of the x coordinates of three intersections is negative.
  • Intersection condition 2 The product of the maximum value and the minimum value of the y-coordinates of the three intersections is negative.
  • Intersection condition 3 The absolute value of the x coordinate of the three intersections is not less than half of the chip horizontal dimension.
  • Intersection condition 4 The absolute value of the y coordinate of the three intersections is not less than half of the chip vertical dimension.
  • Intersection condition 5 When there is an orientation flat, the y-coordinate values of the three intersections are larger than the y-coordinate values of the orientation flat effective line.
  • FIG. 19 is a block diagram illustrating the configuration of the arithmetic device according to the present embodiment.
  • This shows an arithmetic device, which is a computer including an input unit 101, a CPU 102, a ROM 103, a RAM 104, a storage device 105, and an output unit 106.
  • the CPU 102 mainly executes the procedure of FIG. 1 according to a program. That is, the arithmetic device (step S1) determines an initial chip shape condition included in the substantially circular wafer effective area, and forms an initial value for forming a lattice plane composed of chip lattices corresponding to the initial chip shape condition.
  • An ellipse that intersects with three lattice points and whose long and short axes are parallel to the lattice line is calculated by using at least the rate of change of the horizontal and vertical dimensions with respect to the effective area of the wafer and the number of chip lattices included in the ellipse.
  • a candidate solution calculation unit that calculates a candidate solution including a certain number of valid chips; (step S8) a candidate cancellation outside that excludes unnecessary candidate solutions from candidate solutions; and (step S9) the initial chip shape
  • a chip size calculation unit for calculating the chip vertical and horizontal dimensions of the candidate solution by multiplying the horizontal dimension and the vertical dimension change rate of the candidate solution by the condition; and (step S10) a chip vertical and horizontal dimension corresponding to the candidate solution;
  • a chip number calculation unit for obtaining the maximum number of effective chips and the center position of the wafer effective area from the conditions of the wafer effective area; Many become solutions effective chip number, and a selection unit for selecting a chip shape design.
  • This computing device may be a cloud server connectable via the Internet.
  • FIG. 20 is a diagram showing a flow of an entire manufacturing process of a semiconductor device.
  • circuit design 201 a circuit design of a semiconductor device is performed using this arithmetic unit and a CAD system for circuit design.
  • reticle fabrication 202 a reticle is fabricated based on the designed circuit pattern.
  • wafer manufacturing 203 a wafer is manufactured using a material such as silicon.
  • the wafer process 204 is called a pre-process, and an actual circuit is formed on the wafer using the above mask and wafer by using the above exposure apparatus and lithography technology.
  • the next assembly 205 is called a post-process, and is a process for forming a semiconductor chip using the wafer produced in step 5, and includes assembly processes such as an assembly process (dicing and bonding) and a packaging process (chip encapsulation). .
  • inspection 206 inspections 206 such as an operation confirmation test and a durability test of the semiconductor device manufactured in the assembly 205 are performed. Through these steps, the semiconductor device is completed and shipped 207.
  • An oxidation step for oxidizing the surface of the wafer a CVD step for forming an insulating film on the wafer surface, an electrode formation step for forming electrodes on the wafer by vapor deposition, an ion implantation step for implanting ions on the wafer, and a photosensitive agent applied to the wafer.
  • a resist processing step, an exposure step for transferring the circuit pattern to the wafer after the resist processing step by the above exposure apparatus, a development step for developing the wafer exposed in the exposure step, and an etching step for scraping off portions other than the resist image developed in the development step This is a resist stripping step for removing the resist that has become unnecessary after etching. By repeating these steps, multiple circuit patterns are formed on the wafer.
  • An object of the present invention is to supply a storage medium storing software program codes for realizing the functions of the above-described embodiments to a circuit design system, and the computer of the system or apparatus (or CPU or MPU) stores the storage medium. Needless to say, this can also be achieved by reading and executing the program code stored in the.
  • the program code itself read from the storage medium realizes the functions of the above-described embodiment, and the storage medium storing the program code constitutes the present invention.
  • a storage medium for supplying the program code for example, a flexible disk, a hard disk, an optical disk, a magneto-optical disk, a CD-ROM, a CD-R, a magnetic tape, a nonvolatile memory card, a ROM, or the like can be used.
  • the function expansion is performed based on the instruction of the program code.
  • the CPU or the like provided in the board or the function expansion unit performs part or all of the actual processing, and the functions of the above-described embodiments are realized by the processing.
  • the present invention determines the vertical and horizontal dimensions of a pattern reticle used when manufacturing, for example, a semiconductor element, an image sensor (CCD, etc.), a liquid crystal display element, a thin film magnetic head, etc. Regarding the method.

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Abstract

半導体チップの設計方法として、有効チップ数が変化する境界では、チップ格子の少なくとも３つ以上の格子点がウェーハ有効領域外周と交わり、なおかつ、その３点の格子点を結んだ三角形の内部にウェーハ中心を含んでいるという特徴を利用し、解析的な方法で有効チップ数が変化する候補解を求め、それら候補解を用いて、好適な解を導く。

Description

半導体チップの設計方法、半導体チップの設計プログラム、半導体デバイスの製造方法、及び演算装置
　本発明は、半導体チップの設計方法、半導体チップの設計プログラム、半導体チップの製造方法、及び演算装置に係り、詳しくは半導体製造に用いるレチクルのレイアウト設計および露光装置でウェーハ上のチップ配列を決定する方法に関する。
　従来、半導体の製造コストを下げる方法として、ウェーハ外周部のインバリッドエリアを除いたウェーハ有効領域内での有効チップ数を最大化する特許文献１から特許文献５のいずれかの方法が用いられてきた。これらの方法は既にチップ形状が決定済みである場合において、露光工程で有効チップ数を最大化するよう、碁盤目状のチップ格子とウェーハの相対位置を決定した。さらに、チップ形状を決定するレチクルのレイアウト設計まで遡り、チップ形状も有効チップ数最大化の自由度に加えてチップ縦横寸法の異なる複数のチップ設計を行い、特許文献１から特許文献５のいずれかの方法で求めた有効チップ数の多い半導体設計案を選んでから半導体を製造していた。
特許４２９８５７１号 特開２００３－２５７８４３号公報 特開平９－２７４４５号公報 特開２０００－１９５８２４号公報 特開平１１－２７４０５３号公報
　しかしながら、チップ形状の異なる半導体を何種類も設計するのは設計効率が悪いため、初期のチップ縦横寸法とその変更可能範囲、さらにチップ縦横寸法を変更する際の制約条件を与えれば、有効チップ数を最大化するチップ縦横寸法を、自動的に出力する方法や演算装置が望まれていた。なお、制約条件には以下の２つが挙げられる。
　制約条件１：チップの面積は一定
　制約条件２：チップ縦寸法と横寸法の拡大率の比は一定
　本発明はこのような問題点を解決するためになされたもので、その目的とするところは、有効チップ数を最大化するチップ縦横寸法を自動的に出力する方法や演算装置を実現し、半導体の製造方法を改良することのできる半導体チップの設計方法、半導体チップの設計プログラム、半導体チップの製造方法、及び演算装置を提供するものである。
　上記した目的を達成するために、本発明に係る半導体チップの設計方法は、略円形のウェーハ有効領域内に含まれる初期のチップ形状条件を決定して、当該初期のチップ形状条件に対応したチップ格子からなる格子面を形成する初期値設定工程と、チップ形状の変動範囲を定める変動範囲設定工程と、前記変動範囲に応じて、前記格子面内にて前記ウェーハ有効領域の外周を最大化した楕円が収まる領域を定める領域設定工程と、前記領域に含まれる３つの格子点の組合せを抽出する格子点抽出工程と、抽出された３つの格子点の組合せのそれぞれについて、当該３つの格子点と交わり、長短の軸が格子線と平行な楕円を求め、各楕円について、少なくとも前記ウェーハ有効領域に対する横寸法及び縦寸法の変化率と、当該楕円内に含まれるチップ格子数である有効チップ数とを含んだ候補解を算出する候補解算出工程と、前記初期のチップ形状条件に対して前記候補解の横寸法及び縦寸法の変化率を乗じることで、候補解のチップ縦横寸法を算出するチップ寸法算出工程と、前記候補解に対応したチップ縦横寸法とウェーハ有効領域の条件から、有効チップの最大数とウェーハ有効領域の中心位置を求めるチップ数算出工程と、前記候補解のうち半導体チップのレイアウト設計要求内で最も多くの有効チップ数となる解を、設計するチップ形状として選択する選択工程と、を備える。
　また、本発明に係る半導体チップの設計方法は、さらに、前記変動範囲設定工程におけるチップ形状の変動範囲を定める前提として、チップ縦横寸法を変化させる条件を設定する変化条件設定工程を備えてもよい。
　また、本発明に係る半導体チップの設計方法は、さらに、前記格子点抽出工程にて抽出した３つの格子点の組合せから不要な格子点の組合せを除外する格子点組合せ除外工程を備えてもよい。
　また、本発明に係る半導体チップの設計方法は、さらに、前記候補解算出工程にて算出した候補解の中から、不要な候補解を除外する候補解除外工程を備えてもよい。
　また、本発明に係る半導体チップの設計方法は、前記変化条件設定工程において、楕円の長軸の長さと短軸の長さの積が一定であるという条件を設定してもよい。
　また、本発明に係る半導体チップの設計方法は、前記変化条件設定工程において、楕円の長軸の長さと短軸の長さの比が一定であるという条件を設定してもよい。
　また、本発明に係る半導体チップの設計方法は、前記変化条件設定工程において、楕円の長軸の長さと短軸の長さの一方が一定であるという条件を設定してもよい。
　また、本発明に係る半導体チップの設計方法は、前記格子点抽出工程において、第一格子点を固定し、それ以外の格子点から第二格子点を選び、第一格子点と第二格子点の距離よりも第一格子点からの距離が長い格子点を第三格子点として選んでもよい。
　また、本発明に係る半導体チップの設計方法は、前記格子点組合せ除外工程において、３つの格子点が直線上に並んでいる組合せ、３つの格子点が作る三角形が合同な場合で重複する組合せ、及び三辺の長さが等しい組合せで重複するものの少なくともいずれか一つを除外するとしてもよい。
　また、本発明に係る半導体チップの設計方法は、前記候補解除外工程において、３つの格子点を頂点とする三角形の中にウェーハ中心がない場合、３つの格子点を含むチップが有効でない場合、及び、ウェーハ中心よりｙ座標の値が小さい位置にｘ軸と平行なオリフラがある場合に３つの交点のy座標の値の１つでもオリフラ有効線のy座標の値よりも小さい場合の少なくともいずれか一つに当てはまる候補解を除外するとしてもよい。
　また、本発明に係る半導体チップの設計プログラムは、コンピュータに、上述の半導体チップの設計方法を実行させる。
　また、本発明に係る半導体チップの製造方法は、上述の半導体チップの設計方法を用いて設計された半導体デバイスを製造する。
　また、本発明に係る演算装置は、略円形のウェーハ有効領域内に含まれる初期のチップ形状条件を決定して、当該初期のチップ形状条件に対応したチップ格子からなる格子面を形成する初期値設定部と、チップ形状の変動範囲を定める変動範囲設定部と、前記変動範囲に応じて、前記格子面内にて前記ウェーハ有効領域の外周を最大化した楕円が収まる領域を定める領域設定部と、前記領域に含まれる３つの格子点の組合せを抽出する格子点抽出部と、抽出された３つの格子点の組合せのそれぞれについて、当該３つの格子点と交わり、長短の軸が格子線と平行な楕円を求め、各楕円について、少なくとも前記ウェーハ有効領域に対する横寸法及び縦寸法の変化率と、当該楕円内に含まれるチップ格子数である有効チップ数とを含んだ候補解を算出する候補解算出部と、前記初期のチップ形状条件に対して前記候補解の横寸法及び縦寸法の変化率を乗じることで、候補解のチップ縦横寸法を算出するチップ寸法算出部と、前記候補解に対応したチップ縦横寸法とウェーハ有効領域の条件から、有効チップの最大数とウェーハ有効領域の中心位置を求めるチップ数算出部と、前記候補解のうち半導体チップのレイアウト設計要求内で最も多くの有効チップ数となる解を、設計するチップ形状として選択する選択部と、を備える。
　本発明によれば、有効チップ数を最大化するチップ縦横寸法を自動的に出力する方法や演算装置を実現し、半導体の製造方法を改良することができる。
本発明の一実施形態に係る基本的な手順を示すフローチャート。 格子の範囲を示す説明図。 ３つの格子点とそれを通過する楕円の一例を示す説明図。 チップ縦横寸法を決定する方法を示す説明図。 実施例１で求めた候補解と有効チップ数を示す表。 実施例１のチップ縦横寸法比と有効チップ数の関係を示す説明図。 実施例１でのチップレイアウト一例を示す説明図。 実施例１でのチップレイアウト一例を示す説明図。 実施例１でのチップレイアウト一例を示す説明図。 実施例２で求めた候補解と有効チップ数を示す表。 実施例２のチップ縦横寸法倍率と有効チップ数の関係を示す説明図。 実施例２でのチップレイアウト一例を示す説明図。 実施例２でのチップレイアウト一例を示す説明図。 実施例３で求めた候補解と有効チップ数を示す表。 実施例３のチップ横寸法倍率と有効チップ数の関係を示す説明図。 実施例３でのチップレイアウト一例を示す説明図。 実施例３でのチップレイアウト一例を示す説明図。 実施例４での格子点選択を説明する説明図。 演算装置の構成を説明するブロック図。 半導体デバイスの全体的な製造プロセスのフローを示すフローチャート。
　本発明の実施形態では、有効チップ数が変化する境界では、チップ格子の少なくとも３つ以上の格子点がウェーハ有効領域外周と交わり、なおかつ、その３点の格子点を結んだ三角形の内部にウェーハ中心を含んでいるという特徴を利用し、解析的な方法で有効チップ数が変化する候補解を求め、それら候補解を用いて、好適な解を導く方法を提案する。
　具体的には、図１の手順からなる半導体チップの設計方法で好適な解を導く。
　手順Ｓ１（初期値設定工程）では半導体のレイアウト設計で初期のチップ形状条件を決定する。具体的にはチップ形状条件として、チップ縦横寸法、又はチップ面積を決定する。この初期のチップ形状条件は、略円形のウェーハ有効領域内に少なくとも１つの矩形の半導体チップが収まる形状に決定する。そして、この初期のチップ形状条件を基準に図２に示すようなチップ格子１１からなる格子面を形成する。
　手順Ｓ２（変化条件設定工程）ではチップ縦横寸法を変化させる条件を設定する。この条件とは、例えばチップ面積を一定とする（下記実施例１）、チップ縦寸法と横寸法の変化率の比を一定とする（下記実施例２）、チップ横寸法のみを変化させる（下記実施例３）等、半導体のレイアウト設計の要求に応じて設定すればよい。
　手順Ｓ３（変動範囲設定工程）では、チップ形状の変動範囲を定める。例えば、面積が一定となる範囲で、チップ縦寸法と横寸法の変化率の比が一定となる範囲で、又は、チップ横寸法（又は縦寸法）のみを対象として、それぞれチップの縦横倍率（横寸法の変化率及び縦寸法の変化率）の変動範囲を定める。これは、図２で示すように、チップ格子１１の縦横間隔は変化させず、略円形であるウェーハ有効領域外周１２を縦横に変形させて形成される楕円１３の形成可能範囲に対応する。
　手順Ｓ４（領域設定工程）では縦に最大化した楕円１３と横に最大化した楕円１４と交差する全ての格子線が交差するチップ格子の領域１５を定める。
　手順Ｓ５（格子点抽出工程）では領域１５に含まれる３つの格子点の組合せを全て抽出する。
　手順Ｓ６（格子点組合せ除外工程）では手順Ｓ５で選んだ３つの格子点の組合せから不要な格子点の組合せを除外する（具体的には実施例５として説明する）。
　手順Ｓ７（候補解算出工程）では図３で示すように、３つの格子点１６、１７、１８と交わり、長短の軸が格子線と平行な楕円１９を求める。これを数式で表現したものが数式１、数式２、数式３、数式４である。なお、数式４はチップ横寸法の拡大率（変化率）に等しい楕円横方向の縮小率αとチップ縦寸法の拡大率（変化率）に等しい楕円縦方向の縮小率β（変化率）の関係を示す関数である。
　α2(x1-x0)2 + β2(y1-y0)2 - r2  = 0　数式１
　α2(x2-x0)2 + β2(y2-y0)2 - r2  = 0　数式２
　α2(x3-x0)2 + β2(y3-y0)2 - r2  = 0　数式３
　β = f(α)　　　　　　　　　　  数式４
　ここで、各記号の意味は以下の通りである。
　α：楕円横方向の縮小率（チップ横方向の拡大率）
　β：楕円縦方向の縮小率（チップ縦方向の拡大率）
　x0：楕円中心のｘ座標
　y0：楕円中心のy座標
　x1：元のチップ格子における第一交点のｘ座標
　y1：元のチップ格子における第一交点のｙ座標
　x2：元のチップ格子における第二交点のｘ座標
　y2：元のチップ格子における第二交点のｙ座標
　x3：元のチップ格子における第三交点のｘ座標
　y3：元のチップ格子における第三交点のｙ座標
　r：元のウェーハ有効領域円の半径
　そして、数式１から数式４までの高次連立方程式によって、未知変数である楕円横方向の縮小率α、楕円縦方向の縮小率β、楕円中心ｘ座標のx0、楕円中心ｙ座標のy0の４つの未知数を導く。なお、導かれたこれら４つの値を候補解と呼ぶ。
　手順Ｓ８（候補解除外工程）では、手順Ｓ７で得た候補解の中から、３点の格子点を結んだ三角形の内部にウェーハ中心を含んでいないものや、３つの格子点の１つでも無効弧の上にあるような、不要な候補解を除外する。なお、無効弧とは、その上にある格子点を含むチップが無効となるウェーハ有効領域外周の一部である。
　手順Ｓ９（チップ寸法算出工程）では、導いた楕円と元のチップ格子（チップ格子１１）全体にチップ横方向の拡大率αとチップ縦方向の拡大率βを乗じる。そうすることで、図４で示すように、楕円は元のウェーハ有効領域外周１２に戻り、元のチップ格子は候補解に対応するチップ格子２０に変化し、その格子間隔から候補解に対応したチップ縦横寸法を得ることができる。具体的には、数式５で示すように、元のチップ横寸法a0にαを乗じて候補解のチップ横寸法a1を、数式６に示すように、元のチップ縦寸法b0にβを乗じて候補解のチップ縦寸法b1を求めることができる。
　a1 = αa0　数式５
　b1 = βb0　数式６
　手順Ｓ１０（チップ数算出工程）では、各候補解に対応したチップ縦横寸法とウェーハ有効領域の条件から、例えば特許文献１の手段で有効チップの最大数とウェーハ有効領域の中心位置を求める。
　手順Ｓ１１（選択工程）では、得られた複数の候補解の中から有効チップ数が最も多くレイアウト設計上好ましい解、即ち半導体チップのレイアウト設計要求内で最も多くの有効チップ数となる解を選択する。そして、この選択した解に応じたチップ縦横寸法を設計するチップ形状とする。
　このように図１の手順に基づき、チップ形状を決定することで有効チップ数を最大化することができる。
　以下に、実施例を用いて本発明の詳細を説明する。
　実施例１では、チップ面積を一定とした場合の有効チップ数の最大化について説明する。
　つまり、これは図１の手順Ｓ２におけるチップ縦横寸法を変化させる条件として、数式４をチップ面積が一定、即ち楕円の長軸の長さと短軸の長さの積が一定であるという数式７に置き換えた場合である。
　β = α-1　数式７
　例えば、ウェーハ有効領域の半径が４８ｍｍで、面積が６２５ｍｍ２のチップに対し、有効チップ数を最大化する面積の等しい長方形チップの縦横寸法と、チップ内における有効領域の中心位置座標を求める。ただし、チップ縦横寸法の拡大率はチップ形状が正方形であるときを基準に０．５～２．０の範囲とする。
　最初に、３つの交点を選ぶ範囲の格子点集合を用意する。本実施例の場合はチップ縦横寸法の拡大率が０．５～２．０であるから、交点を選ぶ格子点の範囲はx座標もy座標も直径（９６ｍｍ）をチップ縦横寸法拡大率の最小値（０．５）で除した値（１９２ｍｍ）が含まれる０～２００ｍｍの範囲にする。そして、原点を起点にx方向に２５ｍｍ間隔でｙ軸と平行な直線を並べる。y方向にも２５ｍｍ間隔でｘ軸と平行な直線を並べる。こうしてできた格子の交点から異なる任意の３点を選ぶ。３つの交点の全ての組合せについて、各々の組合せの３つの交点を通過する楕円の横寸法縮小率αを数式１～数式３と数式７の連立方程式を解いて求める。
　そうして得られた２８個の候補解を図５に示す。図５には対応する有効チップ数（有効数）、楕円縮小率（チップ拡大率）、チップの縦横寸法、チップ中心を原点とするチップ座標系における有効領域の中心座標（ｘ座標、ｙ座標）を示している。次に特許文献１などの方法で有効チップ数の最大値を求める。
　図６は各候補解のチップ横寸法をチップ縦寸法で除したアスペクト比毎に、有効チップ数の最大値を示している。図７に示す８番目の候補解のチップレイアウトと図８に示す２０番目の候補解のチップレイアウトで有効チップ数が８個となり、これらの有効チップ数は候補解の中で最大であるから、この２つの候補解は求めるべき解の一つである。なお、一般的には、正方形に近いほど有効チップ数がより多くなると予想されているが、図９に示す正方形に近い１４番目の候補解のチップレイアウトでは、有効チップ数が７個にすぎない。
　さて、候補解は有効チップ数が変化する境界にあり、僅かな変化で有効チップ数が減る。そのため、大抵の場合で最適ではない。最適解は有効チップ数が最大となる連続した複数の候補解の間にある。例えば図５に示す７番目の候補解から１２番目の候補解は有効チップ数が共に最大の８個となる連続した候補解であるから、実際に用いる解は、両者の縦横寸法の中間の寸法を選ぶのが良い。具体的には横寸法：(21.96640+23.02020)/2=22.49330、縦寸法：（28.45250+27.15000）/2＝27.80125となる。そうすれば、実際のインバリッドエリアが予想より少し大きい場合や、露光装置のチップレイアウトに多少の位置ずれがあっても、有効チップ数を最大の８個に維持することができる。
　実施例２では、チップ縦寸法と横寸法の拡大率の比を一定とした場合の有効チップ数の最大化について説明する。
　これは、数式４をチップ縦寸法と横寸法の拡大率の比が一定、即ち楕円の長軸の長さと短軸の長さの比が一定であるという数式８に置き換えた場合である。
　β = cα　数式８
　ここで、数式８の係数ｃは正の実数である。
　例えば、ウェーハ有効領域の半径が４８ｍｍで、元のチップ寸法（初期のチップ縦横寸法）が縦横共に２５ｍｍの正方形チップに対し、係数ｃが１であるとき、つまり縦寸法の拡大率βが横寸法の拡大率αと等しいという条件で、有効チップ数が変化する境界のチップ縦横寸法と、チップ内における有効領域の中心位置座標を求める。なお、チップ横寸法の拡大率αは０．５～１．０の範囲とする。
　最初に、３つの交点を選ぶ範囲の格子点集合を用意する。本実施例の場合はチップ横寸法の拡大率αが０．５～１．０であるから、交点を選ぶ格子点の範囲は、０から、直径（９６ｍｍ）をチップ横寸法拡大率の最小値（０．５）で除した値（１９２ｍｍ）が含まれる２００ｍｍまでの範囲をｘ座標の範囲にする。また、ｙ座標の範囲はｘ座標の範囲のｃ倍（１倍）にする。そして、原点を起点にx方向に２５ｍｍ間隔でｙ軸と平行な直線を並べる。y方向にも２５ｍｍ間隔でｘ軸と平行な直線を並べる。こうしてできた格子の交点から異なる任意の３点を選ぶ。３つの交点の全ての組合せについて、各々の組合せの３つの交点を通過する楕円の横寸法縮小率αを数式１～数式３と数式８の高次連立方程式を解いて求める。
　そうして得られた３０個の候補解と有効チップ数の最大値を図１０に示す。図１０では対応する有効チップ数（有効数）、楕円縮小率（チップ拡大率）、チップの縦横寸法、チップ中心を原点とするチップ座標系における有効領域の中心位置（ｘ座標、ｙ座標）を示している。
　図１１は各候補解のチップ縦横寸法の拡大率毎に有効チップ数の最大値を示している。この場合はチップ縦横寸法の拡大率が小さいほど有効チップ数は多くなるので、有効チップ数でチップ縦横寸法の良否を比較することはできないが、有効チップ数が等しければ、チップ拡大率の大きい方がチップ面積を大きく確保でき有利である。図１２に示す４番目の候補解のチップレイアウトと図１３に示す１４番目の候補解のチップレイアウトは、いずれも有効チップ数の最大値が１２個となるが、チップの大きい１４番目の候補解の方が有利である。
　実施例３では、チップ縦寸法及びチップ横寸法の一方を固定し他方で調整する場合、即ち楕円の長軸の長さと短軸の長さのいずれか一方が一定の場合における有効チップ数の最大化について説明する。
　ここでは、チップ縦寸法を変化させずチップ横寸法だけ短くしてゆく場合を示す。
　例えば、ウェーハ有効領域の半径が４８ｍｍで、元のチップ寸法が縦横共に２５ｍｍの正方形チップに対し、数式８の係数ｃを０として、有効チップ数が変化する境界のチップ縦横寸法と、チップ内における有効領域の中心位置座標を求める。なお、チップ横寸法の拡大率αは０．５～１．０の範囲とする。
　最初に、３つの交点を選ぶ範囲の格子点集合を用意する。本実施例の場合はチップ横寸法の拡大率αが０．５～１．０であるから、交点を選ぶ格子点の範囲は、０から、直径（９６ｍｍ）をチップ横寸法拡大率の最小値（０．５）で除した値（１９２ｍｍ）が含まれる２００ｍｍの範囲をｘ座標の範囲にする。ｙ座標の範囲はそのまま０～１００ｍｍの範囲でよい。そして、原点を起点にx方向に２５ｍｍ間隔でｙ軸と平行な直線を並べる。y方向にも２５ｍｍ間隔でｘ軸と平行な直線を並べる。こうしてできた格子の交点から異なる任意の３点を選ぶ。３つの交点の全ての組合せについて、各々の組合せの３つの交点を通過する楕円の横寸法縮小率αを数式１～数式３と数式８の高次連立方程式を解いて求める。
　そうして得られた１５個の候補解と有効チップ数の最大値を図１４に示す。図１４では対応する有効チップ数（有効数）、楕円縮小率（チップ拡大率）、チップの縦横寸法、チップ中心を原点とするチップ座標系における有効領域の中心座標（ｘ座標、ｙ座標）を示している。
　図１５は各候補解のチップ横寸法の拡大率毎に有効チップ数の最大値を示している。この場合はチップ横寸法の拡大率が小さいほど有効チップ数は多くなるので、有効チップ数でチップ横寸法の良否を比較することはできないが、有効チップ数が等しければ、チップ拡大率の大きい方がチップ面積を大きく確保でき有利である。図１６に示す５番目の候補解のチップレイアウトと図１７に示す１１番目の候補解のチップレイアウトは、いずれも有効チップ数の最大値が８個となるが、チップ横寸法の大きい５番目の候補解の方が有利である。
　実施例４では、３つの格子点の組合せを効率よく選ぶ方法について説明する。
　図１の手順Ｓ５で行う３つの格子点の組合せを効率よく選ぶ方法としては、図１８に示す格子上の全格子点でｘ座標もｙ座標も一番小さい格子点をチップ格子座標の原点２１とし、第一格子点をチップ格子座標の原点２１に定める。第二格子点２２は原点以外の格子点から任意に選び、第三格子点２３は第二格子点より原点から遠い格子点から任意に選ぶ。第一格子点～第三格子点の選択にこのような条件を設けることで、全格子点の中から３つの格子点を全て抽出するよりも、３つの格子点の組合せの数を減らすことができ、演算処理の工数を低減し、演算時間を短くすることができる。
　実施例５では、無効な格子点の組合せについて説明する。
　図１の手順Ｓ６で除外する３つの格子点の組合せとして、選んだ３つの格子点が直線上に並んでいる組合せは楕円が通過できないので除外する。３つの格子点が作る三角形が合同な場合を複数選んでも意味が無いので、三辺の長さが等しい組合せは１つだけ残して他は除外する。これらを除いても必要とする候補解は網羅できる。また、演算時間を短くするために、辺の長さを基準に除外したり、内角の大きさを基準に除外しても良い。
　実施例６では、無効な候補解について説明する。
　図１の手順Ｓ８で除外する候補解として、下記交点条件１と交点条件２の一方でも満たさないものは除外する。これは、チップの縦方向あるいは横方向にウェーハ中心を移動しても有効チップ数が減少しないためである。また、下記交点条件３と交点条件４の一方でも満たさない候補解も除外する。これは、交点が無効弧上にあって、交点を含むチップが無効であるからである。さらに、ウェーハにオリフラがある場合は、下記交点条件５を満たさない候補解も除外する。これも、交点を含むチップが有効でないためである。
　交点条件１：３つの交点のx座標の最大値と最小値の積は負である。
　交点条件２：３つの交点のy座標の最大値と最小値の積は負である。
　交点条件３：３つの交点のx座標の絶対値はチップ横寸法の半分未満でない。
　交点条件４：３つの交点のy座標の絶対値はチップ縦寸法の半分未満でない。
　交点条件５：オリフラがある場合、３つの交点のy座標の値はオリフラ有効線のy座標の値よりも大きい。
　実施例７では、本発明に係る演算装置の実施形態について説明する。
　図１９は本実施形態による演算装置の構成を説明するブロック図である。これは演算装置を示しており、演算装置は、入力部１０１、ＣＰＵ１０２、ＲＯＭ１０３、ＲＡＭ１０４、記憶装置１０５、出力部１０６を含むコンピュータである。
　このように構成された演算装置は、主にＣＰＵ１０２がプログラムに従って図１の手順を実行する。つまり、演算装置は、（手順Ｓ１）略円形のウェーハ有効領域内に含まれる初期のチップ形状条件を決定して、当該初期のチップ形状条件に対応したチップ格子からなる格子面を形成する初期値設定部と、（手順Ｓ２）チップ縦横寸法を変化させる条件を設定する変化条件設定部、（手順Ｓ３）チップ形状の変動範囲を定める変動範囲設定部と、（手順Ｓ４）前記変動範囲に応じて、前記格子面内にて前記ウェーハ有効領域の外周を最大化した楕円が収まる領域を定める領域設定部と、（手順Ｓ５）前記領域に含まれる３つの格子点の組合せを抽出する格子点抽出部と、（手順Ｓ６）抽出した３つの格子点の組合せから不要な格子点の組合せを除外する格子点除外部と、（手順Ｓ７）抽出された３つの格子点の組合せのそれぞれについて、当該３つの格子点と交わり、長短の軸が格子線と平行な楕円を求め、各楕円について、少なくとも前記ウェーハ有効領域に対する横寸法及び縦寸法の変化率と、当該楕円内に含まれるチップ格子数である有効チップ数とを含んだ候補解を算出する候補解算出部と、（手順Ｓ８）候補解の中から、不要な候補解を除外する候補解除外部と、（手順Ｓ９）前記初期のチップ形状条件に対して前記候補解の横寸法及び縦寸法の変化率を乗じることで、候補解のチップ縦横寸法を算出するチップ寸法算出部と、（手順Ｓ１０）前記候補解に対応したチップ縦横寸法とウェーハ有効領域の条件から、有効チップの最大数とウェーハ有効領域の中心位置を求めるチップ数算出部と、（手順Ｓ１１）前記候補解のうち半導体チップのレイアウト設計要求内で最も多くの有効チップ数となる解を、設計するチップ形状として選択する選択部と、を備える。なお、各部の詳しい機能については、図１や上記各実施例にて説明したので、ここでの説明は省略する。
　この演算装置はインターネットを介して接続可能なクラウドサーバであってもよい。
　次に、この演算装置を利用した半導体デバイスの製造プロセス（半導体チップの製造方法）を説明する。図２０は半導体デバイスの全体的な製造プロセスのフローを示す図である。
　回路設計２０１では、この演算装置と回路設計用のＣＡＤシステムを用いて半導体デバイスの回路設計を行う。レチクル作製２０２では設計した回路パターンに基づいてレチクルを作製する。一方、ウェーハ製造２０３ではシリコン等の材料を用いてウェーハを製造する。
　ウェーハプロセス２０４は前工程と呼ばれ、上記のマスクとウェーハを用いて、上記の露光装置によりリソグラフィ技術を利用してウェーハ上に実際の回路を形成する。次の組立て２０５は後工程と呼ばれ、ステップ５によって作製されたウェーハを用いて半導体チップ化する工程であり、アッセンブリ工程（ダイシング、ボンディング）、パッケージング工程（チップ封入）等の組み立て工程を含む。検査２０６では組立て２０５で作製された半導体デバイスの動作確認テスト、耐久性テスト等の検査２０６を行う。こうした工程を経て半導体デバイスが完成し、これを出荷２０７する。
　図２０のウェーハプロセス２０４は以下のステップを有する。ウェーハの表面を酸化させる酸化ステップ、ウェーハ表面に絶縁膜を成膜するＣＶＤステップ、ウェーハ上に電極を蒸着によって形成する電極形成ステップ、ウェーハにイオンを打ち込むイオン打ち込みステップ、ウェーハに感光剤を塗布するレジスト処理ステップ、上記の露光装置によって回路パターンをレジスト処理ステップ後のウェーハに転写する露光ステップ、露光ステップで露光したウェーハを現像する現像ステップ、現像ステップで現像したレジスト像以外の部分を削り取るエッチングステップ、エッチングが済んで不要となったレジストを取り除くレジスト剥離ステップである。これらのステップを繰り返し行うことによって、ウェーハ上に多重に回路パターンを形成する。
　なお、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、回路設計システムに供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。
　この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
　プログラムコードを供給するための記憶媒体としては、例えば、フレキシブルディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ－ＲＯＭ，ＣＤ－Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
　また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
　さらに、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
　本発明は、例えば半導体素子、撮像素子（ＣＣＤ等）、液晶表示素子、又は薄膜磁気ヘッド等を製造する際に使用されるパターンレチクルの縦横寸法と露光装置でウェーハ上のショット領域の配列の決定方法に関する。
Ｓ１～Ｓ１１：手順
１１：チップ格子
１２：ウェーハ有効領域外周
１３：縦に最大化した楕円
１４：横に最大化した楕円
１５：チップ格子の範囲
１６：第一格子点
１７：第二格子点
１８：第三格子点
１９：楕円
２０：候補解に対応したチップ格子
２１：座標原点に固定した第一格子点
２２：座標原点以外から選んだ第二格子点
２３：第二格子点より原点から遠い第三格子点
１０１：入力部
１０２：ＣＰＵ
１０３：ＲＯＭ
１０４：ＲＡＭ
１０５：記憶装置
１０６：出力部
２０１：回路設計
２０２：レチクル作製
２０３：ウェーハ製造
２０４：ウェーハプロセス
２０５：組立て
２０６：検査
２０７：出荷
 

Claims (13)

  1. 　略円形のウェーハ有効領域内に含まれる初期のチップ形状条件を決定して、当該初期のチップ形状条件に対応したチップ格子からなる格子面を形成する初期値設定工程と、
    　チップ形状の変動範囲を定める変動範囲設定工程と、　前記変動範囲に応じて、前記格子面内にて前記ウェーハ有効領域の外周を最大化した楕円が収まる領域を定める領域設定工程と、
    　前記領域に含まれる３つの格子点の組合せを抽出する格子点抽出工程と、
    　抽出された３つの格子点の組合せのそれぞれについて、当該３つの格子点と交わり、長短の軸が格子線と平行な楕円を求め、各楕円について、少なくとも前記ウェーハ有効領域に対する横寸法及び縦寸法の変化率と、当該楕円内に含まれるチップ格子数である有効チップ数とを含んだ候補解を算出する候補解算出工程と、
    　前記初期のチップ形状条件に対して前記候補解の横寸法及び縦寸法の変化率を乗じることで、候補解のチップ縦横寸法を算出するチップ寸法算出工程と、
    　前記候補解に対応したチップ縦横寸法とウェーハ有効領域の条件から、有効チップの最大数とウェーハ有効領域の中心位置を求めるチップ数算出工程と、
    　前記候補解のうち半導体チップのレイアウト設計要求内で最も多くの有効チップ数となる解を、設計するチップ形状として選択する選択工程と、
    を備える半導体チップの設計方法。
  2. 　さらに、前記変動範囲設定工程におけるチップ形状の変動範囲を定める前提として、チップ縦横寸法を変化させる条件を設定する変化条件設定工程を備える請求項１に記載の半導体チップの設計方法。
  3. 　さらに、前記格子点抽出工程にて抽出した３つの格子点の組合せから不要な格子点の組合せを除外する格子点組合せ除外工程を備える請求項１又は２に記載の半導体チップの設計方法。
  4. 　さらに、前記候補解算出工程にて算出した候補解の中から、不要な候補解を除外する候補解除外工程を備える請求項１から３のいずれか一項に記載の半導体チップの設計方法。
  5. 　前記変化条件設定工程において、楕円の長軸の長さと短軸の長さの積が一定であるという条件を設定した請求項２に記載の半導体チップの設計方法。
  6. 　前記変化条件設定工程において、楕円の長軸の長さと短軸の長さの比が一定であるという条件を設定した請求項２に記載の半導体チップの設計方法。
  7. 　前記変化条件設定工程において、楕円の長軸の長さと短軸の長さの一方が一定であるという条件を設定した請求項２に記載の半導体チップの設計方法。
  8. 　前記格子点抽出工程において、第一格子点を固定し、それ以外の格子点から第二格子点を選び、第一格子点と第二格子点の距離よりも第一格子点からの距離が長い格子点を第三格子点として選ぶ請求項１から７のいずれか一項に記載の半導体チップの設計方法。
  9. 　前記格子点組合せ除外工程において、３つの格子点が直線上に並んでいる組合せ、３つの格子点が作る三角形が合同な場合で重複する組合せ、及び三辺の長さが等しい組合せで重複するものの少なくともいずれか一つを除外する請求項３に記載の半導体チップの設計方法。
  10. 　前記候補解除外工程において、３つの格子点を頂点とする三角形の中にウェーハ中心がない場合、３つの格子点を含むチップが有効でない場合、及び、ウェーハ中心よりｙ座標の値が小さい位置にｘ軸と平行なオリフラがある場合に３つの交点のy座標の値の１つでもオリフラ有効線のy座標の値よりも小さい場合の少なくともいずれか一つに当てはまる候補解を除外する請求項４に記載の半導体チップの設計方法。
  11. 　コンピュータに、請求項１から請求項１０のいずれか一項に記載の半導体チップの設計方法を実行させる半導体チップの設計プログラム。
  12. 　請求項１から請求項１０のいずれか一項に記載の半導体チップの設計方法を用いて設計された半導体デバイスを製造する半導体デバイスの製造方法。
  13. 　略円形のウェーハ有効領域内に含まれる初期のチップ形状条件を決定して、当該初期のチップ形状条件に対応したチップ格子からなる格子面を形成する初期値設定部と、
    　チップ形状の変動範囲を定める変動範囲設定部と、
    　前記変動範囲に応じて、前記格子面内にて前記ウェーハ有効領域の外周を最大化した楕円が収まる領域を定める領域設定部と、
    　前記領域に含まれる３つの格子点の組合せを抽出する格子点抽出部と、
    　抽出された３つの格子点の組合せのそれぞれについて、当該３つの格子点と交わり、長短の軸が格子線と平行な楕円を求め、各楕円について、少なくとも前記ウェーハ有効領域に対する横寸法及び縦寸法の変化率と、当該楕円内に含まれるチップ格子数である有効チップ数とを含んだ候補解を算出する候補解算出部と、
    　前記初期のチップ形状条件に対して前記候補解の横寸法及び縦寸法の変化率を乗じることで、候補解のチップ縦横寸法を算出するチップ寸法算出部と、
    　前記候補解に対応したチップ縦横寸法とウェーハ有効領域の条件から、有効チップの最大数とウェーハ有効領域の中心位置を求めるチップ数算出部と、
    　前記候補解のうち半導体チップのレイアウト設計要求内で最も多くの有効チップ数となる解を、設計するチップ形状として選択する選択部と、
    を備える演算装置。
     
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