JPWO2018216091A1 - 半導体チップの設計方法、半導体チップの設計プログラム、半導体デバイスの製造方法、及び演算装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000013461 design Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000004364 calculation method Methods 0.000 claims description 19
- 238000000605 extraction Methods 0.000 claims description 8
- 230000007717 exclusion Effects 0.000 claims description 5
- 238000004458 analytical method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 11
- 230000014509 gene expression Effects 0.000 description 11
- 238000003860 storage Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000007630 basic procedure Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/18—Manufacturability analysis or optimisation for manufacturability
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
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Abstract
Description
制約条件1:チップの面積は一定
制約条件2:チップ縦寸法と横寸法の拡大率の比は一定
手順S1(初期値設定工程)では半導体のレイアウト設計で初期のチップ形状条件を決定する。具体的にはチップ形状条件として、チップ縦横寸法、又はチップ面積を決定する。この初期のチップ形状条件は、略円形のウェーハ有効領域内に少なくとも1つの矩形の半導体チップが収まる形状に決定する。そして、この初期のチップ形状条件を基準に図2に示すようなチップ格子11からなる格子面を形成する。
α2(x2-x0)2 + β2(y2-y0)2 - r2 = 0 数式2
α2(x3-x0)2 + β2(y3-y0)2 - r2 = 0 数式3
β = f(α) 数式4
α:楕円横方向の縮小率(チップ横方向の拡大率)
β:楕円縦方向の縮小率(チップ縦方向の拡大率)
x0:楕円中心のx座標
y0:楕円中心のy座標
x1:元のチップ格子における第一交点のx座標
y1:元のチップ格子における第一交点のy座標
x2:元のチップ格子における第二交点のx座標
y2:元のチップ格子における第二交点のy座標
x3:元のチップ格子における第三交点のx座標
y3:元のチップ格子における第三交点のy座標
r:元のウェーハ有効領域円の半径
b1 = βb0 数式6
つまり、これは図1の手順S2におけるチップ縦横寸法を変化させる条件として、数式4をチップ面積が一定、即ち楕円の長軸の長さと短軸の長さの積が一定であるという数式7に置き換えた場合である。
β = α-1 数式7
これは、数式4をチップ縦寸法と横寸法の拡大率の比が一定、即ち楕円の長軸の長さと短軸の長さの比が一定であるという数式8に置き換えた場合である。
β = cα 数式8
ここで、数式8の係数cは正の実数である。
ここでは、チップ縦寸法を変化させずチップ横寸法だけ短くしてゆく場合を示す。
図1の手順S5で行う3つの格子点の組合せを効率よく選ぶ方法としては、図18に示す格子上の全格子点でx座標もy座標も一番小さい格子点をチップ格子座標の原点21とし、第一格子点をチップ格子座標の原点21に定める。第二格子点22は原点以外の格子点から任意に選び、第三格子点23は第二格子点より原点から遠い格子点から任意に選ぶ。第一格子点〜第三格子点の選択にこのような条件を設けることで、全格子点の中から3つの格子点を全て抽出するよりも、3つの格子点の組合せの数を減らすことができ、演算処理の工数を低減し、演算時間を短くすることができる。
図1の手順S6で除外する3つの格子点の組合せとして、選んだ3つの格子点が直線上に並んでいる組合せは楕円が通過できないので除外する。3つの格子点が作る三角形が合同な場合を複数選んでも意味が無いので、三辺の長さが等しい組合せは1つだけ残して他は除外する。これらを除いても必要とする候補解は網羅できる。また、演算時間を短くするために、辺の長さを基準に除外したり、内角の大きさを基準に除外しても良い。
図1の手順S8で除外する候補解として、下記交点条件1と交点条件2の一方でも満たさないものは除外する。これは、チップの縦方向あるいは横方向にウェーハ中心を移動しても有効チップ数が減少しないためである。また、下記交点条件3と交点条件4の一方でも満たさない候補解も除外する。これは、交点が無効弧上にあって、交点を含むチップが無効であるからである。さらに、ウェーハにオリフラがある場合は、下記交点条件5を満たさない候補解も除外する。これも、交点を含むチップが有効でないためである。
交点条件1:3つの交点のx座標の最大値と最小値の積は負である。
交点条件2:3つの交点のy座標の最大値と最小値の積は負である。
交点条件3:3つの交点のx座標の絶対値はチップ横寸法の半分未満でない。
交点条件4:3つの交点のy座標の絶対値はチップ縦寸法の半分未満でない。
交点条件5:オリフラがある場合、3つの交点のy座標の値はオリフラ有効線のy座標の値よりも大きい。
図19は本実施形態による演算装置の構成を説明するブロック図である。これは演算装置を示しており、演算装置は、入力部101、CPU102、ROM103、RAM104、記憶装置105、出力部106を含むコンピュータである。
この演算装置はインターネットを介して接続可能なクラウドサーバであってもよい。
11:チップ格子
12:ウェーハ有効領域外周
13:縦に最大化した楕円
14:横に最大化した楕円
15:チップ格子の範囲
16:第一格子点
17:第二格子点
18:第三格子点
19:楕円
20:候補解に対応したチップ格子
21:座標原点に固定した第一格子点
22:座標原点以外から選んだ第二格子点
23:第二格子点より原点から遠い第三格子点
101:入力部
102:CPU
103:ROM
104:RAM
105:記憶装置
106:出力部
201:回路設計
202:レチクル作製
203:ウェーハ製造
204:ウェーハプロセス
205:組立て
206:検査
207:出荷
Claims (13)
- 略円形のウェーハ有効領域内に含まれる初期のチップ形状条件を決定して、当該初期のチップ形状条件に対応したチップ格子からなる格子面を形成する初期値設定工程と、
チップ形状の変動範囲を定める変動範囲設定工程と、 前記変動範囲に応じて、前記格子面内にて前記ウェーハ有効領域の外周を最大化した楕円が収まる領域を定める領域設定工程と、
前記領域に含まれる3つの格子点の組合せを抽出する格子点抽出工程と、
抽出された3つの格子点の組合せのそれぞれについて、当該3つの格子点と交わり、長短の軸が格子線と平行な楕円を求め、各楕円について、少なくとも前記ウェーハ有効領域に対する横寸法及び縦寸法の変化率と、当該楕円内に含まれるチップ格子数である有効チップ数とを含んだ候補解を算出する候補解算出工程と、
前記初期のチップ形状条件に対して前記候補解の横寸法及び縦寸法の変化率を乗じることで、候補解のチップ縦横寸法を算出するチップ寸法算出工程と、
前記候補解に対応したチップ縦横寸法とウェーハ有効領域の条件から、有効チップの最大数とウェーハ有効領域の中心位置を求めるチップ数算出工程と、
前記候補解のうち半導体チップのレイアウト設計要求内で最も多くの有効チップ数となる解を、設計するチップ形状として選択する選択工程と、
を備える半導体チップの設計方法。 - さらに、前記変動範囲設定工程におけるチップ形状の変動範囲を定める前提として、チップ縦横寸法を変化させる条件を設定する変化条件設定工程を備える請求項1に記載の半導体チップの設計方法。
- さらに、前記格子点抽出工程にて抽出した3つの格子点の組合せから不要な格子点の組合せを除外する格子点組合せ除外工程を備える請求項1又は2に記載の半導体チップの設計方法。
- さらに、前記候補解算出工程にて算出した候補解の中から、不要な候補解を除外する候補解除外工程を備える請求項1から3のいずれか一項に記載の半導体チップの設計方法。
- 前記変化条件設定工程において、楕円の長軸の長さと短軸の長さの積が一定であるという条件を設定した請求項2に記載の半導体チップの設計方法。
- 前記変化条件設定工程において、楕円の長軸の長さと短軸の長さの比が一定であるという条件を設定した請求項2に記載の半導体チップの設計方法。
- 前記変化条件設定工程において、楕円の長軸の長さと短軸の長さの一方が一定であるという条件を設定した請求項2に記載の半導体チップの設計方法。
- 前記格子点抽出工程において、第一格子点を固定し、それ以外の格子点から第二格子点を選び、第一格子点と第二格子点の距離よりも第一格子点からの距離が長い格子点を第三格子点として選ぶ請求項1から7のいずれか一項に記載の半導体チップの設計方法。
- 前記格子点組合せ除外工程において、3つの格子点が直線上に並んでいる組合せ、3つの格子点が作る三角形が合同な場合で重複する組合せ、及び三辺の長さが等しい組合せで重複するものの少なくともいずれか一つを除外する請求項3に記載の半導体チップの設計方法。
- 前記候補解除外工程において、3つの格子点を頂点とする三角形の中にウェーハ中心がない場合、3つの格子点を含むチップが有効でない場合、及び、ウェーハ中心よりy座標の値が小さい位置にx軸と平行なオリフラがある場合に3つの交点のy座標の値の1つでもオリフラ有効線のy座標の値よりも小さい場合の少なくともいずれか一つに当てはまる候補解を除外する請求項4に記載の半導体チップの設計方法。
- コンピュータに、請求項1から請求項10のいずれか一項に記載の半導体チップの設計方法を実行させる半導体チップの設計プログラム。
- 請求項1から請求項10のいずれか一項に記載の半導体チップの設計方法を用いて設計された半導体デバイスを製造する半導体デバイスの製造方法。
- 略円形のウェーハ有効領域内に含まれる初期のチップ形状条件を決定して、当該初期のチップ形状条件に対応したチップ格子からなる格子面を形成する初期値設定部と、
チップ形状の変動範囲を定める変動範囲設定部と、
前記変動範囲に応じて、前記格子面内にて前記ウェーハ有効領域の外周を最大化した楕円が収まる領域を定める領域設定部と、
前記領域に含まれる3つの格子点の組合せを抽出する格子点抽出部と、
抽出された3つの格子点の組合せのそれぞれについて、当該3つの格子点と交わり、長短の軸が格子線と平行な楕円を求め、各楕円について、少なくとも前記ウェーハ有効領域に対する横寸法及び縦寸法の変化率と、当該楕円内に含まれるチップ格子数である有効チップ数とを含んだ候補解を算出する候補解算出部と、
前記初期のチップ形状条件に対して前記候補解の横寸法及び縦寸法の変化率を乗じることで、候補解のチップ縦横寸法を算出するチップ寸法算出部と、
前記候補解に対応したチップ縦横寸法とウェーハ有効領域の条件から、有効チップの最大数とウェーハ有効領域の中心位置を求めるチップ数算出部と、
前記候補解のうち半導体チップのレイアウト設計要求内で最も多くの有効チップ数となる解を、設計するチップ形状として選択する選択部と、
を備える演算装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2017/019143 WO2018216091A1 (ja) | 2017-05-23 | 2017-05-23 | 半導体チップの設計方法、半導体チップの設計プログラム、半導体デバイスの製造方法、及び演算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2018216091A1 true JPWO2018216091A1 (ja) | 2020-03-26 |
JP6888771B2 JP6888771B2 (ja) | 2021-06-16 |
Family
ID=64396336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019519832A Active JP6888771B2 (ja) | 2017-05-23 | 2017-05-23 | 半導体チップの設計方法、半導体チップの設計プログラム、半導体デバイスの製造方法、及び演算装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10810340B2 (ja) |
JP (1) | JP6888771B2 (ja) |
WO (1) | WO2018216091A1 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3212812B2 (ja) | 1994-09-22 | 2001-09-25 | 株式会社リコー | チップレイアウト方法 |
JPH0927445A (ja) | 1995-07-13 | 1997-01-28 | Nikon Corp | ショットマップ作成方法 |
JP3612995B2 (ja) * | 1998-03-26 | 2005-01-26 | ソニー株式会社 | 最大理論収量の自動計算装置および最大理論収量の自動計算をコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記録媒体 |
JP2000195824A (ja) | 1998-12-25 | 2000-07-14 | Texas Instr Japan Ltd | 半導体チップの配置方法 |
US6522940B1 (en) | 1999-12-28 | 2003-02-18 | Koninklijke Philips Electronics N.V. | Method and system for varying die shape to increase wafer productivity |
JP2003257843A (ja) | 2002-03-06 | 2003-09-12 | Canon Inc | チップ配置決定装置及び方法 |
JP4298571B2 (ja) | 2004-04-13 | 2009-07-22 | キヤノン株式会社 | 感光基板へのチップ配置位置を決定するための相対位置決定方法、演算装置、露光装置、及びデバイス製造方法 |
JP2007250975A (ja) | 2006-03-17 | 2007-09-27 | Fujitsu Ltd | 半導体集積回路の設計方法 |
-
2017
- 2017-05-23 WO PCT/JP2017/019143 patent/WO2018216091A1/ja active Application Filing
- 2017-05-23 JP JP2019519832A patent/JP6888771B2/ja active Active
- 2017-05-23 US US16/615,942 patent/US10810340B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US10810340B2 (en) | 2020-10-20 |
WO2018216091A1 (ja) | 2018-11-29 |
US20200175218A1 (en) | 2020-06-04 |
JP6888771B2 (ja) | 2021-06-16 |
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Date | Code | Title | Description |
---|---|---|---|
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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