JP2522297B2

JP2522297B2 - 半導体ウエハ−

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Publication number: JP2522297B2
Application number: JP62084684A
Authority: JP
Inventors: 通孝窪田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-04-08
Filing date: 1987-04-08
Publication date: 1996-08-07
Anticipated expiration: 2011-08-07
Also published as: JPS63250811A

Description

【発明の詳細な説明】 A.産業上の利用分野本発明は、格子状に配列される複数の半導体装置が各
製造工程を経て形成される半導体ウエハーに関し、特
に、そのウエハー上のチップの配置方法に特徴を有する
半導体ウエハーに関する。

B.発明の概要本発明は、格子状に配列される複数の半導体装置が各
製造工程を経て形成される半導体ウエハーにおいて、そ
の各製造工程で発生する半導体装置形成上の無効部分が
複数の工程に亘って重ね合わされた無効領域以外を有効
領域とし、その有効領域内でチップの数が最大となる位
置に複数の半導体装置を形成することにより、最大の収
率を得るものである。

C.従来の技術一般に、各種の半導体装置は、所定の規格サイズの半
導体ウエハーを用いて製造されており、その製造技術に
おいては、酸化工程，エッチング工程，イオン注入工
程,CVD工程，金属蒸着工程等の種々の工程で半導体ウエ
ハーに微細な加工を施している。

このような各種の半導体装置を製造するための各製造
工程は、その半導体装置によって異なるが、その各製造
工程では、それぞれの半導体製造装置に半導体ウエハー
がセットされ、所定の処理が施されることになる。例え
ば、RIE（反応性イオンエッチング）工程ではRIE装置に
半導体ウエハーがセットされ、CVD工程ではCVD装置（気
相成長装置）に半導体ウエハーがセットされる。

ところで、半導体ウエハー上には、通常複数のチップ
がフォトリソグラフィ技術を用いて形成されるが、その
チップの配列の仕方は、カッティング工程を考慮して縦
横にマトリクス状に配列しており、且つ半導体ウエハー
の円周の一部をその面方位に依存して切り欠いてなるオ
リエンテーションフラットを基準にして配列している。
このオリエンテーションフラットを基準に各チップをマ
トリクス状に配列することにより、半導体ウエハーの表
面全域にわたって半導体装置を形成することができ、１
枚の半導体ウエハーから多くの半導体装置を形成するこ
とができる。

D.発明が解決しようとする問題点しかしながら、半導体装置の製造技術においては、１
枚の半導体ウエハー当たりの良品チップの数を多くする
ことが望まれており、従来のようなチップの配列を半導
体ウエハーに対して行っていた場合には、必ずしも最大
の収率を得るものでないことが判明した。

すなわち、半導体装置の製造の各プロセスにおいて
は、第４図に示すように、各製造装置にセットとする場
合のクランプ部材や爪部等によって、所定の処理が行わ
れない無効部分が発生する。第４図中、半導体ウエハー
40上に斜線で示す領域41は、例えば半導体ウエハー40を
RIE装置にセットする場合に、その半導体ウエハー40を
保持するための爪部が当接し、このためRIE処理が施さ
れない無効部分を示している。また、同じく第４図中、
半導体ウエハー40上に点を付して示す領域42は、例えば
半導体ウエハー40をイオン注入装置にセットして、この
セットした場合のクランプ部材が当接する領域であっ
て、この領域には不純物が注入されずに無効部分とな
る。また、それぞれCVD装置や金属蒸着装置にセットし
たときにも同様な無効部分が生ずることになる。

そして、上述のようにマトリクス状に配列され且つ半
導体ウエハーのオリエンテーションフラットを基準にし
て配列される従来のチップの配列方法では、上記無効部
分に幾つかのチップが掛かることになり、最大の収率が
望まれているにも拘わらず、そのチップの分だけ歩留り
の低下を生じていた。

そこで、本発明は上述の問題点に鑑み、最大の収率が
得られる半導体ウエハーの提供を目的とする。

E.問題点を解決するための手段本発明は、半導体装置の各製造工程で発生する半導体
装置形成上の無効部分が複数の工程に亘って重ね合わさ
れた無効領域以外を有効領域とし、その有効領域内で格
子状に配列されたチップの数が最大となる位置に複数の
半導体装置を形成した半導体ウエハーにより上述の技術
的課題を解決する。

F.作用半導体装置の各製造工程で発生する半導体装置形成上
の無効部分を重ね合わせた無効領域は、チップがその一
部でもさし掛かった場合にチップが不良品となる領域で
あり、その無効領域以外の有効領域内にチップを形成す
ることで、そのチップは全て良品となり得る。そして、
本発明の半導体ウエハーは、その有効領域内にチップの
サイズ等のデータに基づいて最適なチップの配列を行
い、最大の収率を得るものである。

G.実施例本発明の好適な実施例を図面を参照しながら説明す
る。

本実施例の半導体ウエハーは、次のような手段によっ
てチップの配列が決定されるものであり、最大の収率を
得て、歩留りの向上を実現することができるものであ
る。

Ｇ−（基本的なフローチャート）本実施例の半導体ウエハーのチップの配列の手段につ
いて、第１図に示すフローチャートを引用しながら説明
する。なお、このフローチャートは、例えば、そのまま
本実施例の半導体ウエハーの設計のための電子計算機の
アルゴリズムに対応させることができる。

まず始めに、第１の手順（ステップ）として、各製
造工程の無効部分を例えば電子計算機の記憶装置等へ入
力する。各製造工程とは、半導体ウエハーが処理される
種々の製造工程に及び、例えば酸化工程,RIE工程，イオ
ン注入工程,CVD工程，金属蒸着工程，フォトリソグラフ
ィ工程などの微細加工が行われる各工程を言う。無効部
分は、上述のような各製造工程で使用される製造装置に
セットされる場合に発生する領域であって、後述するよ
うに、クランプ部材や爪部等によって所定の処理が行わ
れない半導体ウエハー上の領域である。この無効部分
は、各製造装置毎に測定して求めることができ、光学的
手段を以て測定して求めても良い。この無効部分を重ね
合わせることによって、プロセス全体の無効領域を求め
ることができるが、例えば電子計算機を用いる場合に
は、各製造工程の無効部分をメモリーに記憶させ、当該
電子計算機のメモリ空間上で無効領域を求めるようにし
ても良い。

次に、第２の手順（ステップ）として、有効領域を
算出する。有効領域は、半導体ウエハー上の上記各製造
工程毎の無効部分を重ね合わせた無効領域以外の領域で
ある。例えば電子計算機を用いる場合では、上記メモリ
空間上の演算によって簡単に求めることができる。な
お、第１の手順と第２の手順における無効領域や有効領
域のデータは、必ずしも電子計算機のデータとして取り
扱う必要はなく、マニュアルなデータであっても良く、
マイクロフィルムその他の光学的資料として保存するよ
うなものであっても良い。

このように有効領域を求めた後、第３の手順（ステッ
プ）として製造すべき半導体装置のチップサイズを入
力する。このチップサイズは、半導体ウエハー上に形成
されるチップの単位長を、例えば後述するような縦の寸
法ｂ（Ｙ方向）と横の寸法ａ（Ｘ方向）を以て示すもの
である。このチップサイズとしては、チップ毎の破断の
ための溝の寸法を配慮したものとしても良い。

次に、第４の手順（ステップ）としてチップの格子
モデルを設定する。この格子モデルは上述のチップサイ
ズのデータを基礎に、チップを縦横に並べて展開したも
のである。すなわち、格子モデルは上記チップサイズの
チップを一単位とする枡目状のものであって、Ｙ方向の
直線が間隔ａを以て配され且つＸ方向の直線が間隔ｂを
以て配されてなるものである。そして、各格子が上記有
効領域の内部に有るか否かを判断して、後述するような
手段によって有効領域内のチップ数Ｎを算定することが
できる。

このような格子モデルの設定後、第５の手順（ステッ
プ）として、有効領域の基準点に格子モデルの基準点
を置く。この有効領域の基準点は有効領域に固定された
任意の点を選択することができ、有効領域が例えば略円
形状であるときには、後述するようにその円の中心を有
効領域の基準点として選択することができる。また、格
子モデルの基準点は、例えば当該格子モデルの無限遠ま
で延在されたうちの任意の格子点を選択することがで
き、この格子モデルの基準点は単に当該格子モデルをチ
ップサイズ内で有効領域との間で相対的に動かす場合の
始点として機能するに過ぎない。また、有効領域の基準
点に格子モデルの基準点を置くことで、当初、両者の平
面上の位置は一致することになる。なお、格子モデルの
基準点として、必ずしも格子点を選択する必要はなく、
格子モデルの平面内の任意の一点を選択することができ
る。

この第５の手順では、さらに変数α，βが導入され
る。変数αは、格子モデルの平面内に有効領域を配した
場合の有効領域の基準点と格子モデルの基準点のＸ方向
の位置の差に対応する変数であって、そのＸ方向の位置
の差をΔＸとすると、変数αはΔX/aで定義される（ａ
はチップのＸ方向の単位長。）。また、変数βは、格子
モデルの平面内に有効領域を配した場合の有効領域の基
準点と格子モデルの基準点のＹ方向の位置の差に対応す
る変数であって、そのＹ方向の位置の差をΔＹとする
と、変数βはΔY/bで定義される（ｂはチップのＹ方向
の単位長。）。上述のように有効領域の基準点に格子モ
デルの基準点を置く場合には、ΔＸ＝ΔＹ＝０であるこ
とからα＝β＝０であり、これは両者の平面上の位置が
一致することを意味する。そして、これら変数α，βを
変化させることで格子モデルが有効領域のある平面内を
移動することになる。ここで、これら変数α，βは、０
≦α，β≦１の範囲にされる。これは、格子モデルを１
チップ分以上移動させることは、格子モデルのパターン
上チップ数Ｎを算定する上で不要だからであり、上記範
囲で充分に最大のチップ数Ｎを求めることができる。

次に、第６の手順（ステップ）として、有効領域内
のチップ数Ｎをカウントする。このカウントの手段は、
後述するような手段を以て行うことができ、格子モデル
上の各格子が有効領域内に有るか否かを判断しながら、
有効領域内に含まれるチップの総数Ｎを求める。求めた
チップ数Ｎは、電子計算機においてはメモリ等の記憶装
置に記憶され、このとき、そのチップ数Ｎを与えた変数
α，βの値も同時に記憶する。

次に、第７の手順（ステップ）として、上記変数
α，βがα＝β＝１か否かを判断する。すなわち、格子
モデルの有効領域の平面上における１チップの範囲内で
の移動操作が終点に達したか否かを判断する。

この判断が“NO"の場合には、第８の手順に進む。ま
た、この判断が“YES"の場合には第９の手順に進む。

上記第７の手順で判断が“NO"の場合すなわち変数
α，βがα＝β＝１でない場合、その変数αおよびβの
値を変動させる。この変数α，βの変動量は、上記格子
モデルの有効領域の平面内の移動操作量に対応する。変
数α，βの変動量を細かくすることで、格子モデルが少
しずつ動かされることになるが、これら変数α，βの変
動量は、ステッパ等の製造装置の精度等を考慮して定め
ることができる。

このように変数α，βの値を変動させたところで、再
び第６の手順に戻る。これは、第６の手順，第７の手
順，第８の手順からなるループで、格子モデルがその１
チップサイズに亘る領域内で移動操作されて、その各チ
ップ数Ｎをそれぞれカウントすることを意味する。

上記第７の手順で判断が“YES"の場合には第９の手順
に進み、上述の第６の手順，第７の手順，第８の手順か
らなるループで得られた最大のチップ数Ｎと、その時の
変数α，βの値を出力する。これが最大の収率を与える
データとなり、その時の変数αおよびβは、有効領域の
基準点に対してどのように格子モデルの基準点を配置す
るかを指標するものとなる。そして、本実施例の半導体
ウエハーは、そのデータに基づいたウエハーの加工を行
うことで、最大の収率を得ることが可能となる。例え
ば、露光装置で自動的に計算させてウエハーを作成すれ
ば良い。

Ｇ−（有効領域の算定）本実施例の半導体ウエハーは、上述のような着想に従
ってチップの配列が決定され、最大の収率を得ることが
可能となるが、特に、その有効領域の算定は、チップの
配列上重要な事項である。ここで、その有効領域の算定
について、第２図を参照しながら説明する。

有効領域は、各製造工程で発生する半導体装置形成上
の無効部分が複数の工程に亘って重ね合わされた無効領
域以外の領域である。ここで、各製造工程で発生する半
導体装置形成上の無効部分について第２図を参照しなが
ら説明する。まず、半導体ウエハー21は、例えばRIE装
置にセットされた半導体ウエハーであり、RIE装置にセ
ットする場合の爪部に対応した無効部分25を有してい
る。すなわち、この無効部分25にはRIE処理が行われな
い。また、半導体ウエハー22は、例えばイオン注入装置
にセットされた半導体ウエハーであり、イオン注入装置
の場合にはウエハーを回転させながら作業を行うことか
ら当該半導体ウエハー22の周囲はクランプされ、そのク
ランプ部材に対応した無効部分26が生ずることになる。
また、半導体ウエハー23は、例えば金属蒸着装置にセッ
トされた半導体ウエハーであり、その金属蒸着装置にセ
ットする場合の爪部等に対応した無効部分27が生ずるこ
とになる。

このように、各製造工程においては、それぞれ半導体
ウエハー21,22,23上に形成される無効部分25,26,27のよ
うに、各製造工程における処理が無効となる無効部分が
生ずるが、本実施例においては、それを重ね合わせて無
効領域を得る。半導体ウエハー24は、上述の無効部分2
5,26,27を重ね合わせた無効領域28を斜線部を以て示し
ており、当該半導体ウエハー24上、その無効領域28以外
の領域が全ての製造工程に亘り有効な処理が施される有
効領域29となる。そして、このような有効領域29に対し
て上述のようなチップの配列を行い、半導体装置を形成
することで、最大の収率を挙げることが可能となる。

ただし、実際にはスクライブしやすくするため、ある
いは数チップを１ショットで露光するため等により、明
らかに無効となる部分にもチップを配置することがあ
る。

このように本実施例の半導体ウエハーは、各製造工程
における無効部分を重ね合わせた無効領域以外の領域を
有効領域として求めているが、その有効領域の算定は、
無効部分のデータを入力しながら行う電子計算機上のも
のであっても良く、無効部分の光学的資料等を以て行う
ものであっても良い。

Ｇ−（チップ数のカウントの一例）上述のような基本的なフローチャート（第１図参照）
に従ってチップの配列が決定する本実施例の半導体ウエ
ハーは、１枚のウエハーから最大の収率を得ることがで
きる。そのため、上述のような格子モデルを用いて、有
効領域内を１チップの範囲で動かしながら、チップ数Ｎ
をカウントしている。

ところで、そのカウント方法については、種々な他の
方法で行うことも可能であるが、ここでは有効領域を９
つのブロックに分け、チップ数Ｎをカウントする方法に
ついて第３図を参照しながら説明する。

まず、第３図に示すように、破線で示す半導体ウエハ
ー31の有効領域32が半径ｒの略円形であると仮定する。
次に、有効領域32の中心点を有効領域の基準点Ｏとし、
この基準点Ｏを基準としてＸ方向とＹ方向を示すＸ軸,Y
軸を定める。このようにして有効領域の平面に座標を設
けた後、形成すべき半導体装置のチップサイズを基礎と
して格子モデルを設定する。この第３図では、チップサ
イズはＸ方向に単位長ａであり、Ｙ方向に単位長ｂであ
る。

以上を前提として、変数α，βを変動させながら、そ
の有効領域内のチップ数Ｎをカウントする。ここで、変
数αは、上述のように、格子モデルの平面内に有効領域
を配した場合の有効領域の基準点Ｏと格子モデルの基準
点ＰのＸ方向の位置の差ΔＸに対応する変数であって、
そのＸ方向の位置の差をΔＸとすると、変数αはΔX/a
で定義される。また、変数βについても、上述のよう
に、格子モデルの平面内に有効領域を配した場合の有効
領域の基準点Ｏと格子モデルの基準点ＰのＹ方向の位置
の差ΔＹに対応する変数であって、そのＹ方向の位置の
差をΔＹとすると、変数βはΔY/bで定義される。した
がって、第３図に示すように、変数αおよびβが０でも
なく１でもない時には、１つの格子モデル上のチップ内
に有効領域の基準点Ｏが配されることになり、α＝β＝
０で各基準点O,Pは一致する。また、変数α，βの値が
増加すればする程、格子モデルの有効領域に対する相対
的な位置は、上記基準点Ｏを中心とするXY平面の第２象
限側にずれて行くことになる。

このような変数α，βを用いながら、格子モデルを９
つのブロックに分割する。これら９つのブロックは、格
子モデルの基準点Ｐを有するチップの辺を延長した直線
X₁,X₂,Y₁,Y₂により分割されるブロックである。まず、
第９のブロックBK9は格子モデルの基準点Ｐを有するチ
ップのブロックであり、そのチップ数N₉は常に１であ
る。第２のブロックBK2と第６のブロックBK6はそれぞれ
第９のブロックBK9のＹ方向に有るブロックであり、直
線Y₁,Y₂に挟まされて存在する。第８のブロックBK8と第
４のブロックBK4はそれぞれ第９のブロックBK9のＸ方向
に有るブロックであり、直線X₁,X₂に挟まされて存在す
る。また、第１のブロックBK1は第９のブロックBK9の第
１象限側に配されており、第３のブロックBK3は第９の
ブロックBK9の第２象限側に配されている。また、第５
のブロックBK5は第９のブロックBK9の第３象限側に配さ
れており、第７のブロックBK7は第９のブロックBK9の第
４象限側に配されている。

このような各ブロックBK1〜BK9に分割したところで、
各ブロックにおけるチップ数をカウントする。

まず、第２のブロックBK2の内部のチップ数N₂につい
ては、「但し、α_MAX＝max（α,1−α），また、記号［］は
ガウスの記号（記号内の数を超えない最大の整数を表
す。）である。」で表される。この理由について簡単に説明すると、第２
のブロックBK2は、第３図の中の直線Y₁,Y₂に挟まれた領
域であり、格子モデルの格子点は、各直線Y₁,Y₂の上に
存在する。これら直線Y₁,Y₂と有効領域32の交点のＹ座
標y₁,y₂は、有効領域32が略円形とされることから、そ
れぞれであって、このうち絶対値の小さい方（すなわち格子点
が含まれるか否かが問題となる側）は、上述のに表されるように、αと（１−α）を比較して大きい方
の因子を有する座標y₁,y₂が選択される。そして、上記
第９のブロックBK9の部分の変位分βｂ（＝ΔＹ）を差
し引き、全体をチップのＹ方向の単位長ｂで割り、全体
をガウスの記号で括れば、第２のブロックBK2のチップ
数N₂が求まることになる。

次に、第１のブロックBK1の内部のチップ数N₁につい
ては、「但し、記号［］はガウスの記号（記号内の数を超え
ない最大の整数を表す。）、また、μ_１＝μ（（１−
α）a,b,β），ここでである。」のように、第１のブロックBK1の内部のチップ数N₁は表
される。ここで、簡単にその理由について説明すると、
まず、第１のブロックBK1では、直線Y₁上の格子点は、
Ｙ＝βｂ＋kb（ｋは整数）で与えられる。Ｘ方向を長手
方向として並んだ複数のチップ列を考えるとき、直線Y₁
上に存在する格子点に対応してチップ列が存在すること
になり、その数は、ガウスの記号を用いた上述のμ_１で
与えられる。すなわちμ_１は、そのチップ列の数に対応
する。そして、直線Y₁上、各列の円周に近い側のＹ座標
の値が当該チップ列の各列毎のチップ数を与える。その
計算は、今度は直線Y₁上の格子点からＸ方向に格子点を
勘定することで得られる。最後に、その各列毎のチップ
数を合計（Σ）することで第１のブロックBK1のチップ
数が求まることになる。

以上のような手段により、第１のブロックBK1と第２
のブロックBK2のチップ数が求まることになるが、他の
ブロックBK3〜BK8については、これら第１及び第２のブ
ロックBK1,BK2の計算の因子を単に変更するのみで容易
に求めることができる。

ここで、その各ブロックのチップ数N₁〜N₉について列
挙してみると、 N₉＝１「但し、α_MAX＝max（α,1−α），β_MAX＝max（β,1−
β）、また、記号［］はガウスの記号（記号内の数を
超えない最大の整数を表す。）である。また、上式では μ_１＝μ（（１−α）a,b,β） μ_２＝μ（αa,b,β） μ_３＝μ（αa,b,1−β） μ_４＝μ（（１−α）a,b,1−β）であって、である。」そして、求めるチップ数Ｎは、このような各ブロック
のチップ数N₁〜N₉を合計したものとなる。すなわち、が求めるチップの総数Ｎとなる。

本実施例の半導体ウエハーは、上述のようなチップ数
のカウント方法を用いて有効領域32の内部に存在するチ
ップの数を勘定することができ、そして、最大のチップ
数を与えるＮ値を与えるような変数α，βに基づいて半
導体装置形成のためのチップの配列をすることで、最大
の収率を挙げることが可能となる。

なお、上述のカウント方法は、その計算方法の一例で
あり、他の方法によって無効領域以外の有効領域内に最
大数のチップを配列するようにしても良いことは勿論で
ある。

また、上述のカウント方法では、有効領域を略円形と
して計算したが、有効領域を与える関数を設定し、その
関数に基づき格子モデルの格子が有効領域に存在する否
かを判断させるようにすることも可能であり、特に電子
計算機を用いた場合に便利である。

H.発明の効果本発明の半導体ウエハーは、上述のような手段を以て
各チップを配列していることから、各製造工程において
も無効となる部分が各チップにさし掛かるような弊害は
なく、したがって、最大の収率を挙げることができる。
また、特に電子計算機を用いて本発明の半導体ウエハー
を製造することで、効率の良いチップの配置が可能とな
る。

【図面の簡単な説明】

第１図は本発明の半導体ウエハーのチップの配置を定め
るための基本的なフローチャート、第２図は本発明の半
導体ウエハーにかかる有効領域を説明するための説明
図、第３図は本発明の半導体ウエハーにかかるチップ数
のカウント方法の一例を説明するための説明図である。
また、第４図は従来の半導体ウエハーにおける問題点を
説明するためのウエハーの平面図である。 29,32……有効領域

Claims

(57)【特許請求の範囲】

【請求項１】半導体装置の各製造工程で発生する半導体
装置形成上の無効部分が複数の工程に亘って重ね合わさ
れた無効領域以外を有効領域とし、その有効領域内で格
子状に配列されたチップの数が最大となる位置に複数の
半導体装置を形成した半導体ウエハー。