JP2003149793A

JP2003149793A - マスクブランクスの選択方法、露光マスクの形成方法、および半導体装置の製造方法

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Publication number: JP2003149793A
Application number: JP2001347652A
Authority: JP
Inventors: Takashi Kamo; 隆加茂; Osamu Ikenaga; 修池永; Fumiaki Shigemitsu; 文明重光
Original assignee: Toshiba Corp; Dai Nippon Printing Co Ltd
Current assignee: Toshiba Corp; Dai Nippon Printing Co Ltd
Priority date: 2001-11-13
Filing date: 2001-11-13
Publication date: 2003-05-21
Anticipated expiration: 2021-11-13
Also published as: JP3934919B2

Abstract

(57)【要約】【課題】マスクブランクスに起因する露光マスクの欠陥
歩留まりの増加を抑制できる、マスクブランクスの選択
方法を実現すること。【解決手段】ブランクスメーカ３から納入された同一規
格の複数のマスクブランクスの中から、形成するべき露
光マスクの欠陥歩留まりを向上できる品質レベルのもの
を選択する（ステップＳ５）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体製造用のマ
スクブランクスの選択方法、露光マスクの形成方法、お
よび半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来より、同一規格の露光マスクを作成
する際に使用するマスクブランクス（以下、単にブラン
クスという。）は同一規格である。ブランクスの欠陥規
格は露光マスクで要求される欠陥規格に比べて緩く、同
じ欠陥規格内のブランクスであっても、その欠陥のばら
つきは大きい。

【０００３】このようなブランクスの欠陥のばらつき
は、露光マスクの欠陥歩留まりのばらつきの増加を招く
原因となる。例えば、ＣＨ系マスクのように加工面積が
比較的小さいパターン用の露光マスクとＬ／Ｓ系マスク
のように加工面積が比較的大きいパターン用の露光マス
クとの間で、後者の露光マスクの方が欠陥歩留まりのば
らつきが大きくなる。

【０００４】このような露光マスクの欠陥歩留まりのば
らつきの増加は、製造コストの上昇を招く。そのため、
近年、ブランクス起因の製造コストの上昇を抑制するこ
とが強く求められている。特に、ハーフトーンブランク
スは、Ｃｒブランクスよりも欠陥を低減させることが困
難であるため、露光マスクの欠陥歩留まりのばらつきの
増加が顕著である。

【０００５】

【発明が解決しようとする課題】上述の如く、従来のブ
ランクスは、同じ欠陥規格内のものであっても、欠陥の
ばらつきが大きく、露光マスクの欠陥歩留まりのばらつ
きの増加を招き、結果として著しく欠陥歩留まりの低い
マスクが存在するという問題がある。

【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、マスクブランクスに起
因する露光マスクの欠陥歩留まりのばらつきの増加を抑
制できる、マスクブランクスの選択方法、露光マスクの
形成方法および半導体装置の製造方法を提供することに
ある。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。すなわち、上記目的を達成するため
に、本発明に係るマスクブランクスの選択方法は、複数
のマスクブランクスおよび該複数のマスクブランクスの
欠陥情報を用意する工程と、与えられた半導体デバイス
のパターンデータおよび前記欠陥情報に基づいて、前記
複数のマスクブランクスの中から、前記与えられた半導
体デバイスのパターンデータに対応したパターンを形成
するべきマスクブランクスを選択する工程とを有するこ
とを特徴とする。

【０００８】ここで、半導体デバイスのパターンデータ
は、ＭＯＳトランジスタ等の素子のパターンデータに加
え、素子分離用のトレンチ等の直接素子を構成しない構
造のパターンデータも含む。

【０００９】本発明に係る露光マスクの形成方法は、本
発明に係るマスクブランクスの選択方法によりマスクブ
ランクスを選択し、この選択したマスクブランクス上に
パターンを形成することを特徴とする。

【００１０】本発明に係る半導体装置の製造方法は、本
発明に係る露光マスクの形成方法を用いて半導体基板上
にパターンを形成することを特徴とする。

【００１１】本発明によれば、従来より同じ規格のもの
として扱われている複数のマスクブランクスの中から、
形成するべきパターンに適したマスクブランクスを選べ
るようになる。その結果、同じ規格のものとして扱われ
ている複数のマスクブランクスの欠陥のばらつきの影響
を小さくできる。したがって、本発明によれば、マスク
ブランクスに起因する露光マスクの欠陥歩留まりのばら
つきの増加を抑制できる、マスクブランクスの選択方
法、露光マスクの形成方法および半導体装置の製造方法
を実現できるようになる。

【００１２】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。

【００１３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という。）を説明する。

【００１４】（第１の実施形態）図１は、本発明の第１
の実施形態に係る露光マスク（以下、単にマスクとい
う。）の発注から完成までの流れを示す図である。

【００１５】マスク発注者１はマスクメーカ２にマスク
を発注する（ステップＳ１）。このとき、マスク発注者
１はマスクメーカ２にマスク描画データ等のマスク作成
に必要な情報を提供する。

【００１６】マスクメーカ２は、上記マスクの作成に必
要なブランクスをブランクスメーカ３に発注する（ステ
ップＳ２）。

【００１７】ブランクスメーカ３は、上記マスクを作成
するための同一規格の複数のブランクスを作成するとと
もに、これらのブランクスのそれぞれについて欠陥の大
きさ・サイズ・位置を検査する（ステップＳ３）。そし
て、その検査結果に基づいて複数のブランクスを欠陥ラ
ンク別に分ける。上記欠陥はパーティクル、ピンホール
である。上記ランク分けは欠陥のサイズおよび欠陥の数
に基づいて行われる。上記ブランクスはレジスト付きの
場合もあるし、レジスト無しの場合もある。

【００１８】ブランクスメーカ３は、ランク分けされた
ブランクス（ブランクス、欠陥情報）をマスクメーカ２
に納入する（ステップＳ４）。

【００１９】マスクメーカ２は、ランク分けされたブラ
ンクスの中から、マスク発注者１から発注されたマスク
を作成するために必要な欠陥ランク（品質ランク）を有
するブランクスを選択する（ステップＳ５）。ここで
は、ブランクスは以下の４つの欠陥ランクＡ，Ｂ，Ｃ，
Ｄに分けられている。

【００２０】欠陥ランクＡ：Ｓ≦１０個、Ｍ＝０個、Ｌ＝０個欠陥ランクＢ：Ｓ≦２０個、Ｍ＝０個、Ｌ＝０個欠陥ランクＣ：Ｓ≦３０個、Ｍ≦１０個、Ｌ≦５個欠陥ランクＤ：Ｓ≦４０個、Ｍ≦１０個、Ｌ≦５個Ｓはサイズ０．３μｍ以上１μｍ未満の欠陥、Ｍはサイ
ズ１μｍ以上２μｍ未満の欠陥、Ｌはサイズ：２μｍ以
上４μｍ未満の欠陥である。

【００２１】欠陥ランクＡのブランクスは最も欠陥が少
なく、欠陥ランクＤのブランクスは最も欠陥が多く、か
つ欠陥ランクＡのブランクスよりも大きなサイズの欠陥
が存在するものもある。しかし、欠陥ランクＤのブラン
クスを用いても、必要な規格を有するパターンの作成は
可能である。

【００２２】そこで、欠陥ランクＡ〜Ｄと作成可能なパ
ターンとを対応付ける。その結果の一例を図１の下方に
示してある。上記対応付けは実験やデータベースに基づ
いて行われる。また、上記対応付けはマスクメーカ２ま
たはブランクスメーカ３が行う。ブランクスメーカ３が
行った場合、上記対応付けもマスクメーカ２に納入す
る。さらに、欠陥情報の取得をマスクメーカ２にて行う
ことも可能である。この場合、ブランクスメーカ３は従
来と同様にブランクスをマスクメーカ２に納入するだけ
となる。

【００２３】マスク発注者１から提供されたマスク描画
データから、形成するべき半導体デバイスのパターンが
分かる。マスクメーカ２は上記パターンに対応したブラ
ンクスを選択する。例えば、形成するべきパターンがメ
モリー系ＬＳＩで密集ライン＆スペースパターンの場
合、欠陥ランクＡのブランクスを選択する。

【００２４】その後、選択したブランクス上にマスク描
画データに基づいてパターンを描画し、マスクを作成す
る（ステップＳ６）。このようにして作成されたマスク
がマスク発注者１に納入される。そして、マスク発注者
１は上記マスクを用いて半導体基板上に半導体デバイス
のパターンを形成する。

【００２５】従来は、欠陥ランクＡ〜Ｄの全てのブラン
クスが選択されている。なぜなら、欠陥ランクＡ〜Ｄの
ブランクスは同じ規格内のものとして扱われているから
である。したがって、例えばメモリー系ＬＳＩで密集ラ
イン＆スペースパターンを形成する場合には、必要な欠
陥レベル（品質レベル）に達していない欠陥ランクＢ〜
Ｄのブランクスも選択されるので、マスクの欠陥歩留ま
りのばらつきが増加することになる。

【００２６】これに対して、本実施形態の場合には、必
要な欠陥レベル（品質レベル）に達しているブランクス
のみが選択されるので、マスクの欠陥歩留まりのばらつ
きは小さくなる。これにより、ブランクス起因の製造コ
ストの上昇を抑制することができる。また、ＴＡＴ（Tu
rn Around Time）の短縮も達成される。

【００２７】さらに、上記の例であれば、選択されなか
った欠陥ランクＢ〜Ｄのブランクスは、これらに対応し
たパターンのマスクの作成の際に使用することにより、
無駄になることもない。

【００２８】本実施形態ではブランクスの欠陥レベルを
４種類に分類したが欠陥レベル別、描画パターン別にそ
れぞれ２種類以上に分類すればよい。

【００２９】（第２の実施形態）図２は、本発明の第２
の実施形態に係るマスクの発注から完成までの流れを示
す図である。なお、図１と対応する部分には図１と同一
符号を付してあり、詳細な説明は省略する。

【００３０】本実施形態が第１の実施形態と異なる点
は、ブランクスメーカ３から納入されたブランクスおよ
び欠陥情報（欠陥サイズ、欠陥座標）に基づいて、ブラ
ンクスメーカ３から納入されたブランクス上に、マスク
発注者１から提供されたマスク描画データに対応したパ
ターンを形成した場合のマスクの歩留まり（欠陥歩留ま
り）を算出し、その値が所定値以上（ここでは５０％以
上）のものだけを選択することにある。

【００３１】ここでは、所定値として５０％を選んだ
が、マスクの欠陥歩留まりのばらつきを改善できる値で
あればよい。また、欠陥情報の取得はマスクメーカ３で
行ってもよい。

【００３２】本実施形態でも、必要な欠陥レベルに達し
ているブランクスのみを選択することができるので、第
１の実施形態と同様に、マスクの欠陥歩留まりのばらつ
きを防止でき、ブランクス起因の製造コストの上昇を抑
制することができる。また、選択されなかったブランク
スは、要求される欠陥レベルがより低い他のパターンの
マスクの作成に使用可能なので、無駄になることもな
い。

【００３３】（第３の実施形態）本実施形態では、欠陥
歩留まりの計算方法の一例について説明する。図３およ
び図４に、Ｌ／Ｓパターン（Ｌ：Ｓ＝１：１、マスク上
ライン幅０．６４μｍ）が形成されたマスクにおける黒
欠陥および白欠陥の分類例をそれぞれ示す。図３、図４
では黒欠陥および白欠陥をそれぞれ４種類に分類してあ
る。

【００３４】図５に各種黒欠陥のサイズと欠陥発生率の
関係、図６に各種黒欠陥のサイズと修正ＮＧ率（修正し
た黒欠陥のうち修正に失敗した黒欠陥の数／修正した黒
欠陥の数）との関係をそれぞれ示す。また、図７に各種
白欠陥のサイズと欠陥発生率の関係、図８に各種白欠陥
のサイズと修正ＮＧ率をそれぞれ示す。上記欠陥発生
率、修正ＮＧ率は計算、データベース、実験あるいはそ
れらの組合せ等によって求める。

【００３５】欠陥発生確率（図５、図７）と修正ＮＧ率
（図６、図８）を掛け合わせると欠陥キラー率を導出で
きる。１：１Ｌ／Ｓ（密集Ｌ／Ｓ）パターンにおける、
黒欠陥および白欠陥の欠陥サイズと欠陥キラー率との関
係をそれぞれ図９および図１０に示す。

【００３６】上記１：１Ｌ／Ｓパターンに加え、１：３
Ｌ／Ｓパターン（マスク上ライン幅０．６４μｍ）、孤
立ＣＨパターン（径：１μｍ、ピッチ：１０μｍ）が形
成されたマスクにおける黒欠陥および白欠陥の欠陥キラ
ー率を図１１および図１２に示す。上記欠陥発生率、修
正ＮＧ率は計算、データベース、実験あるいはそれらの
組合せ等によって求める。

【００３７】次に、マスク面内でのパターンの違い、具
体的にはローカルな加工面積の違いを表すために、例え
ば一辺が１５２ｍｍのマスクを１０００μｍのメッシュ
に分割し、分割されたメッシュ状領域内での白面積率の
面内分布を求める。

【００３８】図１３にその一例を示す。ここでは、白面
積率が０％から３０％までの黒（白孤立）領域（孤立Ｃ
Ｈ領域）、３０％から７０％までの密集領域（密集Ｌ／
Ｓ領域）、および７０％から１００％までの白（黒孤
立）領域（孤立Ｌ／Ｓ領域）の３種類に分類した。図１
３には、ブランクスの欠陥（パーティクル、ピンホー
ル）のサイズ別欠陥座標分布も載せてある（パーティク
ル２．０μｍ、パーティクル１．５μｍ、ピンホール
０．５μｍ、ピンホール０．３μｍ）。ここでは、ピン
ホール０．３μｍだけが本体パターン領域外に存在して
いる。

【００３９】次に、図１１および図１２から、上記各欠
陥の欠陥キラー率を求める。図１３の例では、パーティ
クル２．０μｍは孤立Ｌ／Ｓ領域内に存在するので、そ
の欠陥キラー率は図１１から０．０２、パーティクル
１．５μｍは密集Ｌ／Ｓ領域内に存在するので、その欠
陥キラー率は図１１から０．４０、ピンホール０．５μ
ｍは孤立Ｌ／Ｓ領域内に存在するので、その欠陥キラー
率は図１２から０．２５、ピンホール０．３μｍは本体
パターン領域外に存在するので、その欠陥キラー率は零
となる。したがって、上記各欠陥の欠陥キラー率の合計
（キラー欠陥個数）λは、０．０２＋０．４０＋０．２
５＋０＝０．６７となる。

【００４０】そして、図１４に示すキラー欠陥個数λと
無欠陥歩留まりＹとの関係から、λ＝０．６７の場合、
Ｙ＝５１％と分かる。すなわち、λ＝０．６７の場合、
マスクの無欠陥歩留まりは５１％となる。

【００４１】本実施形態では、欠陥座標の分解能が１０
００μｍであり、またブランクス欠陥検査座標とマスク
描画座標のアライメント精度の関係から、マスク面内で
のパターンの違いを表すためのマスクのメッシュ分割サ
イズを１０００μｍとしたが、サイズ別欠陥座標分布分
解能とアライメント精度に対応してマスクの分割メッシ
ュをブランクスの一辺の長さ以下の任意の値に変更して
も構わない。

【００４２】また、本実施形態では、マスク面内でのパ
ターンの違いを表すために単位面積当たりの白面積率を
計算したが、単位面積当たりの辺の長さを考慮して計算
してもよい。これにより、同じ白面積率における孤立白
黒パターン（左右の一方の全体が白で、他方の全体が黒
のパターン）と密集白黒パターン（白と黒が交互に並ん
だパターン）とを区別でき、より精度の高いの歩留まり
計算が可能となる。

【００４３】また、本実施形態では、領域を３種類（孤
立Ｌ／Ｓ領域、密集Ｌ／Ｓ領域、孤立ＣＨ領域）に分類
したが２種類以上に分類すればよい。

【００４４】また、本実施形態では、欠陥サイズを４種
類（２．０μｍ、１．５μｍ、０．５μｍ、０．３μ
ｍ）に分類したが２種類以上の任意のサイズに分類すれ
ばよい。

【００４５】また、本実施形態では、無欠陥歩留まりの
確率（修正後欠陥が０個の場合）を求めたが、ポアソン
分布からある個数以下の欠陥が存在する場合（修正不可
能な欠陥が存在、または修正に失敗した欠陥が存在する
場合）の確率を求めても構わない。

【００４６】なお、上記実施形態には種々の段階の発明
が含まれており、開示される複数の構成要件における適
宜な組合わせにより種々の発明が抽出され得る。例え
ば、実施形態に示される全構成要件から幾つかの構成要
件が削除されても、発明が解決しようとする課題の欄で
述べた課題を解決できる場合には、この構成要件が削除
された構成が発明として抽出され得る。また、本発明
は、上記実施形態に限定されるものではなく、その要旨
を逸脱しない範囲で、種々変形して実施できる。

【００４７】

【発明の効果】以上詳説したように本発明によれば、マ
スクブランクスに起因する露光マスクの欠陥歩留まりの
増加を抑制できる、マスクブランクスの選択方法、マス
ク製造方法および半導体装置の製造方法を実現できるよ
うになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るマスクの発注か
ら完成までの流れを示す図

【図２】本発明の第２の実施形態に係るマスクの発注か
ら完成までの流れを示す図

【図３】黒欠陥の分類例を示す図

【図４】白欠陥の分類例を示す図

【図５】Ｌ／Ｓパターンにおける各種黒欠陥のサイズと
欠陥発生率の関係を示す図

【図６】Ｌ／Ｓパターンにおける各種黒欠陥のサイズと
修正ＮＧ率との関係を示す図

【図７】Ｌ／Ｓパターンにおける各種白欠陥のサイズと
欠陥発生率の関係を示す図

【図８】Ｌ／Ｓパターンにおける各種白欠陥のサイズと
修正ＮＧ率との関係を示す図

【図９】Ｌ／Ｓパターンにおける各種黒欠陥のサイズと
欠陥キラー率との関係を示す図

【図１０】Ｌ／Ｓパターンにおける各種白欠陥のサイズ
と欠陥キラー率との関係を示す図

【図１１】各種パターンにおける黒欠陥のサイズと欠陥
キラー率との関係を示す図

【図１２】各種パターンにおける白欠陥のサイズと欠陥
キラー率との関係を示す図

【図１３】マスクを複数のメッシュ状に分割し、メッシ
ュ状領域内における白面積率の面内分布、欠陥分布およ
び欠陥サイズを示す図

【図１４】キラー欠陥個数と無欠陥歩留まりとの関係を
示す図

【符号の説明】

１…マスク発注者２…マスクメーカ３…ブランクスメーカ

───────────────────────────────────────────────────── フロントページの続き (72)発明者池永修神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者重光文明神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 2H095 BB07 BC04 BD01

Claims

【特許請求の範囲】

【請求項１】複数のマスクブランクスおよび該複数のマ
スクブランクスの欠陥情報を用意する工程と、与えられた半導体デバイスのパターンデータおよび前記
欠陥情報に基づいて、前記複数のマスクブランクスの中
から、前記与えられた半導体デバイスのパターンデータ
に対応したパターンを形成するべきマスクブランクスを
選択する工程とを有することを特徴とするマスクブラン
クスの選択方法。
【請求項２】前記マスクブランクスを選択する工程にお
いて、前記複数のマスクブランクスは前記欠陥情報に基
づいて欠陥ランク別に分けられ、かつ前記欠陥ランク別
に分けられた前記複数のマスクブランクスと複数の半導
体デバイスのパターンデータとが対応付けられ、前記欠
陥ランク別に分けられた前記複数のマスクブランクスの
中から、前記与えられた半導体デバイスのパターンデー
タに対応付けられたものを選択することを特徴とする請
求項１に記載のマスクブランクスの選択方法。
【請求項３】前記欠陥情報は、前記複数のマスクブラン
クスの欠陥サイズおよび欠陥数を含み、かつ前記複数の
マスクブランクスは、前記欠陥サイズおよび前記欠陥数
の大小に基づいて、欠陥ランク別に分けられていること
を特徴とする請求項２に記載のマスクブランクスの選択
方法。
【請求項４】選択したマスクブランクスに基づいて形成
される露光マスクが所望の歩留まり以上になるように、
前記欠陥ランク別に分けられた前記複数のマスクブラン
クスと前記複数の半導体デバイスのパターンデータとが
対応付けられていることを特徴とする請求項２に記載の
マスクブランクスの選択方法。
【請求項５】前記マスクブランクスを選択する工程にお
いて、前記複数のマスクブランクスのそれぞれについ
て、前記与えられた半導体デバイスのパターンデータに
対応したパターンを前記マスクブランクス上に形成して
得られる露光マスクの欠陥歩留まりを、前記欠陥情報お
よび前記与えられた半導体デバイスのパターンデータに
基づいて算出し、該算出した欠陥歩留まりの値が所望の
値以上のマスクブランクスを選択することを特徴とする
請求項１に記載のマスクブランクスの選択方法。
【請求項６】複数の半導体デバイスのパターンのそれぞ
れについて、マスクブランクス上に発生しうる欠陥サイ
ズと欠陥数との関係、および欠陥サイズと欠陥修正率と
の関係を予め求めておき、該関係に基づいて前記与えら
れた半導体デバイスのパターンデータに対応した半導体
デバイスのパターンの修正不可能な欠陥数を求め、この
求めた欠陥数に基づいて前記歩留まりを算出することを
特徴とする請求項５に記載のマスクブランクスの選択方
法。
【請求項７】請求項１ないし６のいずれか１項に記載の
マスクブランクスの選択方法によりマスクブランクスを
選択し、この選択したマスクブランクス上にパターンを
形成することを特徴とする露光マスクの形成方法。
【請求項８】請求項７に記載の露光マスクの形成方法に
より露光マスクを形成し、この露光マスクを用いて半導
体基板上にパターンを形成することを特徴とする半導体
装置の製造方法。