KR19990072482A

KR19990072482A - 저항소자및그제조방법

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Publication number: KR19990072482A
Application number: KR1019990004243A
Authority: KR
Inventors: 우에다유키코; 가와세마사히코; 기토노리미츠
Original assignee: 무라타 야스타카; 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 1998-02-10
Filing date: 1999-02-08
Publication date: 1999-09-27
Also published as: US6078250A; US6605856B2; TW412755B; CN1226068A; CN1149589C; US6498068B1; DE19964532B4; DE19904727A1; KR100307804B1; DE19904727B4; US20030001261A1

Abstract

본 발명에 따른, 저항 소자는 서로 떨어져 대향하는 말단면들상에 형성된 제1 말단면 및 제2 말단면을 갖는 세라믹 소체와, 세라믹 소체의 내부에서 서로 대향하는 복수개의 내부전극 쌍들을 구비한다. 각각의 내부전극 쌍은 제1 말단면으로부터 상기 제2 말단면 쪽으로 수평으로 연장되는 제1 내부전극과, 제2 말단면으로부터 제1 말단면 쪽으로 수평으로 연장되며 또한 소정의 폭의 간격으로 제1 내부전극과 이격되는 대향 선단(front end)을 갖는 제2 내부전극을 포함하며, 여기서 이러한 복수개의 쌍들은 수직방향으로 층을 형성한다. 내부전극의 복수개의 쌍들중 적어도 하나의 간격은 수평으로 변위되고 내부전극의 나머지 쌍들 사이의 간격과 중첩된다. 이러한 저항 소자를 제조하기 위하여, 변위 거리는 저항 소자에서 목적하는 저항값에 따라 설정된다. 또는, 서로 인접하는 적어도 한 쌍의 내부전극 사이의 세라믹 소체 부분의 두께가 서로 인접하는 나머지 쌍들의 내부전극 사이의 상기 세라믹 소체 부분의 두께와 다르다.

Description

저항 소자 및 그 제조 방법{Resistor elements and methods of producing same}

본 발명은 칩형(chip-type) 서미스터 또는 칩형 저항 소자에 사용되는 적층구조의 저항 소자에 관한 것이다. 보다 상세하게는, 본 발명은 저항 소체(燒體)의 내부에 대향하는 한 쌍의 내부전극을 갖는 저항 소자에 관한 것이다. 본 발명은 또한 이러한 저항 소자를 제조하는 방법에 관한 것이다.

칩형 저항 소자는 온도 감지 소자 또는 온도 보상 소자로서 널리 알려져 왔다. 사용되는 분야에 따라 다양한 저항값을 갖는 이러한 저항 소자가 널리 요구되어 왔다. 이러한 요구를 만족시키기 위해 다양한 구조의 칩형 서미스터 소자가 제안되어져 왔다. 일본 실용신안 공개번호 평6-34201 및 일본 특허 공개번호 평4-130702는 세라믹 물질과 내부전극을 일체로 소결하여 얻어진 세라믹 소체를 사용한 서미스터 소자를 개시하고 있다.

도10 및 도11은, 부특성 온도계수를 갖는 반도체 세라믹 물질을 포함하는 세라믹 소체 152를 갖는 적층구조의 종래의 서미스터 소자 151의 구조를 도시하고 있다. 편의상, 이 세라믹 소체의 서로 대향하는 말단면은 제1 말단면 152a 와 제2 말단면 152b로 나타낸다. 외부전극 159 및 160은 제1 및 제2 말단면 152a, 152b를 각각 덮도록 형성된다. 수평으로 연장된 내부전극의 집합(제1 전극 전극들로 명명함)153, 154 및 155는, 제1 말단면 152a 의 외부에 노출되도록 세라믹 소체 내에서 서로 다른 높이로 형성된다. 이와 대응되게, 수평으로 연장된 또 하나의 내부전극의 집합(제2 전극 전극들로 명명함) 156, 157 및 158은, 내부전극 153, 156이 한 쌍을 이루고, 내부전극 154, 157가 또 다른 한 쌍을 이루며, 내부전극 155, 158가 또 다른 한 쌍을 이루어 제2 말단면 152b의 외부에 노출되도록, 세라믹 소체 152의 내면에서 제1 전극들 153, 154 및 155의 높이로 각각 형성된다. 제1 및 제2 전극의 각 쌍은 동일 평면을 이루며 소정의 동일한 폭의 간격으로 분리되며, 이러한 세쌍의 내부전극 사이의 간격이 수직 방향, 즉 세라믹 소체 152의 두께 방향으로 서로 겹치도록 설계된다.

이러한 구성의 서미스터 소자 151의 저항은 상기 제1 및 제2 내부 전극의 개수 뿐만 아니라 상기 제1 및 제2 내부전극 사이의 간격을 조정함에 의해 소정의 값으로 조절된다. 따라서, 서미스터 소자 151의 저항값을 정확하게 소정의 값으로 설정하기 위해서는, 각 쌍의 제1 및 제2 내부전극 사이의 간격을 매우 정밀하게 조절하여 할뿐만 아니라 이들 사이의 간격들이 세라믹 소체 152의 두께방향으로 정확히 위치하도록 각 내부전극 153∼158을 형성하는 것이 필요하다. 즉, 소정의 저항값을 갖는 칩형 서미스터 소자를 제조하기 위해서는 엄격한 공정 관리가 필요하게 된다.

다양한 저항값을 갖는 칩형 서미스터 소자가 필요한 경우에는, 제1 내부 전극들 153∼155 및 제2 내부전극들 156∼158 또는 내부전극의 적층 쌍의 숫자 중 하나가 변화되어야 한다. 그러나, 상기 간격들의 폭이 변화되는 경우, 통상의 일체 소결 기술을 통해 세라믹 소체를 얻기 위해서는 다양한 전극 패턴이 형성되어 도전성 페이스트가 세라믹 그린 시트상에 인쇄되어야만 한다. 이러한 도전성 페이스의 인쇄와 관련된 정밀도는 특정 한도 이상으로는 향상될 수 없기 때문에, 이러한 방법에 의해 형성된 서미스터 소자의 저항값의 편차는 매우 크며, 저항값의 분포 중심은 목표하는 값과 멀리 이격되는 경향이 있다. 즉, 매우 작은 편차의 저항값의 저항 소자를 생산하려는 경우에는 양품의 수율이 높지 않게 된다.

위에서 언급한 바와 같이, 목적하는 저항값이 매우 정밀하게 유지하려는 경우 간격의 크기 및 중첩되는 층에서의 정밀도가 엄격히 요구되기 때문에, 다양한 저항값을 갖는 칩형 서미스터를 생산하는데는 생산비가 매우 증가하게 된다. 이러한 형태의 문제점은 서미스터 소자뿐만 아니라 유사한 내부전극을 갖는 바리스터(varistor) 및 고정 저항에서도 발생한다.

따라서 본 발명의 목적은 단지 소수의 내부전극 패턴을 이용하여 다양한 저항값을 갖도록 정밀하게 생산될 수 있는, 적층구조의 서로 대향하는 한 쌍의 내부전극을 갖는 저항 소자를 제공하는데 있다.

본 발명의 다른 목적은 이러한 저항 소자를 제조하는 방법을 제공하는 것이다.

도1은 본 발명의 일실시예에 따른 칩형 서미스터 소자의 종단면도,

도2는 도1의 서미스터 소자의 외관을 도시하는 사시도,

도3은 도1의 서미스터 소자를 도1의 3-3선을 따라 절단한 단면도,

도4는 저항값과 내부전극 사이의 간격의 변위와의 관계를 나타내는 그래프,

도5는 비교를 위해 도시한 또하나의 칩형 서미스터 소자의 종단면도,

도6은 도1의 서미스터 소자의 회로구조를 도시하는 회로도,

도7은 본 발명의 제2실시예에 따른 또다른 서미스터 소자의 종단면도,

도8A, 8B, 및 8C는 내부전극의 다양한 적층구조의 효과를 도시하는 서미스터의 종단면도,

도 9A, 9B, 9C, 및 9D는 상이한 간격으로 분리된 내부전극을 갖는 또다른 서미스터 소자의 종단면도,

도10은 종래의 칩형 서미스터 소자의 종단면도,

도11은 도10의 칩형 서미스터 소자의 단면도이다.

상기 본 발명의 목적 및 다른 목적을 달성하기 위한, 본 발명의 제1 실시예에 따른 저항 소자는, 서로 떨어져 대향하는 제1 말단면 및 제2 말단면을 갖는 세라믹 소체, 제1 말단면상의 제1 외부전극과 제2 말단면상의 제2 외부전극, 및 세라믹 소체의 내부에서 서로 대향하는 복수개의 내부전극들 쌍들을 포함하는 것을 특징으로 한다. 각 내부전극 쌍은, 제1 말단면으로부터 제2 말단면 쪽으로 수평으로 연장되는 제1 내부전극과, 제2 말단면으로부터 제1 말단면 쪽으로 수평으로 연장되며 또한 소정의 폭의 간격으로 제1 내부전극과 이격되는 대향 선단을 갖는 제2 내부전극을 포함하는 복수개의 내부전극들 쌍들을 포함하며, 여기서 상기 복수개의 쌍들은 수직방향으로 층을 형성한다. 내부전극의 상기 복수개의 쌍들중 적어도 하나의 간격은 수평으로 변위되고 상기 내부전극의 다른 쌍들 사이의 간격과 중첩된다. 본 발명에 따른 저항 소자는, 저항 소자에 의해 얻으려하는 목적 저항값에 따라 변위 거리를 설정하고, 다음 복수개의 내부전극들 쌍의 적어도 하나의 간격을 상기 변위 거리로 수평으로 변위시킴에 의해 제조된다.

본 발명의 제2 실시예에 따른 저항 소자는, 서로 인접하는 적어도 한 쌍의 내부전극 사이의 세라믹 소체 부분의 두께가 서로 인접하는 나머지 쌍들의 내부전극 사이의 세라믹 소체 부분의 두께와 다른 점을 제외하고는 제1 실시예에 따른 저항 소자와 유사하다. 이러한 저항 소자는, 내부전극들의 서로 수직으로 인접하는 서로 대향하는 내부전극 쌍 사이에 삽입되는 세라믹 그린 시트의 소정의 개수를 상기 저항 소자를 통해 목적하는 저항값에 따라 결정되는 개수로 설정하여, 서로 대향하는 선단을 갖는 제1 내부전극 및 제2 내부전극으로 구성되며 수평으로 연장되는 서로 대향하는 복수의 내부 전극들을 수직으로 적층함으로써 적층구조를 얻고, 다음 서로 대향하는 제1 말단면 및 제2 말단면을 갖는 저항체를 얻도록 상기 적층구조가 소성공정을 거치도록 한 후, 제1 말단면상의 제1 외부전극과 제2 말단면상의 제2 외부전극을 형성함에 의해, 제조될 수 있다.

본 발명에 따른 저항 소자는, 단순화된 공정에 의해 저항 소자의 저항값을 미세하게 조절할 수 있음과, 세라믹 그린 시트상에 인쇄되는 전극패턴의 숫자가 적어짐에도 다양한 저항값을 갖는 저항 소자를 제조할 수 있음에 그 이점이 있다.

이하에서는 도면을 참조하여 본 발명의 실시예와 본 발명의 원리를 설명하고자 한다.

본 발명의 일실시예로서 부저항 온도특성(NTC; negative temperature coefficient)을 갖는 칩형 서미스터 소자 101을 도시하는 도1∼도3을 참조하여 본 발명을 설명하고자 한다. 칩형 NTC 서미스터 101은 부저항 온도특성을 갖는 반도체 세라믹 물질을 갖는 세라믹 소체 102로 형성된다. 이러한 세라믹 소체 102는 서로 바깥쪽에서 서로 대향하는 말단면 102a(이하 제1 말단면이라 함)와 102b(이하 제2 말단면이라 함)를 갖는 직사각 판상의 형상을 갖는다.

세라믹 소체 102의 내부에는 수평으로 연장되는 제1 내부전극 103a, 103b와 제2 내부전극 104a, 104b가 형성되어 있다. 간격 G₁으로 서로 대향하도록 형성되는 한 쌍의 제1 내부전극 103a 및 제2 내부전극 104a는 동일 평면을 이루며, 간격 G₂로 서로 대향하도록 형성되는 또하나의 한 쌍의 제1 내부전극 103b 및 제2 내부전극 104b는 수직방향의 높이가 다른 또하나의 평면을 이룬다. 두개의 제1 전극 103a, 103b는 세라믹 소체 102의 제1 말단면 102a쪽으로 연장되며, 두개의 제2 전극 104a, 104b는 세라믹 소체 102의 제2 말단면의 안쪽에 노출된다. 이러한 내부전극들 103a∼104b는 은(Ag) 또는 은-팔라듐(Ag-Pd)과 같은 적절한 금속 또는 합금을 포함할 수 있다.

외부전극 105, 106(이하 각각 제1 외부전극 및 제2 외부전극으로 함)은 세라믹 소체 102의 제1 말단면상과 제2 말단면상에 각각 형성된다. 이러한 외부전극 105, 106은 은 페이스트와 같은 도전성 물질을 도포한 후 소성공정을 거치는 방법 또는 도금, 기상 증착, 및 스퍼터링과 같은 적절한 방법에 의해 형성될 수 있다. 외부전극들은, 예를들어 먼저 은 페이스트를 도포하고 소성공정을 거치도록 한 다음 용접성을 향상시키기 위해 주석 층을 도금하는 방법에 의해 형성된 복수개의 도전층을 갖는 적층구조를 가질 수 있다. 도시된 바와 같이, 외부전극 105, 106은 예를들어 인쇄회로 기판 상에 표면실장이 용이하도록 하기 위해, 바람직하게는 제1 및 제2 말단면상뿐만 아니라 세라믹 소체 102의 양 측면, 저면, 상면 상의 부분에도 형성된다.

본 발명에 따른 서미스터 소자 1의 주요한 기술적 특징은 내부전극 103a 및 104a 사이의 간격 G₁과 내부전극 103b 및 104a 사이의 간격 G₂가 동일한 폭을 가지나 수평 방향으로 서로 변위되도록 형성된다는 것이다. 세라믹 소체 102의 두개의 제1 및 제2 말단면 102a, 102b을 연결하는 수평방향으로 각각 변위되는 두개의 간격 G₁및 G₂의 거리는 도1에서 d(> 0)로 표시된다. 두개의 외부전극 105 및 106 사이의 서미스터 소자의 저항값은 간격 G₁및 G₂의 폭에 의해 결정될 뿐만아니라 변위 거리 d의 크기를 바꿈으로써 변화된다.

이와 반대로, 앞에서 설명한 종래의 칩형 서미스터 151은 수직 방향으로 정확히 서로 중첩되도록 배치된 간격을 갖는다. 따라서, 다양한 저항값을 얻기 위해서는, 상기 간격의 폭 및/또는 내부전극 쌍의 개수를 변화시켜야 한다. 이와 대조적으로, 본 발명에서는, 간격 G₁및 G₂의 상대적 위치를 변화시키는 것, 즉 그 사이의 변위 d를 변화시키면 된다. 더욱이, 변위 d가 매우 미세한 정도로, 즉 연속적으로 변화될 수 있으므로, 본 발명에 따른 서미스터 소자 101의 저항값은 거의 연속적으로 변화될 수 있다.

도1∼도3의 서미스터 소자 101은 세라믹 적층구조를 형성하는 공지의 일체 소성 기술에 의해 제조될 수 있다. 이것은 대개 내부전극 103a와 104a가 상면에 인쇄된 세라믹 그린 시트와 내부전극 103b와 104b가 상면에 인쇄된 또다른 세라믹 그린 시트를 적층함에 의해 이뤄질 수 있다. 간격 G₁및 G₂는 폭에 있어서는 서로 동일하기 때문에, 동일한 전극 패턴이 내부전극 103a, 104a와 내부전극 103b, 104b를 인쇄하는데 사용될 수 있다. 즉, 내부전극 103a∼104b는 특정 폭을 갖는 간격의 두개의 그린 시트를 형성하고, 수평방향으로 두개의 간격 G₁및 G₂사이의 목적하는 변위 d를 갖도록 이들 중 하나가 다른 하나에 대해 변위되도록 적층함으로써 적절히 배치될 수 있다. 이를 요약하면, 본 발명에서는, 내부전극을 형성하기 위한 전극 패턴의 수를 증가시킴 없이 다양한 저항값을 갖는 칩형 NTC 서미스터 소자가 얻어 질 수 있다.

다음은 본 발명의 효과를 시험하기 위한 실험예를 참조하여 본 발명을 설명하고자 한다. 이를 위해, 두께 50㎛의 세라믹 그린 시트가, 망간, 니켈, 코발트와 같은 복수개의 전이금속의 산화물을 포함하는 부저항 온도특성 세라믹 분말을 함유하는 세라믹 슬러리를 사용하여 얻어진다. 이러한 세라믹 그린 시트는 소위 마더 시트(mother sheet)를 얻기 위해 소정의 직사각형 형상으로 절단된다. 서로 대향하는 복수 쌍의 제1 및 제2 내부전극은 그들 사이의 간격이 표1에 도시된 수치를 갖도록 이러한 마더 시트 상에 메트릭스(matrix) 형태로 형성된다. 내부전극의 패턴은 은 페이스를 스크린 프린팅함에 의해 만들어진다.

다음, 내부전극 패턴이 인쇄된 이러한 세라믹 마더 시트는 간격의 변위 d가 표1에 나타난 수치를 갖도록 적층된다. 다음 아무 것도 인쇄되어 있지 않은 세라믹 그린 시트가 그 위에 적층되며, 이렇게 형성된 적층체는 마더 적층물을 얻기 위해 두께방향으로 압착된다. 이러한 적층물은 개별 NTC 서미스터 소자의 크기를 갖는 개별 칩을 얻기 위해 두께방향으로 절단된다. 이러한 칩들은 세라믹 소체 102를 얻기 위해 소성공정을 거치게 된다. 그후, 각 세라믹 소체 102의 제1 및 제2 말단면 102a, 102b에 페이스트가 도포되며, 외부전극 105, 106이 소성공정에 의해 형성된다.

25℃에서 칩형 NTC 서미스터 소자의 저항값 R₂₅가 측정된다. 측정치는 표1에 나타낸 바와 같다.

간격 폭 (㎜)	변위 d (㎜)	저항 R₂₅(㏀)
0.35	0.000.050.100.150.200.250.30	1.0871.0831.0661.0400.9950.9410.882
0.25	0.000.050.100.150.20	0.9740.9720.9650.9530.938

위에 나타낸 변위 d와 저항값 R₂₅사이의 관계는 또한 도4에 도시되어 있다. 표1 및 도4는 칩형 NTC 서미스터 소자 1의 저항값이 점진적으로 변화되며, 간격 G₁및 G₂의 폭이 0.35㎜ 이거나 0.25㎜이든지 간에 0.05㎜ 씩 변위 d의 거리를 변화시킴에 따라 매우 작은 정도로 변화될 수 있음을 명확히 나타내고 있다. 상기 실험예에서, 변위 d가 간격 G₁및 G₂의 폭 보다 크게 형성되고 내부전극 103b, 104a가 수직방향으로 중첩되기 시작하는 경우, 이들 사이의 저항값이 급격히 작아지기 때문에, 변위 d의 거리는 간격 G₁및 G₂의 폭 보다 작은 범위 내에서만 변화되었다.

비교예로서, 도5의 참조번호 101'에 나타난 바와 같이, 다양한 특성을 갖는 칩형 NTC 서미스터 소자(서미스터 소자의 내부전극은 각각 103a', 103b',104a, 및 104b'로 나타냄)가, 변위를 제거(즉 d=0)하고 간격 G₁및 G₂의 폭을 0.20㎜에서 0.35㎜ 까지 변화시킴에 의해 준비된다. 저항값 R₂₅(25℃에서)의 측정 결과는 표2에 나타나 있다.

간격 폭 (㎜)	저항값 R₂₅(㏀)
0.200.250.300.35	0.9140.9741.0341.087

표2는, 도5에 도시된 종류의 칩형 NTC 서미스터 소자 101'의 저항값이, 간격의 폭 G₁및 G₂를 0.05㎜씩 변화시킴에 따라 0.914㏀에서 1.087㏀ 까지 변화 될 수 있음을 나타내고 있다. 그러나, 표2는 또한, 간격이 0.05㎜ 씩 변화됨에 따라 저항값이 약 0.06㏀정도 씩 변화되는 것을 보여준다. 이것은 저항값을 미세하게 조절하는 것을 목적으로 하는 경우 간격의 폭이 매우 적은 정도로 변화되어야 하는 것을 의미한다. 그러나, 위에서 설명된 바와 같이, 내부전극 패턴이 스크린 프린팅 방법에 의해 형성되는 경우는 간격 폭을 정밀하게 조절하는 것이 불가능하다. 즉, 비교를 위해 도5에 도시된 종류의 칩형 NTC 서미스터 소자에서, 저항값은 단지 약 0.03㏀ 씩만 정밀하게 조절될 수 있다. 이와 대조적으로, 표1은, 본 발명에 따른 칩형 NTC 서미스터 소자의 경우 변위 거리를 0.05㎜씩 변화시킴에 의해, 간격 폭이 0.035㎜일 때 저항값이 약 0.004㏀ 씩 조절될 수 있고, 간격 폭이 0.25㎜일 때 저항값이 약 0.002㏀씩 조절될 수 있음을 보여주고 있다.

변위 거리 d가 커짐에 따라, 저항값은 점점 작아진다. 이것은, 다양한 높이에서 내부전극 103b 및 104a 사이의 직선 거리가 변위 거리 d 가 커짐에 따라 작아지기 때문이다. 목적하는 저항값이 변위 거리 d를 조절함에 의해 용이하게 얻어질 수 있음이 명백해 진다.

R₁이 내부전극 103a 및 104a 사이의 저항을, R₂가 내부전극 103b 및 104b 사이의 저항을, R₃가 내부전극 103b 및 104a 사이의 저항을, R₄가 내부전극 103a 및 104b 사이의 저항을 나타내며, 저항 R₁, R₂, R₃, R₄가 두개의 외부전극 105 및 106 사이에 병렬로 접속되어 있는, 도6에 도시된 등가 회로도에 의해, 위에서 설명한 본원발명의 이점이 또한 명확히 설명될 수 있다. 도1에서, 간격 G₂가 간격 G₁에 대해 오른쪽으로 이동하는 경우, 즉 변위 거리 d가 영에서 양의 값으로 증가하는 경우, 위에서 정의한 저항 R₁및 R₂는 변하지 않으나 저항 R₃는 작아지고 저항 R₄는 커져서 도6에 도시된 병렬 연결된 총 저항값이 작아지게 된다.

본 발명은 위에서 단지 하나의 실시예를 참조하여 설명되었으나, 이 실시예가 본 발명의 범위를 한정하도록 의도된 것은 아니다. 예를들어, 서로 대향하는 제1 및 제2 내부전극 103a 및 104a는 서로 동일 평면을 이루는 관계이나 이러한 관계가 꼭 필요한 것은 아니다. 내부 전극 쌍의 개수도 또한 본 발명의 범위를 한정하도록 의도된 것은 아니다. 내부 전극 쌍이 세개 또는 그 이상일 때에도, 제1 및 제2 내부전극 사이의 간격이 변위되는 내부 전극 쌍의 개수에 대해 본 발명은 어떠한 한정도 부가하지 않는다. 또한 본 발명은, PTC 서미스터 소자와 같은 다른 종류의 저항 소자, 바리스터, 및 적층구조를 갖는 통상의 고정 저항에 적용될 수 있다.

도7은, 본 발명의 또 다른(제2) 실시예에 따른 또하나의 서미스터 소자 1을 도시하고 있다. 이 서미스터 소자 1은, 부저항 온도특성을 갖는 반도체 세라믹 물질을 가지며, 바깥쪽에서 서로 대향하는 말단면 2a(이하 제1 말단면이라 함)와 2b(이하 제2 말단면이라 함)을 갖는 직사각 판상의 세라믹 소체 2로 형성된다.

세라믹 소체 2의 내부에는 수평으로 연장되는 동일한 길이의 제1 내부전극 3a, 3b, 3c, 3d, 3e, 및 3f(3a∼3f)와, 동일한 길이의 제2 내부전극 4a, 4b, 4c, 4d, 4e, 및 4f(4a∼4f)가 형성되어 있다. 제1 내부전극 3a∼3f는 서로 다른 높이로 형성되며, 제2 내부전극 4a∼4f은 제1 내부전극의 각각과 동일 평면을 이루는 관계이며, 소정의 간격 폭을 갖도록 제1 내부전극 3a∼3f의 하나에 각각 대응하여 서로 대향하도록 형성된다. 즉, 서로 대향하는 여섯 쌍의 내부전극과, 그 사이에 수직방향으로 정확하게 중첩되는 간격들이 있게 된다.

외부전극 5, 6(이하 각각 제1 외부전극 및 제2 외부전극으로 함)은 세라믹 소체 2의 제1 말단면 2a상과 제2 말단면 2b상에 각각 형성된다. 제1 외부전극 5는 제1 내부전극 3a∼3f 각각에 연결되며, 제2 외부전극 6은 제2 내부전극 4a∼4f각각에 연결된다. 본 발명의 제1 실시예를 참조하여 설명된 바와 같이, 외부전극 5, 6은, 예를들어 인쇄회로 기판 상에 표면실장이 용이하도록 하기 위해, 바람직하게는 제1 및 제2 말단면 2a, 2b상뿐만 아니라 세라믹 소체 2의 양 측면, 저면, 상면 상의 부분에도 형성된다.

내부전극들 3a∼3f 및 4a∼4f는 은(Ag), 구리(Cu), 니켈(Ni) 및 은-팔라듐(Ag-Pd)과 같은 적절한 금속 또는 합금을 포함할 수 있다.

본 발명에 따른 서미스터 소자 1의 주요한 기술적 특징은, 제1 및 제2 내부 전극 3a∼3e, 및 4a∼4e의 수직으로 인접하는 위쪽 다섯 쌍 사이의 세라믹 소체 2의 층부(layered portion) 2d의 두께가, 제1 및 제2 내부전극 3e∼3f, 및 4e∼4f의 아래쪽 두개 사이 층부 2c의 두께 이하라는 것이다. 즉, 본 발명의 이 실시예에 따른 서미스터 소자 1의 저항값은 서로 대향하는 제1 및 제2 내부전극 쌍의 개수 및 이러한 제1 및 제2 내부전극 사이의 폭뿐만 아니라 세라믹 소체 2의 층부 2c 및 2d의 두께를 변화시킴에 의해 조절된다.

위에서 설명한 바와 같이, 제1 및 제2 내부전극 쌍의 개수와 그 간격의 폭이 먼저 결정된다. 내부전극이 세라믹 그린 시트상에 인쇄될 때의 정밀도의 제한에 의해 상기 간격의 폭과 위치가 정확히 균일하게 형성될 수 없기 때문에, 제조된 서미스터 소자의 저항값 사이에는 심각한 편차가 어쩔 수 없이 생길 수 있다. 그러나, 본 발명의 이 실시예에서는, 예를들어 세라믹 소체 2의 적층부 2c의 두께를 변화시킴에 의해, 내부전극 3a∼3f, 및 4a∼4f가 불충분한 정밀도로 세라믹 그린 시트상에 인쇄된 경우라도 저항값이 조절될 수 있다. 적층부 2c의 두께를 조절하는 것은, 내부전극 3e 및 4e가 인쇄된 그린 시트와 내부전극 3f 및 4f가 인쇄된 그린 시트 사이에 삽입된 판상 세라믹 그린 시트(전극이 인쇄되지 않은 상태)의 숫자를 증가시키거나 감소시킴에 의해 쉽게 영향을 줄 수 있다. 실제적인 예로서, 인쇄 정밀도가 충분하지 않고 제조된 서미스터 소자의 저항값의 분포 중심이 목적하는 저항값보다 큰 경우, 저항값을 감소시키기 위해 층부 2c의 두께가 증가(또는 내부전극 쌍이 본래부터 동일하게 떨어져 있는 경우, 다른 층부 2d의 두께보다 크게) 된다. 이에의해, 다양한 저항값을 갖는 서미스터 소자가 본 발명의 이 실시예를 통해 제조될 수 있음이 분명해 진다.

본 발명의 제2 실시예를, 이를 얻기 위해 실제 수행하는 제조 공정과 다양한 설계 형태를 갖는 서미스터 소자에 대해 설명함으로써 보다 상세히 설명하고자 한다.

먼저, 유기 결합제, 분산제, 항발포제(anti-foaming agent), 및 물을, 망간, 니켈, 코발트와 같은 금속의 산화물 수개를 포함하는 반도체 세라믹 분말과 혼합함에 의해 세라믹 슬러리가 얻어진다. 이 슬러리는 50㎛ 두께의 세라믹 그린 시트를 형성하는데 사용된다. 이러한 세라믹 그린 시트를 펀칭하여 직사각 형상이며 소정의 치수를 갖는 마더(mother) 세라믹 그린 시트가 얻고, 내부전극 3a∼3f 및 4a∼4f은 마더 세라믹 그린 시트의 상면에 도전성 페이스트를 도포함에 의해 형성된다. 다음, 내부전극이 인쇄된 여섯개의 상기 그린 시트 하나 위에 다른 하나가 (판상 그린 시트를 그 사이에 삽입시킴 없이) 바로 적층된다. 내부전극이 인쇄되지 않은 적절한 갯수의 판상 그린 시트가, 적층구조를 형성하기 위해 이들 적층체의 위쪽 및 아래쪽 양쪽에 위치하며, 서미스터 블럭을 얻기 위해 이 적층구조가 소성된다. 다음, 도8A에 도시된 서미스터 소자 11을 얻기 위해, 은 함유 도전성 페이스트를 도포하여 소성공정을 거치게 함으로써 외부전극 5, 6이 상기 서미스터 블록의 말단면 상에 형성된다. 내부전극이 형성된 여섯개의 적층된 그린 시트의 서로 인접하는(두께 방향으로) 쌍 사이의 다섯개의 틈 각각에 그 사이에 삽입된 판상 그린 시트가 없는 경우를 가리키는 서미스터 소자 11의 적층구조를 {00000}으로 나타낸다.

이와 유사하게, 도8B에 도시된 또하나의 서미스터 소자는, 내부전극이 형성된 여섯개의 적층된 그린 시트의 서로 인접하는 쌍 사이의 다섯개의 틈 각각에 하나의 판상 그린 시트가 각각 삽입된 점을 제외하고는 서미스터 소자 11의 제조공정과 동일한 공정에 의해 제조된다. 이러한 구조의 서미스터 소자의 적층구조를 {11111}로 나타낸다. 도8C에 도시된 또하나의 서미스터 소자 31은, 내부전극이 형성된 여섯개의 적층된 그린 시트의 서로 인접하는 쌍 사이의 다섯개의 틈 각각에 두개의 판상 그린 시트가 삽입된 점을 제외하고는 위와 동일한 공정에 의해 제조된다. 이러한 구조의 서미스터 소자의 적층구조를 위와 같은 이유로 {22222}로 나타낸다.

도9A, 9B, 9C 및 9D는, 여섯개의 연속적으로 적층되며 내부전극을 갖는 그린 시트에 형성된 다섯개의 틈에 삽입되는 판상 그린 시트의 개수를 변화시키는 점을 제외하고는 위에서 설명한 공정과 실질적으로 동일한 방법에 의해 제조된 서미스터 소자 41, 51, 61, 및 71을 도시한다. 서미스터 소자 41, 51, 61, 및 71의 적층 구조를 각각 {01111}, {21111}, {22221} 및 {41111}로 나타낸다. 개별적으로 도시하지는 않았으나, 표3에 나타난 다른 적층구조의 부가적인 서미스터 소자가 제조되었다. 모든 서미스터 소자의 측정된 저항값 R₂₅(25℃에서)가 또한 표3에 도시되어 있다.

적층구조	저항값 R₂₅(㏀)
111111111021111222224111131111	10.69411.02311.76310.2069.5409.85210.082

표3에서 균일한 적층 구조 {00000}, {11111}, {22222}를 갖는 서미스터 소자 11, 21 및 31과 비교하면, 내부전극 3a∼3f 및 4a∼4f의 수직으로 인접하는 쌍 사이의 세라믹 소체 2의 층부의 두께가 작아짐에 따라 저항값이 커짐을 알 수 있다. 서미스터 소자 11, 21, 31에서 비균일한 두께를 갖는 세라믹 소체 2의 층부를 갖는 다른 서미스터 소자와 비교할 때, 수직으로 인접하는 내부전극 사이의 단지 하나의 틈의 두께를 변화시킴에 의해 저항값을 변화시킬 수 있음도 또한 알 수 있다.

예를들어 소정의 저항값을 갖는 서미스터 소자가 대량 생산될 경우, 적층구조 {11111}을 갖는 샘플 서미스터 소자가 위에서 설명한 공정에 의해 제조되었으나, 측정된 저항값의 분포 중심은 목적하는 값보다 더 큰 것이 발견되었다고 가정해 보자. 이 경우, 저항값을 줄이기 위해, 적층구조는 내부전극의 수직으로 인접하는 한쌍 사이의 세라믹 소체 2의 적층부의 두께를 증가시킴에 의해 적층구조 {21111} 또는 {41111}로 조절되어야 할 것이다. 위에서 설명한 바와 같이, 이것은, 층 사이의 분리가 증가되어야 할 내부전극 쌍 사이에 하나 또는 그 이상의 부가적인 판상 세라믹 그린 시트를 삽입함에 의해 달성될 수 있다.

이와 유사하게, 샘플 서미스터 소자의 저항값의 분포 중심이 소정의 목표값보다 작은 경우에는, 삽입되는 판상 그린 시트의 개수를 감소시킴에 의해, 내부전극의 수직으로 인접하는 한쌍 사이의 세라믹 소체 2의 적층부의 두께가 감소된다.

이를 요약하면, 제1 및 제2 내부전극의 서로 대응하는 쌍 사이의 수평방향의 간격 뿐만 아니라, 제1 및 제2 내부전극의 수직으로 인접하는 한쌍 사이의 세라믹 소체의 적층부의 두께에 따라 내부전극이 세라믹 그린 시트상에 인쇄된 후에도 저항값이 용이하게 수정되도록 조절하는 것이 가능해 진다.

본 발명의 제2 실시예가 단지 제한된 숫자의 예를 참조하여 설명되었으나, 이는 본 발명의 범위를 제한하기 위해 의도된 것은 아니다. 도1∼도3을 참조하여 설명된 본 발명의 제1 실시예에서 설명되었 듯이, 본 발명의 범위 내에서 다양한 변형이 가능하다. 본 명세서에서“수평”,“수직”,“높이”란 표현은, 명세서 전반을 통해서 표현의 편의 및 다양한 구성요소간의 상대적 배향을 설명하기 위해서만 사용된 것임이 주지되어야 한다. 따라서,“수평”이란 표현은, 하나의 소정의 방향을 가리키는 것으로 해석되어야 하고,“수직”이란 표현은, 상기 소정의 방향에 수직인 방향으로 해석되어야 하며,“높이”란 표현은, 이렇게 정의된 “수직”방향으로의 거리를 가리키는 것을 의미한다.

Claims

서로 떨어져 대향하는 제1 말단면 및 제2 말단면을 갖는 세라믹 소체;

상기 제1 말단면상의 제1 외부전극과, 상기 제2 말단면상의 제2 외부전극; 및

상기 세라믹 소체의 내부의 복수개의 서로 대향하는 내부전극 쌍들로서, 각 내부전극 쌍은, 상기 제1 말단면으로부터 상기 제2 말단면 쪽으로 수평으로 연장되는 제1 내부전극과, 상기 제2 말단면으로부터 상기 제1 말단면 쪽으로 수평으로 연장되며 또한 소정의 폭의 간격으로 상기 제1 내부전극과 이격되는 대향 선단을 갖는 제2 내부전극을 포함하는 복수개의 내부전극들 쌍들을 포함하며,

상기 복수개의 쌍들은 수직방향으로 층을 형성하며, 상기 내부전극의 상기 복수개의 쌍들중 적어도 하나의 간격은 수평으로 변위되어 상기 내부전극의 나머지 쌍들 사이의 간격과 중첩되는 것을 특징으로 하는 저항 소자.
제 1 항에 있어서, 상기 복수개의 쌍들의 각각의 상기 제1 내부전극 및 제2 부전극은 상기 수직방향으로 같은 높이를 갖는 것을 특징으로 하는 저항 소자.
제 1 항에 있어서, 상기 세라믹 소체와 상기 서로 대향하는 복수개의 쌍들은 일체로 소결된 소체를 포함하는 것을 특징으로 하는 저항 소자.
제 2 항에 있어서, 상기 세라믹 소체와 상기 서로 대향하는 복수개의 쌍들은 일체로 소결된 소체를 포함하는 것을 특징으로 하는 저항 소자.
제 1 항에 있어서, 상기 세라믹 소체는 정저항 온도 특성 또는 부저항 온도 특성을 갖는 반도체 서미스터 물질을 포함하는 것을 특징으로 하는 저항 소자.
목적하는 저항값을 갖는 저항 소자의 제조방법으로서, 상기 방법은,

소정의 폭의 간격으로 서로 이격되어 서로 대향하는 제1 내부전극과 제2 내부전극으로 된 한쌍의 내부전극이 형성된 표면을 각각 갖는 복수개의 세라믹 그린 시트를 얻는 단계;

상기 목적하는 저항값에 따른 변위 거리를 설정하는 단계;

상기 각 세라믹 그린 시트 상에서 상기 제1 내부전극이 상기 제1 말단면으로부터 상기 제2 말단면 쪽으로 수평으로 연장되고 상기 제2 내부전극이 상기 제2 말단면으로부터 상기 제1 말단면 쪽으로 수평으로 연장되며, 상기 각 적층체의 상기 내부전극 쌍들은 수직방향으로 층을 형성하며, 상기 복수개의 내부전극들 쌍의 적어도 하나의 간격은 상기 변위 거리만큼 상기 복수개의 세라믹 그린 시트의 나머지의 간격들로부터 수평으로 변위되도록, 상기 복수개의 세라믹 그린 시트를 적층함에 의해, 서로 떨어져 대향하는 제1 말단면 및 제2 말단면을 갖는 적층체들을 얻는 단계;

상기 적층체를 소결함에 의해 세라믹 소결체를 얻는 단계; 및

상기 각 세라믹 소결체 상에서, 상기 제1 내부전극과 접촉시키기 위해 상기 제1 말단면상의 제1 외부전극을, 상기 제2 내부전극과 접촉시키기 위해 상기 제2 말단면상의 제2 외부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 저항 소자의 제조방법.
목적하는 저항값을 갖는 저항 소자를 제조하는 방법으로서, 상기 방법은,

소정의 폭의 간격으로 서로 이격되어 서로 대향하는 제1 내부전극과 제2 내부전극으로 된 한쌍의 내부전극이 형성된 표면을 각각 갖는 복수개의 세라믹 그린 시트를 얻는 단계;

상기 각 세라믹 그린 시트 상에서 상기 제1 내부전극이 상기 제1 말단면으로부터 상기 제2 말단면 쪽으로 수평으로 연장되고 상기 제2 내부전극이 상기 제2 말단면으로부터 상기 제1 말단면 쪽으로 수평으로 연장되고 상기 내부전극의 쌍이 상기 수직방향으로 층을 형성하도록 상기 복수개의 세라믹 그린 시트와 판상 세라믹 그린 시트를 수직방향으로 적층시키며, 상기 목적하는 저항값에 따라 서로 수직으로 인접하는 상기 내부전극의 적어도 하나의 쌍 사이의 상기 세라믹 그린 시트 부분의 두께를 변화시킴에 의해, 서로 떨어져 대향하는 제1 말단면 및 제2 말단면을 갖는 적층체를 얻는 단계;

상기 세라믹 적층체를 소결함에 의해 세라믹 소결체를 얻는 단계; 및

상기 각 세라믹 소결체 상에서, 상기 제1 내부전극과 접촉시키기 위해 상기 제1 말단면상의 제1 외부전극을, 상기 제2 내부전극과 접촉시키기 위해 상기 제2 말단면상의 제2 외부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 저항 소자의 제조방법.
제 7 항에 있어서, 서로 수직으로 인접하는 적어도 한 쌍의 내부전극 사이의 상기 세라믹 소체 부분의 두께가 서로 수직으로 인접하는 나머지 쌍들의 내부전극 사이의 상기 세라믹 소체 부분의 두께와 다르도록 상기 세라믹 그린 시트 부분의 두께가 변화되는 것을 특징으로 하는 저항 소자의 제조방법.
제 8 항에 있어서, 서로 수직으로 인접하는 단지 한 쌍의 내부전극 사이의 상기 세라믹 소체 부분의 두께가 서로 수직으로 인접하는 나머지 쌍들의 내부전극 사이의 상기 세라믹 소체 부분의 두께와 다르도록 상기 세라믹 그린 시트 부분의 두께가 변화되는 것을 특징으로 하는 저항 소자의 제조방법.
제 7 항에 있어서, 상기 세라믹 그린 시트 부분의 두께는 서로 수직으로 인접하는 각 쌍의 내부전극 사이에 삽입되는 상기 판상 세라믹 그린 시트의 개수를 변화시킴에 의해 변화되는 것을 특징으로 하는 저항 소자의 제조방법.
제 10 항에 있어서, 서로 수직으로 인접하는 적어도 한 쌍의 내부전극 사이에 삽입되는 상기 판상 세라믹 그린 시트의 개수는, 서로 수직으로 인접하는 나머지 쌍들의 내부전극 사이에 삽입되는 상기 판상 세라믹 그린 시트의 개수와 다른 것을 특징으로 하는 저항 소자의 제조방법.
제 11 항에 있어서, 서로 수직으로 인접하는 단지 한 쌍의 내부전극 사이에 삽입되는 상기 판상 세라믹 그린 시트의 개수는, 서로 수직으로 인접하는 나머지 쌍들의 내부전극 사이에 삽입되는 상기 판상 세라믹 그린 시트의 개수와 다른 것을 특징으로 하는 저항 소자의 제조방법.
서로 떨어져 대향하는 제1 말단면 및 제2 말단면을 갖는 세라믹 소체;

상기 제1 말단면상의 제1 외부전극과, 상기 제2 말단면상의 제2 외부전극; 및

상기 세라믹 소체의 내부의 복수개의 서로 대향하는 내부전극 쌍들로서, 각 내부전극 쌍은, 상기 제1 말단면으로부터 상기 제2 말단면 쪽으로 수평으로 연장되는 제1 내부전극과, 상기 제2 말단면으로부터 상기 제1 말단면 쪽으로 수평으로 연장되며 또한 소정의 폭의 간격으로 상기 제1 내부전극과 이격되는 대향 선단을 갖는 제2 내부전극을 포함하는 복수개의 내부전극들 쌍들을 포함하며,

상기 복수개의 쌍들은 수직방향으로 층을 형성하며, 서로 인접하는 적어도 한 쌍의 내부전극 사이의 상기 세라믹 소체 부분의 두께는 서로 인접하는 나머지 쌍들의 내부전극 사이의 상기 세라믹 소체 부분의 두께와 다른 것을 특징으로 하는 저항 소자.
제 13 항에 있어서, 서로 인접하는 단지 한 쌍의 내부전극 사이의 상기 세라믹 소체 부분의 두께가 서로 인접하는 나머지 쌍들의 내부전극 사이의 상기 세라믹 소체 부분의 두께와 다른 것을 특징으로 하는 저항 소자.