JP3716596B2

JP3716596B2 - サーミスタ素子

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Publication number: JP3716596B2
Application number: JP02366898A
Authority: JP
Inventors: 政彦川瀬; 範光鬼頭
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1998-02-04
Filing date: 1998-02-04
Publication date: 2005-11-16
Anticipated expiration: 2018-02-04
Also published as: JPH11224805A

Description

【０００１】
【発明の属する技術分野】
本発明は、雰囲気温度や固体温度等の検出、あるいは電子回路等の温度補償を行うのに用いられるサーミスタ素子に関し、より詳細には、サーミスタ素体内に複数の内部電極を形成してなる積層型のサーミスタ素子に関する。
【０００２】
【従来の技術】
従来、温度の検出や温度補償に、種々のサーミスタ素子が幅広く用いられている。また、用途によっては、低抵抗のサーミスタが求められており、低抵抗化を図るために、図６に示すチップ型の積層サーミスタ素子が提案されている。
【０００３】
図６（ａ），（ｂ）に示すように、サーミスタ素子６１は、半導体セラミック材料よりなるサーミスタ素体６２内に複数の内部電極６３ａ〜６３ｅをサーミスタ素体層を介して重なり合うように配置した構造を有する。内部電極６３ａ，６３ｃ，６３ｅが端面６２ａに引き出されており、端面６２ａに形成された外部電極６４ａに接続されている。他方、内部電極６３ｂ，６３ｄが端面６２ｂに引き出されており、端面６２ｂに形成された外部電極６４ｂに接続されている。
【０００４】
また、サーミスタ素子６１では、抵抗値のばらつきを低減するために、内部電極６３ａ，６３ｃ，６３ｅと、内部電極６３ｂ，６３ｄとの幅が異ならされている。これを、内部電極６３ｂ，６３ｃを代表して図６（ｂ）を参照して説明する。
【０００５】
内部電極６３ｂと、内部電極６３ｃとは、長さＬ₁の範囲で重なり合っている。もっとも、内部電極６３ｂの幅Ｗ₁に比べて、内部電極６３ｃの幅Ｗ₂が小さくされている。
【０００６】
従って、上記サーミスタ素子６１を製造するにあたり、内部電極６３ａ〜６３ｅが上面に形成された各グリーンシートを積層するにあたり、幅方向に積層ずれが生じたとしても、内部電極６３ｃが内部電極６３ｂの幅Ｗ₁内に含まれる領域に配置される限り、抵抗値のばらつきが生じ難い。
【０００７】
しかしながら、内部電極６３ｂ，６３ｄの幅Ｗ₁と、内部電極６３ａ，６３ｃ，６３ｅの幅Ｗ₂とを異ならせた場合であっても、長さ方向、すなわち対向２端面６２ａ，６２ｂを結ぶ方向に積層ずれが生じた場合には、内部電極が重なり合っている領域の長さ寸法Ｌ₁がばらつき、やはり抵抗値がばらつくという問題があった。
【０００８】
他方、特開平６−５３００８号公報には、サーミスタ素体の対向２端面を結ぶ上記長さ方向の積層ずれに起因する抵抗値のばらつきを低減し得る積層型サーミスタ素子が開示されている。この積層型サーミスタ素子の構造を、図７を参照して説明する。
【０００９】
サーミスタ素子７１では、サーミスタ素体７２の対向２端面７２ａ，７２ｂから中央に向かって延びるように、第１，第２の内部電極７３ａ，７３ｂがそれぞれ形成されている。第１，第２の内部電極７３ａ，７３ｂは、中央において、所定距離を隔てて対向されている。内部電極７３ａ，７３ｂは、それぞれ、端面７２ａ，７２ｂに形成された外部電極７４ａ，７４ｂに接続されている。
【００１０】
また、内部電極７３ａ，７３ｂとサーミスタ素体層を介して重なり合うように、第３の内部電極７３ｃが埋設されている。内部電極７３ｃは、外部電極７４ａ，７４ｂに接続されていない。
【００１１】
サーミスタ素子７１では、第３の内部電極７３ｃが第１，第２の内部電極７３ａ，７３ｂに重なり合っているため、内部電極７３ａ，７３ｂが形成されたグリーンシートと、内部電極７３ｃが形成されたグリーンシートとを積層するにあたり、長さ方向すなわち対向２端面７２ａ，７２ｂを結ぶ方向に積層ずれが生じたとしても、該積層ずれに起因する抵抗値のばらつきを低減し得る。
【００１２】
すなわち、第１の内部電極７３ａと、第３の内部電極７３ｃとの重なり合っている部分の長さ寸法ｂ₁が積層ずれにより小さくなった場合には、長さ寸法ｂ₁が小さくなった分だけ、逆に、第２の内部電極７３ｂと、第３の内部電極７３ｃとの重なり合っている領域の長さ寸法ｂ₂が大きくなる。従って、長さ方向の積層ずれに起因する抵抗値のばらつきを低減することができる。さらに、横方向の積層ずれに起因する抵抗値のばらつきを低減させるには、内部電極７３ａ，７３ｂと、内部電極７３ｃの幅寸法に差をつければよく、前述した図６に示したサーミスタ素子６１と同様の効果が得られる。しかし、電極重なり寸法（ｂ₁＋ｂ₂）がＬ₁より小さく、かつ直列になるため、抵抗値が図６のサーミスタ素子６１に比べて大幅に大きくなり、低抵抗化が難しくなる。
【００１３】
【発明が解決しようとする課題】
上記のように、図７に示した積層型サーミスタ素子７１においては、積層ずれに起因する抵抗値のばらつきは低減し得るものの、抵抗値が大きくなってしまい、低抵抗値にすることができなかった。また、図６に示したサーミスタ素子６１は、抵抗値を小さくすることができるが、幅方向に沿った積層ずれに起因する抵抗値のばらつきは低減し得るものの、長さ方向への積層ずれに起因する抵抗値のばらつきを抑制することはできなかった。
【００１４】
本発明の目的は、低抵抗化を図り得る積層型サーミスタにおいて、積層ずれに起因する電極重なり面積のばらつきを抑制することができ、低抵抗であり、かつ抵抗値精度が高いサーミスタ素子を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明に係るサーミスタ素子は、対向し合う第１，第２の端面を有するサーミスタ素体と、前記サーミスタ素体の第１の端面に引き出された第１の内部電極と、第１の内部電極の先端と所定距離を隔てて対向されており、かつサーミスタ素体内に埋設されている第１のフローティング電極と、前記サーミスタ素体の第２の端面に引き出された第２の内部電極と、前記第２の内部電極の先端と所定距離を隔てて対向されており、かつサーミスタ素体内に埋設されている第２のフローティング電極と、第１，第２の端面に形成された第１，第２の外部電極とを備え、第１，第２のフローティング電極がサーミスタ素体内において厚み方向に重なり合うように配置されており、かつ第１，第２のフローティング電極の長さ及び幅を、それぞれ、ｌ₁，ｗ₁，及びｌ₂，ｗ₂としたときに、ｌ₁＞ｌ₂かつｗ₁＞ｗ₂とされていることを特徴とする。
【００１６】
また、請求項２に記載の発明では、前記第１，第２のフローティング電極が、第１，第２の内部電極と厚み方向に重なり合わない領域に形成されている。
請求項３に記載の発明では、第１，第２のフローティング電極のうち、少なくとも一方が、それぞれ、所定距離を隔てて配置された複数のフローティング電極部を有するように分割されている。
【００１７】
請求項４に記載の発明では、前記第１の内部電極と、第１のフローティング電極とが異なる高さ位置に形成されている。
請求項５に記載の発明では、前記第２の内部電極と、第２のフローティング電極とが異なる高さ位置に形成されている。
【００１８】
請求項６に記載の発明では、前記第１の内部電極及び第１のフローティング電極からなる第１の電極対、並びに第２の内部電極及び第２のフローティング電極からなる第２の電極対のうち少なくとも一方が、複数形成されている。
【００１９】
【発明の実施の形態】
図１（ａ）及び（ｂ）は、本発明の第１の実施例に係るチップ型積層サーミスタ素子を説明するための縦断面図及び平面断面図である。なお、本実施例のチップ型サーミスタ素子１は、負の抵抗温度特性を有するサーミスタ素体２を用いて構成されており、従ってＮＴＣサーミスタ素子と動作するように構成されている。
【００２０】
サーミスタ素体２は、負の抵抗温度特性を有する半導体セラミックスにより構成されており、対向２端面２ａ，２ｂを有する直方体状の形状を有する。なお、以下においては、サーミスタ素体２の端面２ａ，２ｂを結ぶ方向を長さ方向、該長さ方向と直交し、サーミスタ素体２の上面及び下面と平行な方向を幅方向、サーミスタ素体２の上面、下面を結ぶ方向を高さ方向とする。
【００２１】
端面２ａからサーミスタ素体２内に延びるように第１の内部電極３ａが形成されている。第１の内部電極３ａの先端すなわち内側端と、長さｇ₁の所定のギャップを隔てて第１のフローティング電極３ｂが形成されている。
【００２２】
また、端面２ｂから内側に向かって第２の内部電極４ａが形成されている。第２の内部電極４ａの先端と、長さｇ₂のギャップを隔てて第２のフローティング電極４ｂが形成されている。
【００２３】
本実施例では、第１の内部電極３ａ及び第１のフローティング電極３ｂが同一高さ位置に形成されている。また、第２の内部電極４ａ及び第２のフローティング電極４ｂが同一高さ位置に形成されている。また、第１，第２のフローティング電極３ｂ，４ｂは、サーミスタ素体層２ｃを介してその厚み方向に重なり合うように形成されている。
【００２４】
図１（ｂ）から明らかなように、第１のフローティング電極３ｂの長さｌ₁及び幅ｗ₁は、第２のフローティング電極４ｂの長さｌ₂及び幅ｗ₂に対し、ｌ₁＞ｌ₂かつｗ₁＞ｗ₂の関係を満たすように構成されている。
【００２５】
なお、第１，第２のフローティング電極３ｂ，４ｂは、図１では矩形の形状を有するように構成されているが、矩形以外の他の形状とされていてもよい。すなわち、第２のフローティング電極４ｂを下方に投影した場合に、第１のフローティング電極３ｂが形成されている領域内に含まれる形状に形成されておりさえすれば、両者の形状は特に限定されるものではない。
【００２６】
また、第１，第２のフローティング電極３ｂ，４ｂは、第１，第２の内部電極３ａ，４ａに対し、厚み方向に重なり合わない領域に形成されている。
なお、５ａ，５ｂは、それぞれ、第１，第２の外部電極を示し、端面２ａ，２ｂを覆うように形成されている。
【００２７】
サーミスタ素子１を製造するにあたっては、先ず、第１の内部電極３ａ及び第１のフローティング電極３ｂが印刷されたグリーンシートと、第２の内部電極４ａ及び第２のフローティング電極４ｂが印刷されたグリーンシートとを、無地のグリーンシートと共に積層し、得られた積層体を加圧した後、焼成することによりサーミスタ素体２を得る。従って、従来のサーミスタ素子６１，７１と同様に、上記グリーンシートの積層ずれに起因する抵抗値のばらつきが問題となる。
【００２８】
しかしながら、サーミスタ素子１では、サーミスタ素体層を介して重なり合っているのは、第１，第２のフローティング電極３ｂ，４ｂであり、第１，第２のフローティング電極３ｂ，４ｂが上述した特定の寸法関係を有するように構成されているため、幅方向及び長さ方向のいずれの方向に積層ずれが生じた場合であっても、第２のフローティング電極４ｂが、第１のフローティング電極３ｂを上方に投影した領域内に含まれる限り、積層ずれに起因する抵抗値の変動が生じない。
【００２９】
従って、積層ずれに起因する抵抗値のばらつきが生じ難いサーミスタ素子１を提供することができる。
なお、上記サーミスタ素体２としては、負の抵抗温度特性を有する適宜の半導体セラミックスを用いて構成することができるが、ＰＴＣサーミスタを構成するために正の抵抗温度特性を有する半導体セラミックスを用いてサーミスタ素体２を構成してもよい。また、第１，第２の内部電極３ａ，４ａ及びフローティング電極３ｂ，４ｂについては、Ａｇ、Ａｇ−Ｐｄなどの適宜の導電性材料を用いて構成することができ、特に限定されるものではない。
【００３０】
さらに、外部電極５ａ，５ｂについても、サーミスタ素体２の端面２ａ，２ｂを覆うようにＡｇペーストなどの導電ペーストを塗布し、焼き付けることにより、あるいはＡｇもしくはＡｇ−Ｐｄなどの導電性材料をメッキ、蒸着もしくはスパッタリング等により端面２ａ，２ｂに付与することにより形成することができる。
【００３１】
また、外部電極５ａ，５ｂについては、半田付け性を高めるために、ＡｇもしくはＡｇ−Ｐｄからなる外部電極上にＮｉメッキ層を介して、Ｓｎメッキ層を形成した積層構造としてもよく、外部電極５ａ，５ｂの材料及び積層構造などについても、特に限定されるものではない。
【００３２】
次に、具体的な実験例につき説明する。
Ｍｎ、Ｎｉ及びＣｏ等の遷移金属酸化物を混合してなる負の抵抗温度特性を有するセラミック粉末に、バインダー樹脂、分散剤及び表面活性剤を混合し、セラミックスラリーを調製し、該セラミックスラリーを用い、厚み５０μｍのセラミックグリーンシートを得た。次に、上記セラミックグリーンシートを所定の矩形形状に打ち抜き、複数枚の矩形のマザーのセラミックグリーンシートを得た。
【００３３】
１枚のマザーのセラミックグリーンシート上に、Ａｇ−Ｐｄペーストを印刷し、第１の内部電極３ａ及び第１のフローティング電極３ｂをマトリクス状に複数形成した。また、他の１枚のマザーのセラミックグリーンシート上に、第２の内部電極４ａ及び第２のフローティング電極４ｂをマトリクス状に複数形成した。上記第１，第２のマザーのセラミックグリーンシートを、無地の他の適宜の枚数のマザーのセラミックグリーンシートと共に、積層ずれ量を後述のように調整して積層し、厚み方向に加圧し、圧着し、マザーの積層体を得た。
【００３４】
しかる後、マザーの積層体を厚み方向に切断し、個々のサーミスタ素子１単位の積層体チップを得、該積層体チップを焼成し、サーミスタ素体２を得た。
上記サーミスタ素体２の端面２ａ，２ｂにＡｇペーストを塗布し、焼き付けることにより外部電極５ａ，５ｂを形成した。
【００３５】
上記のようにして、長さ１．６ｍｍ×幅０．８ｍｍ×厚み０．８ｍｍの寸法のサーミスタ素体２を有し、図１に示した幅ｗ₁＝０．５ｍｍ、ｌ₁＝０．８ｍｍ、ｗ₂＝０．３ｍｍ、ｌ₂＝０．６ｍｍ、ｇ₁＝０．１ｍｍ、ｇ₂＝０．２ｍｍである実施例のチップ型サーミスタ素子を得た。
【００３６】
上記のようにして得られた実施例のチップ型サーミスタ素子の抵抗値Ｒ及びＢ定数を測定した。結果を、抵抗値Ｒ及びＢ定数の各ばらつきと共に下記の表１に示す。
【００３７】
なお、表１において、実施例の積層ずれ０及び積層ずれ０．０５ｍｍは、それぞれ、図１（ｂ）に示すように、マザーのセラミックグリーンシートが積層ずれを有しないように積層した場合並びに図２に示すように、幅方向及び長さ方向に０．０５ｍｍの積層ずれを生じているように積層した場合の結果を示す。
【００３８】
また、比較のために、第１，第２のフローティング電極３ｂ，４ｂの寸法を第１のフローティング電極３ｂと同一としたことを除いては、上記実施例と同様にしてチップ型サーミスタ素子を作製した。この比較例のサーミスタ素子の抵抗値Ｒ及びＢ定数並びにこれらのばらつきについても、下記の表１に併せて示す。比較例における積層ずれ０及び積層ずれ０．０５ｍｍは、実施例の場合と同様の意味内容を表すものとする。
【００３９】
なお、表１において、３ＣＶ＝（３σ／Ｘ）×１００（％）、但し、σは標準偏差、Ｘは平均値を示す。
【００４０】
【表１】

【００４１】
表１から明らかなように、第１，第２のフローティング電極の寸法を同一とした比較例に比べ、実施例のチップ型サーミスタ素子では、長さ方向及び幅方向に０．０５ｍｍのグリーンシート積層ずれが生じた場合であっても、抵抗値の変動がほとんどないチップ型サーミスタ素子の得られることがわかる。
【００４２】
（変形例）
上述した実施例のチップ型サーミスタ素子１では、第１，第２のフローティング電極３ｂ，４ｂは、単一の矩形形状の内部電極で構成されていたが、本発明に係るサーミスタ素子では、図３（ａ）に示すように、フローティング電極を複数のフローティング電極部に分割してもよい。
【００４３】
すなわち、図３（ａ）に示すサーミスタ素子１１では、第２のフローティング電極４ｂが、複数のフローティング電極部４ｂ₁，４ｂ₂に分割されている。この場合、フローティング電極部４ｂ₁，４ｂ₂は、互いに所定距離を隔てて対向されているが、第２のフローティング電極４ｂの幅ｗ₂及び長さｌ₂は、図示のように両者が形成されている領域外線の幅及び長さとされる。
【００４４】
また、図３（ａ）では、フローティング電極部４ｂ₁，４ｂ₂は、長さ方向に沿って分割されていたが、幅方向に沿って分割されていてもよい。
図３（ｂ）に示すサーミスタ素子１２では、フローティング電極が分割されているのではなく、第１，第２のフローティング電極が、同じ高さ位置において、それぞれ、複数形成されている。すなわち、第１の内部電極３ａと同じ高さ位置において、複数の第１のフローティング電極３ｂ，３ｂが所定距離を隔てて形成されている。他方、第２のフローティング電極についても、第２の内部電極４ａと同じ高さ位置において、複数の第２のフローティング電極４ｂ，４ｂが形成されている。この場合、第１，第２のフローティング電極の長さ及び幅は、図示のｌ₁，ｌ₂，ｗ₁，ｗ₂で示すように、各フローティング電極３ｂ，４ｂの長さ及び幅寸法で決定されることになる。
【００４５】
また、サーミスタ素子１では、第１，第２の内部電極３ａ，４ａが、それぞれ、対応する第１，第２のフローティング電極３ｂ，４ｂと同一高さ位置に形成されていたが、図４に示すように、第１の内部電極３ａは、第１のフローティング電極３ｂと異なる高さ位置に形成されていてもよく、同様に、第２の内部電極４ａについても、第２のフローティング電極４ｂと異なる高さ位置に形成されていてもよい。
【００４６】
また、特に図示はしないが、第１の内部電極３ａのみが対応するフローティング電極３ｂと異なる高さ位置に形成されていてもよく、あるいは第２の内部電極４ａのみが対応するフローティング電極４ｂと異なる高さ位置に形成されていてもよい。
【００４７】
さらに、図５に示すように、第１の内部電極３ａと第１のフローティング電極３ｂで構成される第１の電極対及び第２の内部電極４ａと第２のフローティング電極４ｂで構成される第２の電極対が、それぞれ、サーミスタ素体２内において複数積層されていてもよい。また、いずれか一方の電極対のみが複数積層されていてもよい。
【００４８】
図３〜図５に示したように、本発明に係るサーミスタ素子における内部電極及びフローティング電極の構造は、第１，第２のフローティング電極が上記特定の寸法関係を満たすようにして、サーミスタ素体を介して厚み方向に重なり合っている限り、種々変形することができる。
【００４９】
本発明は、負の抵抗温度特性を有するＮＴＣサーミスタ素子及び正の抵抗温度特性を有するＰＴＣサーミスタ素子のいずれにも適用することができる。また、上記対向２端面に第１，第２の外部電極が形成されているので、プリント回路基板などに容易に表面実装し得るチップ型のサーミスタ素子として用いることができる。
【００５０】
【発明の効果】
請求項１に記載の発明によれば、サーミスタ素体内に、第１，第２の内部電極及び第１，第２のフローティング電極を形成してなり、第１，第２のフローティング電極がサーミスタ素体層を介して厚み方向に重なり合っている構成において、第１のフローティング電極の長さｌ₁及び幅ｗ₁と、第２のフローティング電極の長さｌ₂及びｗ₂とが、ｌ₁＞ｌ₂かつｗ₁＞ｗ₂の関係を満たすように形成されているので、長さ方向及び幅方向のいずれの方向に積層ずれが生じた場合であっても、抵抗値のばらつきが生じ難いサーミスタ素子を提供することが可能となる。
【００５１】
従って、低抵抗化を図り得る積層型サーミスタ素子であって、抵抗値精度を効果的に高め得る。
請求項２に記載の発明によれば、第１，第２のフローティング電極が、第１，第２の内部電極と厚み方向に重なり合わないように形成されているため、第１，第２のフローティング電極と、第１，第２の内部電極との重なり合いに起因する抵抗値のばらつきが生じ難い、より一層抵抗値のばらつきの少ないサーミスタ素子を提供することができる。
【００５２】
請求項３に記載の発明によれば、第１，第２のフローティング電極のうち、少なくとも一方が、それぞれ、複数のフローティング電極部を有するように分割されているため、同じサーミスタ素体を用いて、様々な抵抗値を有し、しかも抵抗値のばらつきの少ないサーミスタ素子を提供することが可能となる。
【００５３】
請求項４に記載の発明では、第１の内部電極と、第１のフローティング電極とが異なる高さ位置に形成されており、請求項５に記載の発明では、第２の内部電極と第２のフローティング電極とが異なる高さ位置に形成されているので、それぞれ、各内部電極とフローティング電極との間の距離を調整することにより、同一サーミスタ素体を用い、様々な抵抗値を有し、しかも抵抗値のばらつきの少ないサーミスタ素子を提供することが可能となる。
【００５４】
請求項６に記載の発明では、第１の内部電極及び第１のフローティング電極からなる第１の電極対並びに第２の内部電極及び第２のフローティング電極からなる第２の電極対の少なくとも一方が複数形成されているので、より一層低抵抗であり、かつ抵抗値のばらつきの小さいサーミスタ素子を提供することが可能となる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は、本発明の一実施例に係るサーミスタ素子の縦断面図及び平面断面図。
【図２】具体的な実験例において作製した実施例のチップ型サーミスタ素子の平面断面図であり、長さ方向及び幅方向に０．０５ｍｍ積層ずれが生じている場合を示す図。
【図３】（ａ）及び（ｂ）は、本発明に係るサーミスタ素子の各変形例を示す平面断面図。
【図４】本発明のサーミスタ素子のさらに他の変形例を説明するための縦断面図。
【図５】本発明に係るサーミスタ素子の他の変形例を説明するための縦断面図。
【図６】（ａ）及び（ｂ）は、従来のチップ型サーミスタ素子の一例を説明するための縦断面図及び平面断面図。
【図７】（ａ）及び（ｂ）は、従来のチップ型サーミスタ素子の他の例を説明するための縦断面図及び平面断面図。
【符号の説明】
１…サーミスタ素子
２…サーミスタ素体
２ａ，２ｂ…端面
２ｃ…サーミスタ素体層
３ａ…第１の内部電極
３ｂ…第１のフローティング電極
４ａ…第２の内部電極
４ｂ…第２のフローティング電極
４ｂ₁，４ｂ₂…フローティング電極部
１１，１２…サーミスタ素子

Claims

対向し合う第１，第２の端面を有するサーミスタ素体と、
前記サーミスタ素体の第１の端面に引き出された第１の内部電極と、
第１の内部電極の先端と所定距離を隔てて対向されており、かつサーミスタ素体内に埋設されている第１のフローティング電極と、
前記サーミスタ素体の第２の端面に引き出された第２の内部電極と、
前記第２の内部電極の先端と所定距離を隔てて対向されており、かつサーミスタ素体内に埋設されている第２のフローティング電極と、
第１，第２の端面に形成された第１，第２の外部電極とを備え、
第１，第２のフローティング電極がサーミスタ素体内において厚み方向に重なり合うように配置されており、かつ第１，第２のフローティング電極の長さ及び幅を、それぞれ、ｌ₁，ｗ₁，及びｌ₂，ｗ₂としたときに、ｌ₁＞ｌ₂かつｗ₁＞ｗ₂とされていることを特徴とする、サーミスタ素子。
前記第１，第２のフローティング電極が、第１，第２の内部電極と厚み方向に重なり合わない領域に形成されている、請求項１に記載のサーミスタ素子。
前記第１，第２のフローティング電極のうち少なくとも一方が、それぞれ、所定距離を隔てて分離された複数のフローティング電極部を有するように分割されている、請求項１または２に記載のサーミスタ素子。
前記第１の内部電極と、第１のフローティング電極とが異なる高さ位置に形成されている、請求項１〜３のいずれかに記載のサーミスタ素子。
前記第２の内部電極と、第２のフローティング電極とが異なる高さ位置に形成されている、請求項１〜４のいずれかに記載のサーミスタ素子。
前記第１の内部電極及び第１のフローティング電極からなる第１の電極対、並びに第２の内部電極及び第２のフローティング電極からなる第２の電極対の少なくとも一方が、複数形成されている、請求項１〜５のいずれかに記載のサーミスタ素子。