KR19990036030A

KR19990036030A - 동기적으로 샘플된 데이터 검출 채널 내의 디지털 회로의 시험 방법

Info

Publication number: KR19990036030A
Application number: KR1019980700695A
Authority: KR
Inventors: 파블로 오 지페로비치
Original assignee: 앤드류 크라이더; 퀀텀 코포레이션
Priority date: 1996-05-31
Filing date: 1997-05-27
Publication date: 1999-05-25
Also published as: CA2228127A1; WO1997047980A3; CN1196795A; AU3144197A; JPH11510912A; EP0866978A1; WO1997047980A2; US5737342A

Abstract

하드 디스크 드라이브의 PRML 채널과 같은 동기 샘플링 데이터 검출 채널 칩의 디지털 소자를 아나로그 채널부로부터 나오는 샘플을 나타내는 디지털 의사 샘플로 시험하기 위한 온-칩 자기-시험 회로는 선정된 스펙트럼 응답에 따라서 이상적인 디지털 의사 샘플을 발생시키는 샘플 발생기, 디지털 노이즈 값을 발생시키는 디지털 노이즈 발생기, 노이즈 의사 샘플을 발생시키기 위하여 상기 이상적인 디지털 의사 샘플과 상기 디지털 노이즈 값을 결합하는 제1 결합 회로, 상기 샘플 발생기에 결합되어, 선정된 바이어스를 상기 이상적인 디지털 의사 샘플에 가산하여 바이어스된 의사 샘플을 발생하는 바이어스 주입 회로, 및 바이어스된 노이즈 의사 샘플을 출력해서 채널 칩의 디지털 데이터 처리 및 채널 제어 소자를 시험하기 위하여 상기 노이즈 의사 샘플과 상기 바이어스된 의사 샘플을 결합하는 제2 결합 회로를 구비하고 있다.

Description

동기적으로 샘플된 데이터 검출 채널 내의 디지털 회로의 시험 방법

응용 주문형 집적 회로(ASIC) 칩은 많은 상호접속된 논리 게이트를 가져 구조가 매우 복잡해지는 경향이 있다. 이러한 칩의 성능 특성은 설계와 레이아웃을 고려할뿐만 아니라 다양한 생산 조건에 따라 변할 수 있다. 생산된, 칩의 성능을 알 수 있다. 따라서, 이들 복잡한 회로 칩은 의도된 동작 환경 내에 일단 배치되면 정확한 동작을 보장하기 위해 제조 후에 완전하게 시험될 필요가 있다. 초대규모 집적 회로(VLSI) 내에 온-칩 자기-시험 시스템을 제공하는 것이 공지되어 있다. 자주 직면하는 하나의 예로는 칩 내에 일련의 시험 셀을 집적시키고 그를 링 발진기, 또는 카운터로서 연결하는 것이며, 이는 사용시 그 일련 및 차례로 칩 자체를 통하여 디지털 신호 전송의 지시를 제공한다.

보다 복잡한 칩 시험 제도가 드레벨비스 등에 의해 허여된 미국 특허 제5,173,906호 "Built-In Self Test for Integrated Circuit"에서 제공된다. 드레벨비스 등에 의해 설명된 온-칩 자기-시험 시스템은 VLSI 칩의 스태틱 랜덤 액세스 메모리 저장 위치를 완전히 시험하기 위한 일련의 시험 패턴을 시퀀셜하게 발생시킨다. 시험 패턴은 독특한 어드레스 리플, 독특한 어드레스 리플 비트, 체커보드, 워드 라인 스트립, 블랭킷, 및 사용자 프로그램가능한 디지털 패턴과 같은 모든 디지털 패턴이다. 패턴은 저장 위치로 시퀀셜하게 기록되고 저장 위치로부터 판독되는 패턴과 비교된다. 비교 결과에 의하면 시험하지 못하는 임의의 저장 위치의 어드레스를 포획하기 위한 결점이 있는 어드레스 레지스터를 제어하는 단일 패스-훼일 신호(a single pass-fail signal)로 감소된다. 포괄적이긴 하지만, 드레벨비스 등의 시험 방법은 동기적으로 샘플된 데이터 채널 집적 회로(IC)의 디지털 논리 소자보다 메모리 워드 위치의 시험으로 지적되는 것으로 나타난다.

동기적으로 샘플된 데이터 검출 채널 IC는 전형적으로 아날로그 신호원에 연결되는 아날로그부, 디스크 드라이브의 녹음 재생 변환기로부터의 이러한 전치 증폭된 아날로그 녹음 재생기를 포함하고, 이득 조정, DC 오프셋 제거, 및 아날로그 필터링 및 평활화와 같은 아날로그 신호 처리부, 고속의 아날로그 대 디지털(A/D) 변환기로 시작하는 디지털부로 이어지며, 종종 디지털 필터, 및 비터비 검출기와 같은 경로 메모리 검출기를 포함한다. 채널 IC는 또한 전형적으로 타이밍(PLL), A/D, 이득, 및 DC 오프셋 소자를 제어하기 위한 이득과 DC 오프셋 제어 루프를 개별적으로 포함한다.

채널 칩은 일단 칩이 하드 디스크 드라이브(또는 테이프 드라이브) 환경으로 배치되면 정확한 동작을 확실하게 하기 위해 제조 후에 완전히 시험될 필요가 있다. 특수한 시험이 칩의 아날로그 및 디지털부에 각각 및 또한 함께 수행된다. 디지털 시험은 패턴을 채널의 디지털부에 공급하고 칩의 출력을 공지된(기대되는) 결과와 비교하는 것을 포함한다. 디지털 시험은 아날로그부와 아날로그 대 디지털 변환기를 바이패스하고, 디지털부에 인위적인 디지털 샘플을 공급하는 것을 포함한다. 이들 샘플은 패키지된 칩으로 리딩하는 외부 핀을 사용하여 주입되었고, 디스크 드라이브 채널의 실제 동작 조건을 표현하는 실제 모의 실험된 패턴을 제공하기 위해 부가된 노이즈를 갖는 인위적인 신호로부터 생성된다. 그러나, 일단 칩이 드라이브 프린트된 회로판 위에 설치되었다면, 입력 시험 핀은 전형적으로 접지되고, 출력 핀은 전형적으로 전력이 오프되고 연결되지 않고, 칩 시험 회로는 그 위에 임의의 추가 시험 절차에 대해서는 가용하지 않게 된다.

디지털 회로와 시스템에 대한 시험 구조 및 방법의 보다 포괄적인 방법은 엠. 아브라모비시, 엠. 브류어, 및 에이. 프레드맨에 의해 IEEE Press, Institute of Electrical and Electronics Engineers, Inc., New York, NY, Digital Systems Testing and Testable Design로 표제된 책자에서 알 수 있다.

동기적으로 샘플된 데이터 레코딩과 녹음 재생 환경 내에서의 자기 시험이 공지되어 있다. 예를 들면, 코커 등에 의해 허여된 미국 특허 제5,392,295호의 "Error Measurement Circuit"에는 부분 응답, 최대 가능성 (PRML) 채널을 일체화하는 자기 하드 디스크 드라이브의 성능을 시험하기 위한 회로 및 방법을 설명한다. 공지된 인코드되고 프리코드된 데이터 값의 레코딩 패턴을 갖는 시험 트랙은 데이터 저장면 위에 레코드된다. 다음에 이들 패턴은 녹음 재생되고 온-드라이브 에러 측정 회로에 통과된다. 에러 발생기는 명목, 데이터 샘플의 기대값, 및 저장면으로부터 판독되는 것으로서의 데이터 샘플값 간의 차이를 계산함으로써 에러값 샘플을 발생시킨다. 다음에 에러값 샘플은 비선형 비트 쉬프트를 위한 시험과 같은 소정의 시험에 따라, 다수의 시험 경로를 통하여 선택적으로 통과될 수 있다(비트 쉬프트는 재생되는 부정확한 데이터 패턴이 될 수 있는 디스크 위에 레코드되는 자화 반전 셀의 자기 경계 간의 상호작용에 의해 발생됨). 이 시험의 결과는 조정, 예를 들면 디스크 드라이브 내에 기록 사전보상에 사용될 수 있다. 코커 등의 특허에 의해 설명된 방법은 그 집적화로부터 완성된 디스크 드라이브로 각각 채널 칩을 시험하는 것이 아니라 완성된 디스크 드라이브의 성능을 시험한다.

코커 등의 특허에 의해 설명된 다른 시험은 저장면 상에 데이터 변환기의 비행 높이의 변화에 대해 검사한다. 코커 등의 특허에서 설명된 다른 시험은 데이터 저장과 복원 시스템에서 노이즈의 레벨을 결정한다. 이 노이즈 시험에서 에러값 샘플은 비교기에 의해 선정된 레벨에 비교된다. 만약 에러 샘플값이 선정된 레벨 이상이면, 비교기는 논리 1로 옮기고 그렇치 않으면 논리 0으로 옮긴다. 다음에 축적기는 명목상으로 -1, 0, 또는 +1 레벨이든 간에, 개별적으로 채널에서 양자화되는 아날로그 3진 데이터형에 근거하여, 결과를 각각 축적한다. 디스크 드라이브 내의 마이크로프로세서는 축적된 결과의 분포를 얻어 도식한다. 다음에 최종 분포는 디스크 드라이브 시스템에서 노이즈 량을 결정하는데 사용될 수 있다. 코커 등의 접근법의 하나의 직접적인 결과와 실제적인 결점은 전체 디스크 드라이브 시스템 헤드와 미디어가 설명된 방법에 따라 임의의 채널 성능 시험이 발생하기 전에 우선 조립되어야 한다는 것이다. 코커 등의 시험 방법은 채널 칩이 드라이브-레벨 시험이 작동하도록 적절히 기능적일 것이다.

독자는 또한 1992년 산 디에고, 캘리포니아 대학, 본 발명자의 주요 논제인 "VLSI Implementation of a Viterbi Detector for Hard Disk Drives"로 표제된 것으로 지적되고 특히 페이지 14에서의 분기 미터 발생기 유닛, 의사랜덤 이진 시퀀스 발생기 및 원시 다항식 x⁷+x+1(페이지 24)에 따른 채널 자기 시험을 위한 쉬프트-및-가산 특성의 사용, 및 의사랜덤 발생기 유닛에 의해 발생되는 이상적인 의사 샘플을 선택함으로써 채널 자기 시험을 인에이블하기 위한 입력 선택 유닛(페이지 25)를 포함하는 IC 내의 시험 회로의 설명으로 지적된다. 발명자의 논문에서 설명되는 입력 선택 유닛은 또한 외부적으로 발생되는 디지털 노이즈의 함유 또는 선택된 신호의 간섭을 인에이블하는 전가산기를 설명한다. 다음에 매수된 샘플은 IC의 데이터 경로를 통하여 송신되며, 포괄적인 논리 시험을 허용한다.

종래 접근법이 VLSI 칩 내에 디지털 시험 회로와, 동기식 샘플링 데이터 검출 기술을 사용하는 완성된 하드 디스크 드라이브 시스템 내의 범조직적인 시험을 제공하였지만, 지금까지 미해결된 요구가 칩이 완성된 디스크 드라이브로 조립되기 전에 모의실험된 실제 채널 조건으로 동기식 샘플링 데이터 검출 채널의 디지털 소자를 시험하기 위한 온-칩 시험 시스템을 위해 남아 있다.

칩 패키지의 크기가 감소함에 따라, 마찬가지로 칩을 시험하는데 가용한 핀의 수는 감소한다. 지금까지 미해결된 요구는 채널의 디지털부를 통하여 내부 발생과 노이지 샘플의 순환을 가능하도록 존재하는 칩 패키지의 핀을 사용함으로써 칩 핀아웃의 제한된 수를 효과적으로 극복하는 시험 방법 및 배열을 위해 남아 있어, 이로 인해 칩이 자기-시험을 시행하는 것을 인에이블하고 마이크로프로세서를 사용하여 마찬가지로 칩을 벗어나는 직렬 제어 및 상태 포트를 거쳐 시험 결과를 분석하고 보고한다.

<발명의 요약>

본 발명의 일반 목적은 동기 샘플링 데이터 검출 채널 칩의 디지탈 백 엔드 (back end)를 시험하기 위한 포괄적인 실제 시험 방법과 내부 시험 장치를 제공하기 위한 것이다.

본 발명의 다른 목적은 디지탈 신호의 성능과 동기 샘플링 데이터 검출 채널의 제어 소자를 시험하기 위한 온-칩 시험 블럭 내에 국부적으로 발생되는 이상적인 디지털 의사 샘플에 노이즈와 바이어스를 부가하기 위한 방법 및 회로를 제공하기 위한 것이다.

본 발명의 또 다른 목적은 디스크 드라이브 PRML 데이터 채널 칩의 디지털 회로 성분을 시험하기 위한 온-칩 시험 회로를 제공하기 위한 것이다.

본 발명의 원리에 따르면, 동기 샘플링 데이터 검출 채널의 디지털부의 인-칩 시험을 위한 방법이 제공된다. 이 디지털부는 아날로그-디지털 변환기, 인-칩 시험 블럭, 적어도 하나의 제어 루프 디지털 에러 발생기, 및 비터비 검출기와 같은 디지털 메모리 검출기로부터 인출되는 적어도 하나의 입력을 포함한다. 디지털부는 또한 하나 이상의 디지털 필터를 포함할 수 있다. 인-칩 시험 방법은:

아날로그-디지털 변환기로부터의 디지털 샘플값 대신에 입력부에 알려진 디지털값(의사 샘플)의 시퀀스를 주입하는 단계;

상기 시퀀스를 검출기의 공칭 응답과 일치하는 소정의 스펙트럼 응답에 최적인 의사 샘플로 필터링하는 단계;

제어된 디지털 노이즈량을 발생하고 이를 필터된 의사 샘플에 부가하여 노이즈 의사 샘플을 발생하는 단계;

소정의 제어된 오프셋 량을 노이즈 필터된 의사 샘플에 부가하여 노이즈 오프셋 의사 샘플을 발생하는 단계;

노이즈 오프셋 의사 샘플을 디지털 필터, 제어 루프, 및 디지털 메모리 경로 검출기를 통과하게 하여 검출된 의사 샘플 및 제어 루프 디지털 보정을 생성하는 단계;

시퀀스 비교 오류를 결정하도록 검출된 의사 샘플을 상기 알려진 디지털값의 시퀀스와 비교하는 단계;

제어 루프 디지털 보정 비교 오류를 결정하도록 검출된 제어 루프 디지털 보정을 상기 시퀀스로부터 예상되는 공칭 디지털 루프 보정과 비교하여 단계;

시퀀스 비교 오류와 임의의 제어 루프 디지털 보정 비교 오류를 예를 들어 마이크로프로세서 직렬 버스를 통해 이후의 추출과 분석을 위한 비교 오류 저장소 내에 칩 신호로서 저장하는 단계

를 포함하는 것이 바람직하다.

본 발명의 관련 특성으로서, 하드 디스크 드라이브 또는 테이프 드라이브의 RPML 채널과 같은 동기 샘플된 데이터 검출 채널 칩의 디지털 소자를 아날로그 채널부로부터 나오는 샘플을 나타내는 디지털 의사 샘플로 시험하기 위한 온-칩 자기 시험 회로가 제공되고 있다. 자기 시험 회로는 소정의 스펙트럼 응답에 따라서 이상화된 디지털 의사 샘플을 발생하기 위한 샘플 발생기; 디지털 노이즈값을 발생하기 위한 디지털 노이즈 발생기; 노이즈 의사 샘플을 생성하도록 이상화된 디지털 의사 샘플을 디지털 노이즈값과 결합하기 위한 제1 결합 회로; 샘플 발생기에 접속되어 있으며 노이즈 바이어스된 의사 샘플을 생성하도록 소정의 바이어스를 노이즈 디지털 의사 샘플에 부가하기 위한 바이어스 주입 회로를 포함하여; 칩의 디지털 데이터 처리 및 채널 제어 소자를 시험한다.

본 발명의 이들 및 다른 목적, 장점, 형태 및 특성은 첨부한 도면에 관련한 다음의 바람직한 실시예의 상세한 설명을 고려하게 되면 본 기술에 숙련된 당업자에 의해서는 더욱 잘 이해될 것이다.

본 발명은 부분 응답, 최대 가능성의 데이터 검출 채널과 같은 동기적으로 샘플된 데이터 검출 채널에 관한 것이다. 특히, 본 발명은 동기적으로 샘플된 데이터 검출 채널의 집적 회로 채널 칩 내의 디지털 회로 소자를 시험하기 위한 방법 및 온-보드 자기-시험 회로에 관한 것이다.

도 1은 본 발명의 원리에 따른 온-보드 디지털부 자기 시험을 갖는 동기 샘플된 데이터 검출 채널 IC 칩을 포함하는 하드 디스크 드라이브의 개략 블럭도.

도 2는 시험 조건을 발생하기 위한 도 1의 채널 칩 디지털부 내의 온-보드 디지털 자기 시험 회로의 개략 블럭도.

도 3은 도 2의 자기 시험 회로 내의 12 비트 선형 피드백 쉬프트 레지스터(LFSR)의 상세 블럭도.

도 4A는 도 2의 자기 시험 회로 내에서, 결합용 로직 블럭의 제1 부분의 상세 로직 블럭도; 도 4B는 결합용 로직 블럭을 완성하는 제2 부분을 나타내는 도면.

도 5는 도 2의 자기 시험 회로 내의 3비트 LFSR의 상세 블럭도.

도 6A는 도 2의 자기 시험 회로 내의 바이어스 제어 신호 발생기의 상세 논리 블럭도.

도 6B는 도 6A의 회로에 의해 발생된 제어 신호의 그래프.

도 6C는 도 2의 자기 시험 회로 내에서 발생될 수 있는 복수의 바이어스 시험 조건을 설명하는 바이어스 신호 주입 테이블.

도 6D는 도 2의 자기 시험 회로 내에서 발생될 수 있는 이득 에러, 위상 에러, 및 오프셋 에러 시험 조건의 일 예를 나타내는 도면.

도 7은 원하는 시험 조건의 생성을 돕는 시험되고 있는 디지털 회로 소자와 함께, 도 1에서 나타낸 시험 회로의 상세 블럭도.

도 8은 복수의 이상적으로 발생된 PR4 3차 샘플값의 그래프.

도 9는 도 8의 이상적으로 발생된 PR4 샘플값의 히스토그램 그래프.

도 10은 제1 복수의 노이즈 PR4 샘플값을 나타내는 도 8과 유사한 그래프.

도 11은 도 10의 노이즈 샘플값의 히스토그램.

도 12는 도 10의 예보다 더욱 노이즈가 많은 제2 복수의 노이즈 PR4 샘플값을 나타내는, 도 8과 유사한 그래프.

도 13은 도 12의 더욱 노이즈가 많은 샘플값의 히스토그램.

본 발명의 특정 형태 및 특성을 더욱 완전하게 이해하기 위해서, 온-보드 자기 시험 능력을 갖는 채널 칩의 하나의 바람직한 동작 환경에 대해 간단히 설명한다. 도 1에서는, 하드 디스크 드라이브를 다이어그램으로 나타내고 있다. 하드 디스크 드라이브가 현재 본 발명의 바람직한 환경이지만, 테이프 드라이브 내에 채널을 포함하는 다른 동기 샘플된 데이터 검출 채널이 본 발명의 범주 내에 바람직하다.

도 1의 디스크 드라이브는 회전 음성 코일 엑츄에이터와 같은 엑츄에이터 어셈블리에 의해 위치 결정되는 데이터 변환기 헤드(10)를 포함하는 헤드-디스크 어셈블리(8)를 포함한다. 헤드(10)는 데이터 기록 및 데이터 판독 기능을 제공하고, 이들 기능은 하나의 자기 변환기에 의해 실행될 수 있으며, 헤드(10)는 예를 들어, 유도성 기록기 및 자기 저항성 판독기를 포함할 수 있다. 적어도 하나의 데이터 저장용 디스크(12)는, 회전 음성 코일 엑츄에이터(11)를 제어하기 위한 회로를 또한 포함할 수 있는 모터 제어 회로(16)에 의해 제어되는 스핀들 모터(14)에 의해 소정의 고정 속도로 변환기(10)에 대해 상대적으로 회전된다. 아날로그 재생 전치 증폭기와 기록 드라이버 집적 회로(18)가 또한 통상적으로 헤드-디스크 어셈블리 내에 포함되어 있으므로, 회로(18)와 변환기 헤드(10) 사이의 인입선 길이를 최소화하여 외부의 노이즈 픽업을 감소시킬 수 있으며 디스크(12)로부터 도입되는 재생 아날로그 신호의 신호 대 노이즈 비율을 개선시킬 수 있다.

하드 디스크 드라이브는 예를 들어 아날로그부(21)와 디지털부(23)를 포함하는 VLSI PRML 데이터 채널 칩(19)을 포함한다. 아날로그부(21)는 통상적으로 가변 이득 아날로그 증폭기(VGA; 20), 프로그램가능한 아날로그 필터/평활기(22), 예를 들어 6비트 플래시 아날로그-디지털 변환기(A/D; 26)에 연결되는 DC 오프셋 보정 증폭기(24), 및 증폭 및 필터/평활된 아날로그 신호열에 대해 A/D에 의해 실행된 동기 샘플링 동작을 제어하기 위한 전압 제어 발진기(VCO)를 포함한다. 기록 사후 보상 회로(56)는 통상 채널 칩(19)의 아날로그부(21) 내에 포함될 수 있다.

채널 칩의 디지털부(23)는 통상적으로 플래시 A/D(26), 유한 임펄스 응답(FIR) 필터(36), 비터비 검출기(44)와 같은 메모리 경로 검출기, 타이밍 디지털-아날로그 변환기(DAC; 30)를 거쳐 타이밍 조절 제어를 VCO(28)에 제공하기 위한 디지털 타이밍 제어 회로(40), 및 DC 오프셋 제어값을 오프셋 DAC(34)를 거쳐 오프셋 보정 증폭기(24)에 공급하기 위한 디지털 오프셋 제어 회로(42)를 포함한다. 디지털 타이밍, 이득 및 오프셋 제어 회로(38, 40, 42)를 도시하고 있지만, 이들 회로는 아날로그부(21) 내에 위치된 아날로그 제어 회로 및 소자와 결합될 수 있으며, 이는 예를 들어, "디지털 적응성 평활을 갖는 PRML 클래스 Ⅳ 샘플링 데이터 검출을 사용하는 디스크 드라이브"로 표제되며, 아보트 등에게 일반 양도된 미국 특허 번호 5,341,249와, "실시간 DC 오프셋 제어 및 이 방법"으로 표제되며 본 발명자에게 허여된 특허 번호 5,459,679에서 나타낸 바와 같으며, 이들 특허의 상세 설명은 여기에서 참조되고 있다.

디지털부(23)는 또한 비터비 검출기(36)에서 회수된 부호화 정보를 사후 부호화하고 복호화하기 위한 사후 코더(46) 및 디코더(48)를 포함한다. 기록 경로측에서는, 코더(52)와 사후 코더(54)가 디스크(12) 상에 제어된 심볼 간 간섭을 보여주는 패턴으로 기록하는 데에 적합한 원하는 스펙트럼(예를 들어, PR4)를 갖는 부호화 데이터 패턴으로 사용자 데이터를 부호화 및 사후 부호화한다. 양방향 데이터 흐름 제어 회로/인터페이스(50)는 부호화되지 않은 신호를 예를 들어, 4비트 데이터 경로(51)를 통해 데이터 기록 동작 동안 코더에 보내고, 판독/기록(R/W) 제어 신호에 따라서, 복호화 신호를 데이터 재생 동작 동안 디코더(48)로부터 외부 회로로 보낸다.

디지털부(23)는 또한 드라이브 마이크로제어기(84)로부터 직렬 데이터 경로(67)를 거쳐 명령을 수신하기 위한 마이크로제어기 인터페이스(66)를 포함한다. 인터페이스(66)는 또한 직렬 경로(67)를 통해 마이크로제어기(84)에 의해 직접 액세스되는 명령과 상태값을 저장하기 위한 다수의 내부 레지스터를 포함한다.

디지털부(23)는 또한 예를 들어 제1 신호 전환기(62) 및 제2 신호 전환기(64)를 포함하는, 본 발명의 구성 소자 및 특성과 결합되는 시험 블럭(60)을 포함한다. 제1 신호 전환기(62)는 기록 사후 보상 회로(56)로부터 사후 코더(54)에 의해 생성된 부호화 디지털값을 시험 블럭(60)으로 전환시킨다. 제2 신호 전환기(64)는 신호 경로(65)를 플래시 A/D(26)로부터의 무조건 샘플의 수신에서 시험 블럭(60)으로부터의 시험 샘플의 수신에 이르기까지 FIR 필터(36), 디지털 타이밍 제어 회로(38), 디지털 이득 제어 회로(40) 및 디지털 오프셋 제어 회로(42)로 전환시킨다. 제1 및 제2 신호 전환기(62 및 64)는 신호 멀티플렉서로 나타내고, 이들은 드라이브 마이크로제어기(84)(반드시 이에 한정되는 것은 아님)와 같은 외부 마이크로제어기로부터 직렬 포트(67)를 거쳐 수신된 명령에 응답하여 마이크로제어기 인터페이스 블럭(66)에 의해 발생된 시험 모드 신호에 의해 제어된다. 시험 블럭(60)과 이와 관련된 회로는 이하 더욱 상세히 설명된다.

채널 칩(19) 이외에도, 드라이브 인쇄회로판은 또한, 모니터 제어 칩(16), 마이크로프로세서(84), 드라이브 ASIC(70) 및 외부 버퍼 메모리 어레이(72)를 양호하게 그 내부에 실장한 채로 서로 연결시키지만, 다이나믹 랜덤 억세스 메모리(DRAM)으로서 구현될 필요는 없다. 드라이브 ASIC(70)은 상주 오류 정정 코드(ECC) 기능부를 갖는 데이터 제어기(74), 소형 컴퓨터 표준 인터페이스(SCSI) 또는 호스트 컴퓨터용의 소정의 다른 버스 레벨 인터페이스 구조와 같은 바람직한 디스크 인터페이스 규정을 이행하기 위한 디스크 드라이브 대 호스트 인터페이스 블록(66), 외부 DRAM 버퍼 메모리 어레이(72)용의 어드레스들 및 리후레쉬 신호들을 발생하기 위한 메모리 제어기 블록(78), 및 제어 버스 구조(82)를 통해 마이크로제어기(84)로부터 코맨드를 수신하고 상태 값을 다시 마이크로제어기(84)로 복귀시키기 위한 마이크로제어기 인터페이스(80)을 포함한다. 현재 예에서, 마이크로제어기(84)는 공지되고 인코드되지 않은 데이터 값들의 열을 발생할 수 있고, 이들을 버스(82), ASIC/마이크로제어기 인터페이스(80), 데이터 제어기(74) 및 경로(51)를 통해 채널 칩(19)의 디지털부(23)에 패스시킨다. 동시에, 마이크로제어기(84)는 채널/마이크로제어기 인터페이스(66) 및 직렬 포트(67)를 통해 테스트 패턴 시퀀스로 디지털부(23)의 응답을 모니터할 수도 있다. 이러한 제어 및 모니터링 경로 배치는 다음의 논의로부터 충분히 알 수 있듯이, 본 발명의 특정의 양호한 구현에 매우 유익하다.

도 2를 참조하면, 온-칩 디지털부 시험 블록(60)은 테스팅 환경에 따라, 프리코더(54)로부터의 코드된 데이터와 같은 공지된 기록 전류 디지털 파형을 수신하기 위한 입력 경로(100), 또는 등가 소오스를 포함한다. 현재 예에서, 인입 데이터 값은 예를 들어, 도 6 및 7에 그래프로 도시된 바와 같이 이상적 3 레벨 (3진수) PR4 데이터 패턴을 제공하는 1-D²기능부(102)를 통해 패스된다. 기능부(102)는 예를 들어, 합산 기능부(118)로의 경로를 거쳐 이상적 패턴을 제공한다. 예를 들면, 다음은 2진 샘플 값에 응답하여 1-D²기능부의 출력을 나타낸다.

2진 샘플: 1 1 0 0 1 1 0 0

1-D²출력: 1 1 -1 -1 1 1 -1 -1

이상적 PR4 샘플들은 현재의 양호한 실시예에서 1-D²기능부에 의해 발생되며, 본 분야에 숙련된 당업자는 샘플들이 "이상적"으로 되지 않음을 알 수 있다. 비-이상적 샘플들은 주어진 다항식 P(D)로부터 발생될 수도 있고, FIR 필터(36)는 바람직한 스펙트럼 응답으로 샘플들을 평활화하는데 사용될 수도 있다. 이러한 다항식은 다음과 같이, 좀 더 일반화된 표현으로서 표시될 수도 있다.

P(D) = h(0) + h(1)D + h(2)D²...+ h(n)Dⁿ.

이러한 좀 더 일반화된 표시에 있어서는, P(D) = 1-D², h(0) = 1, h(1) = 0, 및 h(2) = -1 (여기에서 D > 2 = 0)이다.

노이즈 발생은 인터페이스(66)의 레지스터로부터, 의사 랜덤 2진 시퀀스를 발생하도록 구성된 선형 피드백 시프트 레지스터(LFSR ; 108) 내로 로드되는 선정된 시드 디지털 값(106)에 기초한다. 시드는 소정의 적절한 값일 수 있다. 선택된 시드 값은 데이터와 노이즈 간의 관계를 변경시킨다. 노이즈는 원시 다항식을 이행하는 LFSR(108)에 의해 발생된다(소정의 원시 다항식이 풀어진다). 12-비트 LFSR은 올-제로 워드를 제외한 모든 가능한 12 비트 조합 (4095)을 생성한다. 도3에 도시된 12-비트 LFSR(108)은 원시 다항식 x¹²+ x⁶+ x⁴+ x +1을 이행한다. 12 플립-플롭(108A, 108B, 108C, 108D, 108E, 108F, 108G, 108H, 108I, 108J, 108K 및 108L)들은 도 3에 도시된 바와 같이 배열된다. 플립-플롭(108A-108L)들은 샘플 레이트로 동기화된 클럭킹 신호에 따라 공통으로 클럭된다. 이러한 회로(108)은 57,330 노이즈 조합(4095o14) 전부를 생성한다. 대안적으로, 더 많은 수의 로직 게이트들을 사용하여, 1/2 레이트 시험 회로가 구현될 수 있는데, 이는 근본적으로 도 2의 회로와 중복되며, 1/2은 2개의 1/2 클럭 레이트 채널 인터리브들 중 각각에 소모된다.

도 3을 참조하면, 각각의 플립-플롭은 도 3에 도시된 래치(108A-108L)로부터의 출력에 대응하며, A-L로 레이블된 비반전 출력 탭을 제공한다. 탭 A-L은 노이즈를 발생하는데 사용된다. LFSR(108)의 탭들은 가능한 한 근접하게 바람직한 노이즈 분산을 얻기 위해 특별한 방식으로 혼합된다. 상기 A-L 탭 명명 규정을 따르고, 탭이 LFSR(108)의 속성으로 인해 독립적인 것으로 주어지면, 예를 들어 다음의 가능성을 계산할 수 있다:

P0 = p(1) = 0.5

P1 = p(AB^CD) = p(AB) + p(CD) - 2p(AB)p(CD)

= 0.25 + 0.25 - 2(0.25)(0.25)

= 0.375

P2 = p(ABCD + EFG) = p(ABCD) + p(EFG) - p(ABCD)p(EFG)

= 0.0625 + 0.125 - (0.0625)(0.125)

= 0.1796875

P3 = P(ABCDEF + GHIJK) = p(ABCDEF) + p(GHIJK)

- p(ABCDEF)p(GHIJK)

= 0.015625 + 0.03125 - (0.015625)(0.03125)

= 0.0463867

상기 선택된 원시 다항식 내에서, 탭 K(x) 및 L(1)은 출력(132)를 갖는 제1 익스클러시브-OR 게이트를 통해 피드백된다. 출력(132) 및 탭 H(x⁴)는 출력(136)을 제공하는 제2 배타적-OR 게이트(134)를 통해 피드된다. 출력(136) 탭 F(x⁶)는 데이터(x¹²)를 제1 래치(108A) 내에 피드시키는 출력(140)을 제공하는 제3 배타적-OR 게이트(138)을 통해 피드된다. 상기 방정식의 출력들은 노이즈의 최하위 비트가 상위 가능성을 갖게 하기 위해서 대응하는 2진수에 도4a 및 4b에 도시된 로직 회로(112)를 결합하므로써 맵핑되며; 인덱스가 높을수록 가능성은 작아진다. 따라서, 맵핑은 다음과 같다.

노이즈[3:0] = {P3,P2,P1,P0} (저 노이즈용); 및 노이즈[3:0] = {0,P3,P2,P1} (고 노이즈용).

가능성 P3, P2, P1 및 P0은 도 4a에 도시된 결합 로직 어레이에 의해 실현된다. 도 2의 경로(116) 상의 4 비트 노이즈 워드 NOISE[0-3]는 도 4b에 도시된 로직에 의해 생성된다. 도 4b의 로직은 P0, P1, P2 및 P3 가능성들을 수신하고, 예를 들어, 도 10 및 도 11에 그래프로 도시되어 있는 낮은 노이즈 스펙트럼을 야기하는 NOISE_ON 조건, 또는 예를 들어 도 12 및 도 13에 그래프로 도시된 높은 노이즈 스펙트럼을 야기하는 HIGH_NOISE 제어에 따른 노이즈가 많은 스펙트럼에 응답하여 노이즈를 출력한다. 노이즈 발생 기능부는 또한 바람직할 때는 완전히 턴오프될 수 있다.

LSFR 부호 발생기(114)는 노이즈 합의 예상 값을 제로 평균 진폭으로 만들기 위해 제공된다. 3-비트 LSFR 발생기(114)는 원시 다항식 x³+ x + 1을 이행하는 7비트 시퀀스를 생성한다. 그 출력은 노이즈의 부호를 제어하는데 사용되는 경로(115) 상의 부호 비트이다. 도4에 도시된 바와 같이, LSFR 부호 발생기(114)는 도시된 바와 같이 접속되고 LSFR(108)에 적용된 동일한 샘플 클럭킹 레이트로 클럭되는 3개의 래치(114A, 114B 및 114C)를 포함한다. 래치(114B 및 114C)로부터의 비반전 출력들은 래치(114A)의 데이터 입력을 피드시키는 출력을 갖는 익스클러시브-OR 게이트(150)를 통해 패스된다. 조합 논리부(112)는 예를 들어, 1110010과 같은 반복 시퀀스를 수신한다. 검사에 의해, 이 시퀀스 내에는 0들보다 1들이 더 많음을 알 수 있다. 부호 발생기(114)는 이 시퀀스를 검사하고 경로(115) 상의 로직 부호 출력을 스위칭하여, 다음과 같이, 노이즈가 제로 평균이 되게 한다:

인입 11100101110010111001011100101110010

부호 비트 11111010000010111110100000101111101

조합 논리부(112)는 노이즈 비트 A-L과 경로(115) 상의 부호 비트를 결합시키는데, 경로(110) 상의 노이즈 가중값은 경로(116) 상의 노이즈의 진폭을 제어한다. 그 다음, 경로(116) 상의 노이즈는 결합 기능부(118)에 의해 경로(104) 상의 대응하는 이상적 PR4 샘플들에 추가되어 노이즈 있는 6-비트 워드 (의사 샘플)을 생성하는데, 이 워드는 시험 선택기(64)를 통해 FIR 필터 입력 경로(65)에 삽입된다. 최종 노이즈 있는 의사 샘플은 도 8 및 도 9에 도시된다.

설명된 바와 같이, 의사 샘플은 정확한 이득, 위상 및 DC 오프셋으로 완전하게 이퀄라이즈된 것으로 보이며, 인위적인 것만이 제로 평균 노이즈가 추가된다. 따라서, 의사 샘플은 FIR 필터(36) 및 비터비 검출기(44) 및 디코더 논리를 연습 및 시험시키는 데에 만 적합하다. 디지털 타이밍 제어(38), 디지털 이득 제어(40), 디지털 DC 오프셋 제어(42) 및 품질 모니터 (평균 제곱 오류)을 연습 및 시험시키기 위해서는, 바이어스가 유입되어야 한다. 따라서, 바이어스 발생 회로(122)는 위상, 이득 또는 DC 오프셋 중 어느 하나의 바이어스를 선정된 양 만큼 발생한다. DC 오프셋 바이어스가 이 예에서 소정의 시험 또는 데이터 패턴에 적용될 수 있는 반면, 이득 및 위상 바이어스를 포함하는 바이어스 도입 방법은 종래에 프리앰블 패턴에 존재하는 것과 같이, 주기적 (4T 또는 부호파) 패턴에 적용된다. 바이어스 발생 회로(122)는 기능부(118)에서 노이즈 삽입 전 또는 후에 예를 들어, 위상, 진폭 또는 DC 오프셋 바이어스의 하나의 최하위 비트를 이상적 샘플에 추가하도록 프로그램될 수도 있다. 바이어스된 이상적 의사 샘플은 결합 기능부(120) 내에서 노이즈 있는 의사 샘플과 결합되어 경로(128) 상에 출력을 제공한다.

도 6a는 바이어스 발생 회로(122)의 회로 구현을 도시한다. 도시된 구현에 있어서, 플립-플롭(123)은 데이터 샘플 클럭에 의해 클럭된다 (프리앰블 사이클당 4T, 각각의 T는 한 샘플을 나타낸다). 인버터(125)는 출력 논리 조건(Q)의 역을 데이터 입력(D)에 피드시킨다. 플립-플롭(123)의 출력 Q는 도 6b에 그래프로 도시된 CLK2 조건을 제공한다. 플립-플롭(127) 및 관련 인버터(129)는 CLK4a 조건을 제공하고, 인버터(131), 플립-플롭(133) 및 피드백 인버터(135)는 클럭 CLK4b를 제공하는데, 둘다는 도 6b에 그래프로 도시된다.

도 6c에 도시된 바와 같이, 경로(124)에서 선택될 수 있는 8개의 (2³) 바이어스 모드들이 존재한다. 또한, 4개의 데이터 케이스, A, B, C 및 D가 존재하는데, 여기서 A는 0, 0의 연속적인 샘플과 같고; B는 연속적인 샘플 0, 1과 같으며; C는 연속적인 샘플 1, 0과 같고; D는 연속적인 샘플 1, 1과 같다. 오프셋은 바이어스 모드 값 및 데이터 케이스에 따라 오프셋 발생 회로(122)에 의해 생성된다. 예를 들면, 데이터 케이스 D(데이터 샘플은 1, 1과 같음)에 있어서, 도 6d는 이득 오류, 위상 오류 및 오프셋 오류에 인가되는 바이어스를 도시한다.

이상적 의사 샘플에 바이어스를 삽입하는 다른 방법은 특정 루프 오류 발생 회로, 즉 디지털 타이밍 제어(38), 디지털 이득 제어(40) 또는 디지털 DC 오프셋 제어(42) 내에 들어가는 의사 샘플에 이득 또는 위상 바이어스를 부가하도록 채널 FIR 필터(36)을 사용하는 것이다. 이러한 바이어스 삽입 방법은 데이터뿐만 아니라 프리앰블에도 적용가능하다. 위상 바이어스는 최종 필터 구조의 그룹 지연이 정수의 클럭 주기가 되지 않도록 FIR 필터 계수를 프로그래밍하므로써 유입될 수 있다. 이득 바이어스는 최종 필터 구조의 이득이 프리앰블 주파수에서 1이 되지 않도록 FIR 필터 계수를 프로그래밍하므로써 유입될 수 있다. 상기 대체 방법은 상기 모든 FIR 필터 계수가 예를 들어 마이크로제어기(84)에 의한 것에 의해 외부에서 프로그램될 수 있다고 가정한다. FIR 필터와 바이어스 생성 회로(122)를 사용함으로써, 실제로 한번에 한 가지 이상의 바이어스 종류를 부가할 수 있다. 실제로, 노이즈 샘플에 모든 바이어스가 동시에 부가될 수 있다. 또한, 상기 FIR 필터 계수를, 이상적인 샘플을 비평활화시킬 값들에 설정함으로써 비평활화가 유입될 수 있다. 이와 같이, 검출기가 보다 완전히 실시되고, 상기 FIR 필터의 자기-적응 알고리즘도 역시 완전히 실시될 수 있다.

도 7을 참조하면 본 발명의 원리를 더욱 명확하게 이해할 수 있을 것이다. 도 7에서, 도 1과 도 2에 이전에 설정된 채널 회로 소자는 동일한 참조번호를 가지므로 더 이상 상세히 설명되지 않을 것이다. 도 7에서, 엔코더(52)와 프리코더(54)를 구비한 기록 경로는 FIR 필터(36), 비터비 검출기(44), 포스트코더(46) 및 디코더(48)를 구비한 판독 경로와 어떠한 공통 구조 소자도 갖지 않는다고 가정한다. 본 발명의 바람직한 설계에서, 어느 정도의 회로 구현 공통성이 존재할 수 있다. 도 7의 실시예는 구조적 공통성을 제공하는 상기 설계보다 많은 게이트를 IC에서 필요로 할 것이다.

도 7에서, 예를 들면, 패턴이 디스크에 기록되었던 것과 같이, 공지된 데이터 패턴이 제어기 인터페이스(50)를 거쳐 주입된다. 그러나, 칩(19)이 시험 모드에 있기 때문에, 데이터는 디스크에 기록되지 않지만, 선택기(62)를 거쳐 시험 블록(60)으로 다이버트(diverted)될 것이다. 설명한 바와 같이, 시험 블록(60)은 다이버트되고 코드화된 데이터로부터 의사 샘플의 시퀀스를 생성하고, 상기 의사 샘플들은 선택기(64)에 의해 실제 샘플로 교체된 다음, FIR 필터(36), 비터비 검출기(44), 포스트코더(46) 및 디코더(48)를 통과한다. 제어기 데이터 인터페이스(50)가 공지된 디지털 데이터 패턴을 주입하는데 사용되고 있기 때문에, 디코더(48)를 떠나는 상기 처리된 의사 샘플을 이용할 수 없다. 따라서, 부수적인 선택기(160)가 경로(164)를 거쳐 디코더(48)에서 부수적인 선택기(162)로 디지털 출력을 다이버트한다. 상기 선택기(162)는, 예를 들면 8개의 시험 핀을 구비한 버스(166)를 거쳐 시험 값을 선택하고 출력하기 위한 것이다. 선택기(162)에 이용가능한 다른 경로는 예를 들면, 포스트코더(46)의 출력으로부터의 경로(168), 품질 모니터(172)의 출력으로부터의 경로(170), 및 제어 루프(38,40 및 42)로부터의 경로(174)를 포함한다.

품질 모니터 회로(172)는 데이터 채널을 최적화시키기 위해 칩(19)내에 포함된다. 그러나, 자기-시험 모드 동안, 이는 칩 기능을 모니터하는데 사용된다. 예를 들어, 만일 채널로 진입하는 데이터가 공지되어 있고 노이즈가 공지되어 있다면, 만일 적당한 수의 샘플, 예를 들어 4000샘플들이 누산되어 있고 상기 샘플들이 언제나 공지된 값이면, 채널 처리 결과는 공지된 값에 대응하는 샘플을 출력할 것이다. 만일 칩(19)이 제대로 작동하고 있으면, 모든 게이트와 기능 처리는 칩 설계에 따라 제대로 작동하고 동작할 것이다. 예를 들면, 만일 디지털 프로세스에 주입된 하나의 공지된 값이 4950이고 칩이 예를 들면 4949 또는 4951을 일관되게 반환하면, 이와 같이 반복되는 불일치는 칩의 고장에 대한 단서를 제공하는 칩 "시그니쳐(signature)"가 된다. LFSR로서 임의의 논리 블록의 출력을 제어하고 증상을 복구하는 것과 같은 다른 형태의 시그니쳐 분석이 이용될 수 있다.

도 7에서, 예를 들면, 다이버터 회로(diverter circuit)(62)를 하나의 핀(180)으로 교체하여 부수적인 외부 접속 핀을 설치하는 대신 칩 설계를 간단히 할 수 있다. 또한, 설계된 바와 같이, 채널 칩(19)은 프리엠블 패턴, 어드레스 마크 패턴, 데이터 패턴 등이 순차적으로 오는 것과 같은 임의의 데이터 패턴의 시퀀스를 예상하는 상태 머신을 포함한다. 시험을 제공하기 위해, 패턴 설계가 관찰되어야 한다. 이와 같은 주문은 데이터 제어기(74)의 동작에 묵시적인 것이다. 그러나, 필요하다면, 제어기 경로는 인터페이스(50)에서 단락될 수 있고, 내부 패턴 생성기(182)가 시험 블록(60) 내에 구현될 수 있다. 패턴 생성기(182)는 채널에 의해 예상되는 시퀀스로 공지된 데이터 패턴의 선정된 시퀀스를, 예를 들어 프리엠블, 어드레스 마크, 데이터 등의 에뮬러티브(emulative)로서 생성할 것이다. 이와 같은 대체 구현으로, 채널 칩(19)은 하드 디스크 회로 기판 내에 칩을 설치하는 것을 필요로 하지 않거나 또는 외부 제어기의 필요성없이 자기-시험을 수행하도록 명령될 수 있다. 칩이 회로 기판 상에 놓이기 전에, 이는 ATE 시험 기구 상에서 시험된다. 이와 같은 시험 기구와 시험 셋업은 드라이브 ASIC 및 마이크로제어기 기능을 용이하게 에뮬레이트할 수 있다.

이와 같이, 본 발명은 특수한 시험 회로를 칩 내에 일체화시킴으로써 PRML 채널 칩의 디지털부를 시험하기 위한 방법을 제공한다는 것을 알 것이다. 시험 회로 예를 들어 블록(60)은 예를 들어 외부 또는 내부 직렬 소스로부터의 클래스 Ⅳ (PR4) 샘플과 같은 임의의 다항식인 이상적인 부분 응답 샘플을 생성하는 것을 포함하는 복수의 함수를 갖는다. 시험 회로는 또한 샘플에 바이어스를 부가하여 인위적인 DC 오프셋, 위상 또는 이득 에러를 만든다. 상기 바이어스 및 노이즈는 이득, 오프셋 및 타이밍 제어 루프의 디지털부를 시험하는데 사용되고, 그로인해 본 발명에서 이용가능한 것보다 큰 결함 커버리지를 제공한다.

채널 칩(19)은 디스크에 데이터를 기록하기 위한 데이터 제어기(74)에 의해 통상적으로 사용되는 핀을 통해 데이터의 스트림을 전달함으로써 실행된다. 상기 데이터 스트림은 디스크(12) 상에 패턴을 기록하는데 사용된 포맷과 정확히 동일하다. 데이터가 인코드되고 프리코드되지만, 기록 예비 보상을 위해 칩의 아날로그부로 전달되는 대신에, 상기 인코드되고 프리코드된 직렬화된 데이터는 온-칩 시험 회로(60)로 다이버트된다.

다음에 상기 직렬 데이터 스트림은 이상적인, 예를 들면 1-D²연산 (여기서, D는 단위 지연 연산자를 나타냄)을 이용하는 PR4 샘플로 변환된다. 소자(108,112 및 114)를 구비한 내부 회로는 이 신호에 부가된 부수적인 백색 노이즈를 생성한다. 상기 노이즈 신호는 온-칩 유한 임펄스 응답(FIR) 필터(36)의 입력에 주입되고, 채널 칩(19)의 아날로그부(21)에 있는 아날로그 대 디지털 변환기(26)로부터의 샘플들을 바이패스한다. 대안으로서 상기 FIR 필터(36)를 통해 가능한 모든 입력 코드를 시험하기 위해서는 충분한 노이즈가 존재하여야 한다. 이때 상기 샘플들은 비터비 검출기(44), 포스트코더(46), 및 디코더(48)를 통과하는 것을 포함하여 칩의 디지털 부의 정상적인 판독 데이터 경로를 따른다. 디코더(48)의 출력은 다이버트된 샘플등의 외부 저장 및 예상되는 샘플 값과의 비교를 위해 시험 출력 핀으로 다이버트된다. FIR 필터의 출력에서의 샘플들은 또한 품질 모니터(122) 및 디지털 타이밍(38), 디지털 이득(40) 및 디지털 오프셋(42) 에러 추출 회로와 같은 제어 루프 회로를 공급한다. 이들 회로의 출력은 또한 시험 출력 핀으로 보내질 수 있거나 또는 그 최종 값은 직렬 포트(67)를 거쳐 차후의 검색을 위해 온-칩 레지스터에 저장될 수 있다. 상기 최종 값은 또한 채널 칩 내에서 하드-코드화 예상값에 비교될 수 있다. 비교의 부정확성으로 인해 직렬 포트(67)를 거쳐 외부에서 판독된 에러 플래그가 인에이블되게 된다.

공장 시험(AP 시험) 동안, 시험 블록(60)에 의해 수행된 온-보드 시험을 명령하고 모니터하기 위해 하드 디스크 드라이브 전자회로 대신에 시험기가 사용된다. 그러나, 시험 블록(60)이 인쇄 기판 조립후의 시험을 위해 활성하고 이용가능하게 유지되기 때문에, 드라이브 훠엄웨어는 시험 블록(60)으로서 디지털부(21)의 자기 시험을 명령하고, 메모리(72)에 또는 디스크(12) 상의 트랙에 시험 결과를 기록할 수 있다. 만일 드라이브가 고장이면, 드라이브 ASIC(70)으로부터 동기성 데이터 검출 채널을 퀴즈(quiz)하고, 시험 블록(60)에 의해 구현된 온-칩 프로세스의 결과로서 디지털 시그니쳐를 달성할 수 있다. 만일 채널 칩의 디지털 소자에 결함이 존재하면, 이와 같은 상황이 용이하게 판단되고 보고될 수 있다.

기술분야의 숙련자에게는, 첨부하는 특허청구의 범위에 의해 상세하게 지적된 것을 제외하고 본 발명의 정신 및 범위로부터 일탈하지 않고 바람직한 실시예의 상기 설명을 참조로 많은 변화와 변형이 용이하게 이루어질 수 있다는 것이 명확할 것이다. 본 발명의 설명 및 개시는 단지 예시적인 것이며 첨부하는 특허청구의 범위에 의해 상세히 지적된 본 발명의 영역을 제한하는 것으로 해석되어서는 안된다.

Claims

적어도 입력, 인-칩 시험 블록(in-chip test block) 및 디지털 메모리 경로 검출기를 포함하는 동기 샘플링 데이터 검출 채널의 디지털부를 인-칩 시험(in-chip testing)하는 방법에 있어서,

상기 입력에서 공지된 디지털 값의 시퀀스를 주입하는 단계;

의사 샘플의 시퀀스를 발생시키는 단계;

제어된 디지털 노이즈의 양을 발생시켜 상기 의사 샘플에 가산하는 단계;

상기 디지털 메모리 경로 검출기를 통하여 상기 의사 샘플을 통과시켜 검출된 의사 샘플을 생성하는 단계;

상기 검출된 의사 샘플을 상기 공지된 디지털값의 시퀀스에 비교하여 임의의 오비교(miscompares)를 결정하는 단계; 및

나중에 추출해서 칩을 완전히 분석할 수 있게 임의의 오비교를 칩 시그니쳐(a chip signature)로서 오비교 기억 장치에 기억시키는 단계

를 포함하는 동기성 샘플링 데이터 검출 채널의 디지털부의 인-칩 시험 방법.
제1항에 있어서, 상기 채널은 적어도 하나의 디지털 필터를 더 포함하며, 상기 의사 샘플의 시퀀스를 상기 디지털 필터를 이용하여 상기 채널의 명목 응답에 부합되는 선정된 스펙트럼 응답에 최적화되는 필터된 의사 샘플로 필터링하는 단계를 더 포함하는 동기성 샘플링 데이터 검출 채널의 디지털부의 인-칩 시험 방법.
제1항에 있어서, 상기 채널은 적어도 하나의 디지털 필터를 더 포함하며, 상기 디지털 필터의 계수를 오조정(misadjusting)하고 상기 의사 샘플의 시퀀스를 상기 오조정된 디지털 필터를 통해 통과시켜 상기 디지털 메모리 경로 검출기의 시험 범위를 확장하는 단계를 더 포함하는 동기성 샘플링 데이터 검출 채널의 디지털부의 인-칩 시험 방법.
적어도 입력, 인-칩 시험 블럭, 적어도 하나의 디지털 필터, 적어도 하나의 제어 루프 디지털 에러 발생기, 및 디지털 메모리 경로 검출기를 포함하는 동기 샘플링 데이터 검출 채널의 디지털부를 인-칩 시험하는 방법에 있어서,

상기 입력에서 공지된 디지털 값의 시퀀스를 주입하는 단계;

상기 시퀀스를 상기 채널의 명목 응답에 부합되는 선정된 스펙트럼 응답에 최적화된 의사 샘플로 필터링하는 단계;

노이즈한(noisy) 의사 샘플을 생성하기 위해 제어된 디지털 노이즈의 양을 발생시켜 상기 필터된 의사 샘플에 가산하는 단계;

오프셋 의사 샘플을 만들기 위하여 선정된 제어된 오프셋 양을 상기 필터된 의사 샘플에 가산하는 단계;

노이즈한 오프셋 의사 샘플을 만들기 위하여 상기 노이즈한 의사 샘플과 오프셋 의사 샘플을 결합하는 단계;

검출된 의사 샘플과 검출된 제어 루프 디지털 에러를 만들기 위하여 상기 노이즈한 오프셋 의사 샘플을 상기 디지털 필터, 상기 제어 루프 및 상기 디지털 메모리 경로 검출기를 통하여 통과시키는 단계;

임의의 시퀀스 오비교를 결정하기 위하여 상기 검출된 의사 샘플과 상기 공지된 디지털 값의 시퀀스를 비교하는 단계;

임의의 제어 루프 디지털 에러 오비교를 결정하기 위하여 상기 검출된 제어 루프 디지털 에러와 상기 시퀀스로부터 예측된 명목 디지털 에러를 비교하는 단계; 및

나중에 추출해서 칩을 완전히 분석할 수 있게 임의의 시퀀스 오비교와 임의의 제어 루프 디지털 에러 오비교를 칩 시그니쳐로서 오비교 기억 장치에 기억시키는 단계

를 포함하는 인-칩 시험 방법.
아날로그 채널부로부터 나오는 샘플을 나타내는 디지털 의사 샘플로 동기 샘플링 데이터 검출 채널 칩의 디지털 소자를 시험하기 위한 온-칩 자기-시험(on-chip self-test) 회로에 있어서,

선정된 스펙트럼 응답에 따라서 이상적인 디지털 의사 샘플을 발생하기 위한 샘플 발생기 수단;

디지털 노이즈 값을 발생시키기 위한 디지털 노이즈 발생기 수단;

노이즈한 의사 샘플을 만들기 위하여 상기 이상적인 디지털 의사 샘플과 상기 디지털 노이즈 값을 결합하기 위한 제1 결합 수단;

상기 샘플 발생기 수단에 결합되어, 바이어스된 의사 샘플을 만들기 위하여 선정된 바이어스를 상기 이상적인 디지털 의사 샘플에 가산하기 위한 바이어스 주입 수단; 및

상기 채널 칩의 디지털 채널 및 제어 소자를 시험하기 위하여 바이어스된 노이즈한 의사 샘플을 만들어 출력하기 위해 상기 노이즈한 의사 샘플과 상기 바이어스된 의사 샘플을 결합하기 위한 제2 결합 수단을 포함하는 온-칩 자기-시험 회로.
제5항에 있어서, 상기 디지털 노이즈 발생기 수단은 제1 선정된 원시 다항식으로부터 디지털 노이즈 값을 발생하기 위한 제1 선형 피드백 쉬프트 레지스터, 제2 선정된 원시 다항식으로부터 디지털 노이즈 부호 값을 발생하기 위한 제2 선형 피드백 쉬프트 레지스터, 및 상기 디지털 노이즈 값을 만드는 노이즈 양에 따라서 상기 디지털 노이즈 값과 디지털 부호 값을 결합하기 위한 결합 논리를 포함하는 온-칩 자기-시험 회로.
제6항에 있어서, 상기 제1 선형 피드백 쉬프트 레지스터는 12비트 폭을 갖고 있으며 원시 다항식 x¹²+ x⁶+ x⁴+ x + 1을 수행하는 온-칩 자기-시험 회로.
제6항에 있어서, 상기 제2 선형 피드백 쉬프트 레지스터는 3비트 폭을 갖고 있으며 원시 다항식 x³+ x + 1을 수행하는 온-칩 자기-시험 회로.
제5항에 있어서, 상기 샘플 발생기 수단은 선정된 다항식 P(D) = h(0) + h(1)D + h(2)D²+... h(n)D^N에 따라서 샘플을 발생시키되, 여기서 D는 단위 지연 연산자인 온-칩 자기-시험 회로.
제9항에 있어서, 상기 샘플 발생기 수단은 P(D) = 1 - D²에 따른 이상적인 부분 응답, 클래스 IV, 스펙트럼에 따라서 샘플을 발생시키는 온-칩 자기-시험 회로.
제5항에 있어서, 상기 채널은 디지털 채널 타이밍 제어 소자를 구비하며, 상기 바이어스 주입 수단은 상기 디지털 타이밍 제어 소자를 시험하기 위한 타이밍 위상 바이어스를 주입하는 온-칩 자기-시험 회로.
제5항에 있어서, 상기 채널은 디지털 채널 이득 제어 소자를 포함하고, 상기 바이어스 주입 수단은 상기 디지털 채널 이득 제어 소자를 시험하기 위한 이득 바이어스를 주입하는 온-칩 자기-시험 회로.
제5항에 있어서, 상기 채널은 디지털 직류(DC) 오프셋 제어 소자를 구비하며, 상기 바이어스 주입 수단은 상기 디지털 직류(DC) 오프셋 제어 소자를 시험하기 위한 DC 오프셋 바이어스를 주입하는 온-칩 자기-시험 회로.