JP3406978B2 - 組み込み自己試験回路装置 - Google Patents

組み込み自己試験回路装置

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JP3406978B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般に、データ格
納のためにデータを読み出し書き込むためのシステムを
試験することに関する。特に、読み出し動作及び書き込
み動作の性能を試験することを容易にする、書込みチャ
ネルプロセッサと読出しチャネルプロセッサ間の試験ル
ープバック回路を有するシステム及び方法が開示されて
いる。
【0002】
【従来の技術】組み込み自己試験(BIST)回路は、
磁気記憶システムのための読出し/書込みチップ上に備
えられ、これらのチップ上に設けられた読出しチャネル
プロセッサ及び書込みチャネルプロセッサの試験を容易
にするものである。図1は、書込みチャネルプロセッサ
試験回路100を示すブロック図である。書込みチャネ
ルプロセッサ102は、入力データを、磁気記憶ディス
クに適用可能な書込み信号に変換するプロセッサであ
る。
【0003】正常に動作している際には、書込みチャネ
ルプロセッサ102は、入力データを受け取り、書込み
信号を出力する。書込みチャネルプロセッサ102を試
験するためには、前記書込みチャネルプロセッサが作動
して書込み信号を生じるような試験データを発生させ
る。パターン発生器104が、この目的のために用いら
れる。パターン発生器104は、書込みチャネルプロセ
ッサ102のためのデータを発生する。
【0004】
【発明が解決しようとする課題】EPRMLシステムに
おいて、書込みチャネルプロセッサ102は、EPRM
Lシステムにより指定された符号化法に従って入力デー
タを符号化する符号化器を備えている。前記書込みチャ
ネルプロセッサは、更に、データスクランブラー並びに
後述するその他の構成要素を有している。データの符号
化に加え、データを読み出す際にデータからのクロック
信号の復旧を容易にする目的で、書込みチャネルプロセ
ッサ102は、データに同期マークを付加する。書込み
チャネルプロセッサからの信号出力は高速信号であり、
そこで、機能試験のためのテスターに高速インターフェ
ースを設ける必要を回避するため、通常、オンチップの
記号アナライザ106を設ける必要がある。そのような
回路を設ける必要性を除くことができれば有益である。
【0005】読出しチャネルプロセッサの動作を試験す
ることにも同様の問題がある。図1Bは、読出しチャネ
ルプロセッサ試験システム110を示すブロック図であ
る。読出しチャネルプロセッサ112は、データチャネ
ルから得られる読出し信号を入力し、データ信号を出力
することにより正常に動作する。読出しチャネルプロセ
ッサ110を試験するためには、パターン発生器114
を用いて、実際のデータチャネルにより伝送される実際
の読出し信号の予想される特性を有する読出し信号を発
生させる必要がある。パターン発生器114は、読出し
データディスクから得られる高速をシュミレートするた
めに、高速で動作しなければならない。EPRMLシス
テムでは、例えば、読出しチャネルプロセッサへの信号
入力のデータレートは、一秒当り約150メガビットか
ら一秒当り約600メガビット以上の範囲である。対照
的に、読出しチャネルプロセッサのデータ出力速度は、
約50メガヘルツである。
【0006】パターン発生器114は、読出しチャネル
プロセッサへの実際の信号入力をシュミレートするため
に、かなりの量の論理を有していなければならない。そ
れゆえ、パターン発生器114は複雑な装置である。記
号アナライザ116は、読出しチャネルプロセッサ11
2によるデータ出力を分析し、パターン発生器114に
より供給された入力データパターンを与えられた正しい
データであるかどうかを決定する。
【0007】これらの2つの試験システムの複雑度を減
らすことができれば、有益である。第一に、読出しチャ
ネルプロセッサを試験する目的で適切なパターンを発生
させるために必要な論理を簡略化することが望ましい。
更に、書込みチャネル出力からテスターへのインターフ
ェースを設けるために必要な記号アナライザの複雑度を
減らすことが望ましい。
【0008】
【課題を解決するための手段】読出しチャネルプロセッ
サ及び書込みチャネルプロセッサを有するチップ上に試
験ループを設けるためのシステム及び方法を開示する。
書込みチャネルプロセッサに単純なデータ信号が与えら
れると、物理的なデータチャネルの伝達機能をシュミレ
ートするデジタルデータチャネルシミュレーション回路
にこのデータを出力する。さらに、デジタルノイズシミ
ュレータが前記信号にノイズを付加する。書込みチャネ
ルプロセッサにより発生され、デジタル物理媒体シミュ
レーション回路により変換された信号は、読出しチャネ
ルプロセッサに入力される。読出しチャネルプロセッサ
の出力は試験データと比較され、書込みチャネルプロセ
ッサ及び読出しチャネルプロセッサの両方が正常に機能
しているかどうかが決定される。
【0009】本発明は、プロセス、機器、システム、装
置、方法、コンピュータ読取り可能な媒体など、多数の
形態において実現することができることは言うまでもな
い。本発明のいくつかの態様を以下に述べる。
【0010】1態様によれば、記憶媒体に信号を書き込
み前記記憶媒体から信号を読み出すためのシステムに用
いられる組み込み自己試験が開示される。デジタル書込
みパスは、入力データを受け取り、入力データを記憶媒
体へ書き込むためにこの入力データを処理する。接続部
がデジタル書込みパスに接続されている。接続部の第一
の分岐がデジタルシミュレーション媒体伝達関数発生器
に接続され、接続部の第二の分岐が書込み出力に至る書
込みパスに接続されている。ノイズ発生器は、デジタル
シミュレーション媒体伝達関数発生器に接続されてい
る。マルチプレクサは、第一の入力及び第二の入力を有
する。第一の入力はノイズ発生器に接続され、第二の入
力は読出しパスの出力に接続されている。すなわち、記
憶媒体に信号を書き込み前記記憶媒体から信号を読み出
すためのシステムにデジタル試験パスが設けられてい
る。
【0011】別の態様によれば、記憶媒体に信号を書き
込み前記記憶媒体から信号を読み出すためのシステムに
用いられる組み込み自己試験が開示される。このシステ
ムは、入力読出し信号を受け取るように構成された読出
し入力を有する。可変利得増幅器は、入力読出し信号を
増幅するように構成されている。微分器は、記憶媒体の
作用をモデル化するために、入力読出し信号を微分する
ように構成されている。データ出力は、読出し信号が前
記微分器により処理された後に入力読出し信号から得ら
れたデータを出力する。すなわち、記憶媒体に信号を書
き込み前記記憶媒体から信号を読み出すためのシステム
にはアナログ試験パスが備えられている。
【0012】
【発明の実施の形態】本発明の好ましい実施例について
詳細に説明する。好ましい実施例の具体例を、添付の図
面に示す。この好ましい実施例について本発明を説明す
るが、これは、本発明を1実施例に限定するものではな
いことは言うまでもない。それどころか、添付の請求項
により定められる本発明の趣旨及び範囲内に含まれる代
替、変更、等価物を包含することを意図している。以下
の説明では、本発明を十分に理解するために、多数の具
体的な詳細を述べている。本発明はこれらの具体的な詳
細のいくつか又はすべてがなくても実現可能である。ま
た、本発明を不必要にあいまいにしないため、周知の処
理動作は詳細に述べられていない。
【0013】1態様において、開示されるシステム及び
方法は、EPRMLシステムにおける磁気記憶ディスク
のための信号を処理する読出しチャネルプロセッサと書
込みチャネルプロセッサと共に用いられる。例示の目的
のため、この態様について以下の説明で詳細に説明す
る。しかしながら、他の態様では、試験ループバック方
法を、他の種類のデータチャネルに用いてもよいことは
言うまでもない。
【0014】図2Aは、書込みチャネルプロセッサ20
0を示すブロック図である。書込みチャネルプロセッサ
200は、スクランブラー204及び符号化器202を
備えている。符号化器202は、ディスクに書込むため
のデータを符号化し、スクランブラー204は、いくつ
かの態様においては、ディスクに書込まれる反復パター
ンの尤度を減じるため入力データをスクランブルするた
めに用いられる。同期パルス挿入器206は、符号化出
力に同期パルスを挿入し、前置符号化器208は、書込
み信号を前置符号化する。前置補償器210は、ディス
クに書込む前に信号を前置補償する。
【0015】図2Bは、読出しチャネルプロセッサ21
0を示すブロック図である。読出しチャネルプロセッサ
210は、アナログデジタル変換器212と、等化器2
11と、読出しチャネルに書込まれる最尤入力信号を決
定するビタビ検出器214とを備えている。読出しチャ
ネルプロセッサ210は、ビタビ検出器の出力を復号化
する復号化器216、及び復号化器の出力をスクランブ
ル解除するデスクランブラー218を更に備えている。
システムが正常に動作している場合には、読出しチャネ
ルプロセッサ210の復号化器からの出力データは、書
込みチャネルプロセッサの符号化器202へ入力される
データと一致する。
【0016】図3は、アナログ試験ループとデジタル試
験ループが設けられた書込みチャネルプロセッサ300
及び読出しチャネルプロセッサ302の両方を備えたシ
ステムのブロック図である。1態様において、このシス
テムは単一のチップ上に実現されている。チップが正常
なモードで動作している場合、データは書込みチャネル
プロセッサ300に入力される。上述したように、書込
みチャネルプロセッサ300はデータを符号化し同期マ
ークを付加するが、いくつかの態様では、さらに、書込
みチャネルプロセッサ300は、データを磁気ディスク
記憶媒体に書込む前にデータをスクランブルする。書込
みチャネルプロセッサ300から出力されたデータは、
書込みパス310に沿って伝送され、磁気記録ヘッド3
13を用いて磁気記録ディスク312に書込まれる。
【0017】正常な動作では、読出しチャネルは、磁気
読取りヘッド315を用いて磁気記憶ディスク312か
らデータを読出す。この信号は、読出しパス320を介
して読出しチャネルプロセッサ302へ伝達される。
【0018】読出しパス310及び書込みパス320に
加え、デジタル試験ループパス330及びアナログ試験
ループパス340が更に示されている。2つの試験ルー
プを、図4を参照して更に詳細に説明する。この2つの
試験ループは、チャネルの不完全さの結果として、シス
テムにより信号に導入されたノイズを含め、信号に対す
るチャネルの作用のモデル化を提供する。デジタルルー
プ330は、デジタルシミュレーション媒体チャネル伝
達関数発生器を備え、アナログループ340は、アナロ
グチャネルシミュレータを有している。
【0019】デジタルマルチプレクサ334は、読出し
チャネルプロセッサ302へのデジタル試験ループ信号
の入力と、データ記憶媒体から読出された実際のデータ
信号を切り替えるために設けられている。1態様におい
て、MUXは、試験の間だけループ330からの信号を
入力するように設定され、いったんシステムが試験され
ると、MUXはディスクから読出しチャネルプロセッサ
302へ読出し信号を転送するよう設定される。読出し
チャネルプロセッサに接続されているMUXの入力を変
更するためにレジスタが設けられている。この構造の1
つの利点は、システムが故障した場合、試験ループを再
駆動することによりボード上のチップを試験することが
できることである。
【0020】アナログマルチプレクサ334が、アナロ
グ試験ループ信号の入力と磁気記憶ディスクからの読出
し信号を切り替えるために設けられている。マルチプレ
クサ344は、磁気記憶ディスクの出力とアナログ試験
ループの出力の間で、マルチプレクサ344の入力を切
り替えるビットを含むレジスタを備えている。
【0021】このように、データチャネルの伝達機能を
シミュレートし、さらに、ノイズを用いてシステムの性
能を試験する目的でノイズを与えるアナログ試験ループ
が設けられている。
【0022】上述の内部試験ループを設けることによ
り、図3に示されたシステムは、書込みチャネルプロセ
ッサ出力を分析するためのオンチップ記号アナライザ、
及び試験の目的で、読出しチャネルプロセッサへの入力
信号をシミュレートする複雑なパターン発生器を設ける
必要性を除いている。単に、あるデータを書込みチャネ
ルプロセッサ300に入力し、デジタル試験ループかア
ナログ試験ループのどちらかを駆動させるように2つの
マルチプレクサを構成することにより、システムを試験
することができる。例えば、デジタル試験ループを駆動
する場合、書込みチャネルプロセッサ自体が、読出しチ
ャネルプロセッサにより読出すべき信号を発生するため
の自己の回路を設けるため、その回路をパターン発生器
によりシミュレートする必要が無い。更に、書込みチャ
ネルプロセッサ300からの出力を分析する高速信号ア
ナライザも必要ない。信号は、読出しチャネルを介して
伝搬され、読出しチャネルの出力を、書込まれた入力に
対して単にチェックすればよい。もしシステムが正常に
動作しているなら、読出しチャネルプロセッサの出力
は、入力データと一致する。1つの態様において、静的
データ信号を書込みチャネルプロセッサ300に入力す
ることにより、試験はさらに単純化できる。書込みチャ
ネルプロセッサ300に変更データを入力する必要はな
い。その理由は、上述したように、書込みチャネルプロ
セッサ300が、データをスクランブルするデータスク
ランブリングモジュールを備えており、それ故、システ
ムに適したランダム試験データを静的入力から供給する
からである。
【0023】図4は、読出し/書込みチップ400のた
めのオンチップBISTシステムをさらに詳細に示した
ブロック図である。チップ400は、書込み入力401
を備えている。書込み入力401は、符号化器と、スク
ランブラーと、同期パルス挿入器と、前置符号化器を備
えたデジタル書込みパス406に接続されている。デジ
タル書込みパス406の出力は、書込みドライバー40
2に接続された書込み前置補償器404に伝送される。
書込みドライバー402の出力は、信号をディスクに書
込むための書込み出力405に伝送される。更に、前置
増幅器を、書込みドライバーの後に、チップ上又はチッ
プ外のどちらででも、書込みパスに設けることもでき
る。デジタル書込みパス406の出力は、接続部410
を介して、デジタルシミュレーション媒体伝達関数発生
器412及びデジタルノイズ関数発生器414を備えた
デジタル試験ループに接続される。シミュレーション媒
体伝達関数発生器412及びノイズ関数発生器414は
組合さって、信号に対する物理的媒体の作用をデジタル
的にモデル化する。
【0024】1態様において、ノイズ関数発生器414
は、信号に付加されるノイズの疑似ランダムビットシー
ケンスを発生する。1態様において、信号は、6−ビッ
ト信号であり、その信号の最後の3ビットは疑似ランダ
ムビットシーケンスを用いてランダム化される。さら
に、より重大な誤り状態をシミュレートするため、信号
のさらなるビットをランダム化することが可能である。
【0025】ノイズ発生器414の出力は、デジタル試
験ループ又はアナログデジタル変換器440からの読出
しパス出力のいずれかをデータ出力に選択的に接続する
マルチプレクサ420に入力される。すなわち、書込み
前置補償器の出力を、ディスクへの書込みのために書込
み出力405に接続するか、または、書込みパスを試験
するためにデジタル試験ループ及び読出しチャネルデー
タ出力406に接続するように、接続部410とマルチ
プレクサ420を構成すればよい。1態様において、こ
の構成は、接続部410とマルチプレクサ438の状態
を制御するビットをレジスタに設定することにより達成
される。
【0026】アナログ試験ループは、減衰器430及び
結合コンデンサーを介して、書込み出力405を読出し
入力に接続することにより駆動することができる。減衰
器430が用いられる理由は、書込み出力信号が、一般
に書込み入力信号より強いためである。読出し入力は、
可変利得増幅器431に接続される。更に、試験のため
にノイズを信号に付加する目的で、ノイズ発生器432
を、選択的に可変利得増幅器431に接続しても良い。
ノイズ発生器432は、可変利得増幅器431に直接入
力されても良く、読出し入力とノイズ発生器432の出
力の両方を可変利得増幅器に転送する加算接続部を介し
て読出し入力に接続しても良い。
【0027】可変利得増幅器431の出力は、フィルタ
434に接続されている。フィルタ434は、読出し信
号の等化を行なう。更に、データチャネルのモデル化の
目的で、フィルタ434に微分器436を備えてもよ
い。微分器436は、等化信号を微分し、磁気ディスク
への信号の書込み及びディスクからの信号の読出しの作
用をモデル化する。フィルタの非微分出力とフィルタの
微分出力は両方とも、その2つの入力からの選択を行な
うマルチプレクサ438に入力される。マルチプレクサ
438の出力は、アナログデジタル変換器440に入力
される。1態様において、ノイズ発生器を駆動し、さら
にマルチプレクサ438の有効入力を選択するビットを
レジスタに設定することにより、アナログ試験ループは
駆動される。アナログデジタル変換器440の出力は、
上述したように、読出しチャネルデータ出力406に接
続されたマルチプレクサ420の入力に接続されてい
る。
【0028】すなわち、アナログ試験ループは、減衰器
430及び結合コンデンサーを介して、書込み入力を読
出し入力に接続することにより駆動される。読出し入力
へ入力される信号はチャネルの作用を含まないので、磁
気ディスクへの信号の書込み及び磁気ディスクからの信
号の読出しの作用をモデル化するために、微分器436
がパスに設けられている。アナログ試験ループパスに微
分器436を設けることにより、アナログ読出しパス回
路を試験できるようにデータチャネルの作用をモデル化
することが可能となる。
【0029】記憶媒体に信号を書き込み前記記憶媒体か
ら信号を読み出すシステムのためのアナログ及びデジタ
ル試験ループを開示した。アナログ試験パスは、書込み
信号に対する書込み及び読出しの作用をモデル化する微
分器を備えている。アナログ試験ループ及びデジタル試
験ループの両方が、ノイズを信号に付加するノイズ発生
器を備えている。アナログ試験ループは、システム全体
の一斉試験を行なう。デジタル試験ループは、読出しパ
スとは独立してデジタル書込みパスを試験することを可
能にする。
【0030】明確な理解のために、上述の発明はある程
度詳細に説明したが、添付の請求項の範囲内で、ある種
の変更及び修正が実現可能であることは明らかである。
ここで、本発明の方法及び装置の両方を実施する方法に
は多数の代替がある。従って、本態様は、説明のための
ものであって、限定的なものではなく、本発明はここに
記載された詳細に制限されるものではなく、添付の請求
項の範囲及び等価物のうちで変更可能である。
【図面の簡単な説明】
【図1】書込みチャネルプロセッサ試験回路を示すブロ
ック図であり、(B)は読出しチャネルプロセッサ試験
システムを示すブロック図である。
【図2】(A)は書込みチャネルプロセッサを示すブロ
ック図であり、(B)は読出しチャネルプロセッサを示
すブロック図である。
【図3】アナログ試験ループとデジタル試験ループを設
けた書込みチャネルプロセッサ及び読出しチャネルプロ
セッサの両方を備えたシステムのブロック図である。
【図4】読出し/書込みチップのためのオンチップBI
STシステムをさらに詳細に示したブロック図である。
フロントページの続き (56)参考文献 特開 平5−314671(JP,A) 特開 平6−223435(JP,A) 特開 平9−223365(JP,A) 特開 平10−3754(JP,A) 特開 昭58−84571(JP,A) 特開 昭63−52522(JP,A) 特開 昭63−98574(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11B 5/00 G11B 20/18

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 記憶媒体に対して信号の書き込み及び読
    み出しを行なうためのシステムに用いられる組み込み自
    己試験回路装置において、 入力データを受け取り、前記入力データを前記記憶媒体
    へ書き込むために前記入力データを処理するデジタル書
    込みパスと、 前記デジタル書込みパスに接続された接続部であって、
    前記接続部の第一の分岐がデジタルシミュレーション媒
    体伝達関数発生器に接続され、前記接続部の第二の分岐
    が書込み出力に至る書込みパスに接続された接続部と、 前記デジタルシミュレーション媒体伝達関数発生器に接
    続されたノイズ発生器と、 第一の入力及び第二の入力を有し、前記第一の入力がノ
    イズ発生器に接続され、前記第二の入力が読出しパスの
    出力に接続されたマルチプレクサとを備え、 前記システムにはデジタル試験パスが設けられているこ
    とを特徴とする組み込み自己試験回路装置。
  2. 【請求項2】 前記記憶媒体が磁気記憶媒体であること
    を特徴とする請求項1に記載の組み込み自己試験回路装
    置。
  3. 【請求項3】 記憶媒体に信号を書き込み前記記憶媒体
    から信号を読み出すためのシステムがPRMLシステム
    であることを特徴とする請求項1に記載の組み込み自己
    試験回路装置。
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