JP3406978B2 - 組み込み自己試験回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、データ格
納のためにデータを読み出し書き込むためのシステムを
試験することに関する。特に、読み出し動作及び書き込
み動作の性能を試験することを容易にする、書込みチャ
ネルプロセッサと読出しチャネルプロセッサ間の試験ル
ープバック回路を有するシステム及び方法が開示されて
いる。

【０００２】

【従来の技術】組み込み自己試験（ＢＩＳＴ）回路は、
磁気記憶システムのための読出し／書込みチップ上に備
えられ、これらのチップ上に設けられた読出しチャネル
プロセッサ及び書込みチャネルプロセッサの試験を容易
にするものである。図１は、書込みチャネルプロセッサ
試験回路１００を示すブロック図である。書込みチャネ
ルプロセッサ１０２は、入力データを、磁気記憶ディス
クに適用可能な書込み信号に変換するプロセッサであ
る。

【０００３】正常に動作している際には、書込みチャネ
ルプロセッサ１０２は、入力データを受け取り、書込み
信号を出力する。書込みチャネルプロセッサ１０２を試
験するためには、前記書込みチャネルプロセッサが作動
して書込み信号を生じるような試験データを発生させ
る。パターン発生器１０４が、この目的のために用いら
れる。パターン発生器１０４は、書込みチャネルプロセ
ッサ１０２のためのデータを発生する。

【０００４】

【発明が解決しようとする課題】ＥＰＲＭＬシステムに
おいて、書込みチャネルプロセッサ１０２は、ＥＰＲＭ
Ｌシステムにより指定された符号化法に従って入力デー
タを符号化する符号化器を備えている。前記書込みチャ
ネルプロセッサは、更に、データスクランブラー並びに
後述するその他の構成要素を有している。データの符号
化に加え、データを読み出す際にデータからのクロック
信号の復旧を容易にする目的で、書込みチャネルプロセ
ッサ１０２は、データに同期マークを付加する。書込み
チャネルプロセッサからの信号出力は高速信号であり、
そこで、機能試験のためのテスターに高速インターフェ
ースを設ける必要を回避するため、通常、オンチップの
記号アナライザ１０６を設ける必要がある。そのような
回路を設ける必要性を除くことができれば有益である。

【０００５】読出しチャネルプロセッサの動作を試験す
ることにも同様の問題がある。図１Ｂは、読出しチャネ
ルプロセッサ試験システム１１０を示すブロック図であ
る。読出しチャネルプロセッサ１１２は、データチャネ
ルから得られる読出し信号を入力し、データ信号を出力
することにより正常に動作する。読出しチャネルプロセ
ッサ１１０を試験するためには、パターン発生器１１４
を用いて、実際のデータチャネルにより伝送される実際
の読出し信号の予想される特性を有する読出し信号を発
生させる必要がある。パターン発生器１１４は、読出し
データディスクから得られる高速をシュミレートするた
めに、高速で動作しなければならない。ＥＰＲＭＬシス
テムでは、例えば、読出しチャネルプロセッサへの信号
入力のデータレートは、一秒当り約１５０メガビットか
ら一秒当り約６００メガビット以上の範囲である。対照
的に、読出しチャネルプロセッサのデータ出力速度は、
約５０メガヘルツである。

【０００６】パターン発生器１１４は、読出しチャネル
プロセッサへの実際の信号入力をシュミレートするため
に、かなりの量の論理を有していなければならない。そ
れゆえ、パターン発生器１１４は複雑な装置である。記
号アナライザ１１６は、読出しチャネルプロセッサ１１
２によるデータ出力を分析し、パターン発生器１１４に
より供給された入力データパターンを与えられた正しい
データであるかどうかを決定する。

【０００７】これらの２つの試験システムの複雑度を減
らすことができれば、有益である。第一に、読出しチャ
ネルプロセッサを試験する目的で適切なパターンを発生
させるために必要な論理を簡略化することが望ましい。
更に、書込みチャネル出力からテスターへのインターフ
ェースを設けるために必要な記号アナライザの複雑度を
減らすことが望ましい。

【０００８】

【課題を解決するための手段】読出しチャネルプロセッ
サ及び書込みチャネルプロセッサを有するチップ上に試
験ループを設けるためのシステム及び方法を開示する。
書込みチャネルプロセッサに単純なデータ信号が与えら
れると、物理的なデータチャネルの伝達機能をシュミレ
ートするデジタルデータチャネルシミュレーション回路
にこのデータを出力する。さらに、デジタルノイズシミ
ュレータが前記信号にノイズを付加する。書込みチャネ
ルプロセッサにより発生され、デジタル物理媒体シミュ
レーション回路により変換された信号は、読出しチャネ
ルプロセッサに入力される。読出しチャネルプロセッサ
の出力は試験データと比較され、書込みチャネルプロセ
ッサ及び読出しチャネルプロセッサの両方が正常に機能
しているかどうかが決定される。

【０００９】本発明は、プロセス、機器、システム、装
置、方法、コンピュータ読取り可能な媒体など、多数の
形態において実現することができることは言うまでもな
い。本発明のいくつかの態様を以下に述べる。

【００１０】１態様によれば、記憶媒体に信号を書き込
み前記記憶媒体から信号を読み出すためのシステムに用
いられる組み込み自己試験が開示される。デジタル書込
みパスは、入力データを受け取り、入力データを記憶媒
体へ書き込むためにこの入力データを処理する。接続部
がデジタル書込みパスに接続されている。接続部の第一
の分岐がデジタルシミュレーション媒体伝達関数発生器
に接続され、接続部の第二の分岐が書込み出力に至る書
込みパスに接続されている。ノイズ発生器は、デジタル
シミュレーション媒体伝達関数発生器に接続されてい
る。マルチプレクサは、第一の入力及び第二の入力を有
する。第一の入力はノイズ発生器に接続され、第二の入
力は読出しパスの出力に接続されている。すなわち、記
憶媒体に信号を書き込み前記記憶媒体から信号を読み出
すためのシステムにデジタル試験パスが設けられてい
る。

【００１１】別の態様によれば、記憶媒体に信号を書き
込み前記記憶媒体から信号を読み出すためのシステムに
用いられる組み込み自己試験が開示される。このシステ
ムは、入力読出し信号を受け取るように構成された読出
し入力を有する。可変利得増幅器は、入力読出し信号を
増幅するように構成されている。微分器は、記憶媒体の
作用をモデル化するために、入力読出し信号を微分する
ように構成されている。データ出力は、読出し信号が前
記微分器により処理された後に入力読出し信号から得ら
れたデータを出力する。すなわち、記憶媒体に信号を書
き込み前記記憶媒体から信号を読み出すためのシステム
にはアナログ試験パスが備えられている。

【００１２】

【発明の実施の形態】本発明の好ましい実施例について
詳細に説明する。好ましい実施例の具体例を、添付の図
面に示す。この好ましい実施例について本発明を説明す
るが、これは、本発明を１実施例に限定するものではな
いことは言うまでもない。それどころか、添付の請求項
により定められる本発明の趣旨及び範囲内に含まれる代
替、変更、等価物を包含することを意図している。以下
の説明では、本発明を十分に理解するために、多数の具
体的な詳細を述べている。本発明はこれらの具体的な詳
細のいくつか又はすべてがなくても実現可能である。ま
た、本発明を不必要にあいまいにしないため、周知の処
理動作は詳細に述べられていない。

【００１３】１態様において、開示されるシステム及び
方法は、ＥＰＲＭＬシステムにおける磁気記憶ディスク
のための信号を処理する読出しチャネルプロセッサと書
込みチャネルプロセッサと共に用いられる。例示の目的
のため、この態様について以下の説明で詳細に説明す
る。しかしながら、他の態様では、試験ループバック方
法を、他の種類のデータチャネルに用いてもよいことは
言うまでもない。

【００１４】図２Ａは、書込みチャネルプロセッサ２０
０を示すブロック図である。書込みチャネルプロセッサ
２００は、スクランブラー２０４及び符号化器２０２を
備えている。符号化器２０２は、ディスクに書込むため
のデータを符号化し、スクランブラー２０４は、いくつ
かの態様においては、ディスクに書込まれる反復パター
ンの尤度を減じるため入力データをスクランブルするた
めに用いられる。同期パルス挿入器２０６は、符号化出
力に同期パルスを挿入し、前置符号化器２０８は、書込
み信号を前置符号化する。前置補償器２１０は、ディス
クに書込む前に信号を前置補償する。

【００１５】図２Ｂは、読出しチャネルプロセッサ２１
０を示すブロック図である。読出しチャネルプロセッサ
２１０は、アナログデジタル変換器２１２と、等化器２
１１と、読出しチャネルに書込まれる最尤入力信号を決
定するビタビ検出器２１４とを備えている。読出しチャ
ネルプロセッサ２１０は、ビタビ検出器の出力を復号化
する復号化器２１６、及び復号化器の出力をスクランブ
ル解除するデスクランブラー２１８を更に備えている。
システムが正常に動作している場合には、読出しチャネ
ルプロセッサ２１０の復号化器からの出力データは、書
込みチャネルプロセッサの符号化器２０２へ入力される
データと一致する。

【００１６】図３は、アナログ試験ループとデジタル試
験ループが設けられた書込みチャネルプロセッサ３００
及び読出しチャネルプロセッサ３０２の両方を備えたシ
ステムのブロック図である。１態様において、このシス
テムは単一のチップ上に実現されている。チップが正常
なモードで動作している場合、データは書込みチャネル
プロセッサ３００に入力される。上述したように、書込
みチャネルプロセッサ３００はデータを符号化し同期マ
ークを付加するが、いくつかの態様では、さらに、書込
みチャネルプロセッサ３００は、データを磁気ディスク
記憶媒体に書込む前にデータをスクランブルする。書込
みチャネルプロセッサ３００から出力されたデータは、
書込みパス３１０に沿って伝送され、磁気記録ヘッド３
１３を用いて磁気記録ディスク３１２に書込まれる。

【００１７】正常な動作では、読出しチャネルは、磁気
読取りヘッド３１５を用いて磁気記憶ディスク３１２か
らデータを読出す。この信号は、読出しパス３２０を介
して読出しチャネルプロセッサ３０２へ伝達される。

【００１８】読出しパス３１０及び書込みパス３２０に
加え、デジタル試験ループパス３３０及びアナログ試験
ループパス３４０が更に示されている。２つの試験ルー
プを、図４を参照して更に詳細に説明する。この２つの
試験ループは、チャネルの不完全さの結果として、シス
テムにより信号に導入されたノイズを含め、信号に対す
るチャネルの作用のモデル化を提供する。デジタルルー
プ３３０は、デジタルシミュレーション媒体チャネル伝
達関数発生器を備え、アナログループ３４０は、アナロ
グチャネルシミュレータを有している。

【００１９】デジタルマルチプレクサ３３４は、読出し
チャネルプロセッサ３０２へのデジタル試験ループ信号
の入力と、データ記憶媒体から読出された実際のデータ
信号を切り替えるために設けられている。１態様におい
て、ＭＵＸは、試験の間だけループ３３０からの信号を
入力するように設定され、いったんシステムが試験され
ると、ＭＵＸはディスクから読出しチャネルプロセッサ
３０２へ読出し信号を転送するよう設定される。読出し
チャネルプロセッサに接続されているＭＵＸの入力を変
更するためにレジスタが設けられている。この構造の１
つの利点は、システムが故障した場合、試験ループを再
駆動することによりボード上のチップを試験することが
できることである。

【００２０】アナログマルチプレクサ３３４が、アナロ
グ試験ループ信号の入力と磁気記憶ディスクからの読出
し信号を切り替えるために設けられている。マルチプレ
クサ３４４は、磁気記憶ディスクの出力とアナログ試験
ループの出力の間で、マルチプレクサ３４４の入力を切
り替えるビットを含むレジスタを備えている。

【００２１】このように、データチャネルの伝達機能を
シミュレートし、さらに、ノイズを用いてシステムの性
能を試験する目的でノイズを与えるアナログ試験ループ
が設けられている。

【００２２】上述の内部試験ループを設けることによ
り、図３に示されたシステムは、書込みチャネルプロセ
ッサ出力を分析するためのオンチップ記号アナライザ、
及び試験の目的で、読出しチャネルプロセッサへの入力
信号をシミュレートする複雑なパターン発生器を設ける
必要性を除いている。単に、あるデータを書込みチャネ
ルプロセッサ３００に入力し、デジタル試験ループかア
ナログ試験ループのどちらかを駆動させるように２つの
マルチプレクサを構成することにより、システムを試験
することができる。例えば、デジタル試験ループを駆動
する場合、書込みチャネルプロセッサ自体が、読出しチ
ャネルプロセッサにより読出すべき信号を発生するため
の自己の回路を設けるため、その回路をパターン発生器
によりシミュレートする必要が無い。更に、書込みチャ
ネルプロセッサ３００からの出力を分析する高速信号ア
ナライザも必要ない。信号は、読出しチャネルを介して
伝搬され、読出しチャネルの出力を、書込まれた入力に
対して単にチェックすればよい。もしシステムが正常に
動作しているなら、読出しチャネルプロセッサの出力
は、入力データと一致する。１つの態様において、静的
データ信号を書込みチャネルプロセッサ３００に入力す
ることにより、試験はさらに単純化できる。書込みチャ
ネルプロセッサ３００に変更データを入力する必要はな
い。その理由は、上述したように、書込みチャネルプロ
セッサ３００が、データをスクランブルするデータスク
ランブリングモジュールを備えており、それ故、システ
ムに適したランダム試験データを静的入力から供給する
からである。

【００２３】図４は、読出し／書込みチップ４００のた
めのオンチップＢＩＳＴシステムをさらに詳細に示した
ブロック図である。チップ４００は、書込み入力４０１
を備えている。書込み入力４０１は、符号化器と、スク
ランブラーと、同期パルス挿入器と、前置符号化器を備
えたデジタル書込みパス４０６に接続されている。デジ
タル書込みパス４０６の出力は、書込みドライバー４０
２に接続された書込み前置補償器４０４に伝送される。
書込みドライバー４０２の出力は、信号をディスクに書
込むための書込み出力４０５に伝送される。更に、前置
増幅器を、書込みドライバーの後に、チップ上又はチッ
プ外のどちらででも、書込みパスに設けることもでき
る。デジタル書込みパス４０６の出力は、接続部４１０
を介して、デジタルシミュレーション媒体伝達関数発生
器４１２及びデジタルノイズ関数発生器４１４を備えた
デジタル試験ループに接続される。シミュレーション媒
体伝達関数発生器４１２及びノイズ関数発生器４１４は
組合さって、信号に対する物理的媒体の作用をデジタル
的にモデル化する。

【００２４】１態様において、ノイズ関数発生器４１４
は、信号に付加されるノイズの疑似ランダムビットシー
ケンスを発生する。１態様において、信号は、６−ビッ
ト信号であり、その信号の最後の３ビットは疑似ランダ
ムビットシーケンスを用いてランダム化される。さら
に、より重大な誤り状態をシミュレートするため、信号
のさらなるビットをランダム化することが可能である。

【００２５】ノイズ発生器４１４の出力は、デジタル試
験ループ又はアナログデジタル変換器４４０からの読出
しパス出力のいずれかをデータ出力に選択的に接続する
マルチプレクサ４２０に入力される。すなわち、書込み
前置補償器の出力を、ディスクへの書込みのために書込
み出力４０５に接続するか、または、書込みパスを試験
するためにデジタル試験ループ及び読出しチャネルデー
タ出力４０６に接続するように、接続部４１０とマルチ
プレクサ４２０を構成すればよい。１態様において、こ
の構成は、接続部４１０とマルチプレクサ４３８の状態
を制御するビットをレジスタに設定することにより達成
される。

【００２６】アナログ試験ループは、減衰器４３０及び
結合コンデンサーを介して、書込み出力４０５を読出し
入力に接続することにより駆動することができる。減衰
器４３０が用いられる理由は、書込み出力信号が、一般
に書込み入力信号より強いためである。読出し入力は、
可変利得増幅器４３１に接続される。更に、試験のため
にノイズを信号に付加する目的で、ノイズ発生器４３２
を、選択的に可変利得増幅器４３１に接続しても良い。
ノイズ発生器４３２は、可変利得増幅器４３１に直接入
力されても良く、読出し入力とノイズ発生器４３２の出
力の両方を可変利得増幅器に転送する加算接続部を介し
て読出し入力に接続しても良い。

【００２７】可変利得増幅器４３１の出力は、フィルタ
４３４に接続されている。フィルタ４３４は、読出し信
号の等化を行なう。更に、データチャネルのモデル化の
目的で、フィルタ４３４に微分器４３６を備えてもよ
い。微分器４３６は、等化信号を微分し、磁気ディスク
への信号の書込み及びディスクからの信号の読出しの作
用をモデル化する。フィルタの非微分出力とフィルタの
微分出力は両方とも、その２つの入力からの選択を行な
うマルチプレクサ４３８に入力される。マルチプレクサ
４３８の出力は、アナログデジタル変換器４４０に入力
される。１態様において、ノイズ発生器を駆動し、さら
にマルチプレクサ４３８の有効入力を選択するビットを
レジスタに設定することにより、アナログ試験ループは
駆動される。アナログデジタル変換器４４０の出力は、
上述したように、読出しチャネルデータ出力４０６に接
続されたマルチプレクサ４２０の入力に接続されてい
る。

【００２８】すなわち、アナログ試験ループは、減衰器
４３０及び結合コンデンサーを介して、書込み入力を読
出し入力に接続することにより駆動される。読出し入力
へ入力される信号はチャネルの作用を含まないので、磁
気ディスクへの信号の書込み及び磁気ディスクからの信
号の読出しの作用をモデル化するために、微分器４３６
がパスに設けられている。アナログ試験ループパスに微
分器４３６を設けることにより、アナログ読出しパス回
路を試験できるようにデータチャネルの作用をモデル化
することが可能となる。

【００２９】記憶媒体に信号を書き込み前記記憶媒体か
ら信号を読み出すシステムのためのアナログ及びデジタ
ル試験ループを開示した。アナログ試験パスは、書込み
信号に対する書込み及び読出しの作用をモデル化する微
分器を備えている。アナログ試験ループ及びデジタル試
験ループの両方が、ノイズを信号に付加するノイズ発生
器を備えている。アナログ試験ループは、システム全体
の一斉試験を行なう。デジタル試験ループは、読出しパ
スとは独立してデジタル書込みパスを試験することを可
能にする。

【００３０】明確な理解のために、上述の発明はある程
度詳細に説明したが、添付の請求項の範囲内で、ある種
の変更及び修正が実現可能であることは明らかである。
ここで、本発明の方法及び装置の両方を実施する方法に
は多数の代替がある。従って、本態様は、説明のための
ものであって、限定的なものではなく、本発明はここに
記載された詳細に制限されるものではなく、添付の請求
項の範囲及び等価物のうちで変更可能である。

【図面の簡単な説明】

【図１】書込みチャネルプロセッサ試験回路を示すブロ
ック図であり、（Ｂ）は読出しチャネルプロセッサ試験
システムを示すブロック図である。

【図２】（Ａ）は書込みチャネルプロセッサを示すブロ
ック図であり、（Ｂ）は読出しチャネルプロセッサを示
すブロック図である。

【図３】アナログ試験ループとデジタル試験ループを設
けた書込みチャネルプロセッサ及び読出しチャネルプロ
セッサの両方を備えたシステムのブロック図である。

【図４】読出し／書込みチップのためのオンチップＢＩ
ＳＴシステムをさらに詳細に示したブロック図である。

フロントページの続き (56)参考文献 特開 平５−314671（ＪＰ，Ａ) 特開 平６−223435（ＪＰ，Ａ) 特開 平９−223365（ＪＰ，Ａ) 特開 平10−3754（ＪＰ，Ａ) 特開 昭58−84571（ＪＰ，Ａ) 特開 昭63−52522（ＪＰ，Ａ) 特開 昭63−98574（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 5/00 G11B 20/18

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 記憶媒体に対して信号の書き込み及び読
   み出しを行なうためのシステムに用いられる組み込み自
   己試験回路装置において、 入力データを受け取り、前記入力データを前記記憶媒体
   へ書き込むために前記入力データを処理するデジタル書
   込みパスと、 前記デジタル書込みパスに接続された接続部であって、
   前記接続部の第一の分岐がデジタルシミュレーション媒
   体伝達関数発生器に接続され、前記接続部の第二の分岐
   が書込み出力に至る書込みパスに接続された接続部と、 前記デジタルシミュレーション媒体伝達関数発生器に接
   続されたノイズ発生器と、 第一の入力及び第二の入力を有し、前記第一の入力がノ
   イズ発生器に接続され、前記第二の入力が読出しパスの
   出力に接続されたマルチプレクサとを備え、 前記システムにはデジタル試験パスが設けられているこ
   とを特徴とする組み込み自己試験回路装置。
2. 【請求項２】 前記記憶媒体が磁気記憶媒体であること
   を特徴とする請求項１に記載の組み込み自己試験回路装
   置。
3. 【請求項３】 記憶媒体に信号を書き込み前記記憶媒体
   から信号を読み出すためのシステムがＰＲＭＬシステム
   であることを特徴とする請求項１に記載の組み込み自己
   試験回路装置。