JPH11510912A

JPH11510912A - 同期的にサンプリングされたデータ検出チャネル内のディジタル回路をテストするための方法

Info

Publication number: JPH11510912A
Application number: JP10501620A
Authority: JP
Inventors: ズィペロビッチ，パブロ・オゥ
Original assignee: Quantum Corp
Current assignee: Quantum Corp
Priority date: 1996-05-31
Filing date: 1997-05-27
Publication date: 1999-09-21
Also published as: EP0866978A1; US5737342A; CA2228127A1; CN1196795A; KR19990036030A; AU3144197A; WO1997047980A2; WO1997047980A3

Abstract

(57)【要約】アナログチャネルセクションから入来するサンプルを表わすディジタル擬似サンプルによって、ハードディスクドライブのＰＲＭＬチャネルなどの、同期的にサンプリングされたデータ検出チャネルチップのディジタルエレメントをテストするためのオンチップ自己テスト回路は、予め定められたスペクトル応答に従って、理想化されたディジタル擬似サンプルを発生するサンプル発生器と、ディジタルノイズ値を発生するディジタルノイズ発生器と、理想化されたディジタル擬似サンプルとディジタルノイズ値とを組合せて、ノイズのある擬似サンプルを生成する第１の組合せ回路と、サンプル発生器に接続され、理想化されたディジタル擬似サンプルに、予め定められたバイアスを加えて、バイアスされた擬似サンプルを生成するバイアス注入回路と、ノイズのある擬似サンプルとバイアスされた擬似サンプルとを組合せて、ノイズのあるバイアスされた擬似サンプルを出力するための第２の組合せ回路とを含み、チャネルチップのディジタルデータ処理およびチャネル制御エレメントをテストする。

Description

【発明の詳細な説明】同期的にサンプリングされたデータ検出チャネル内のディジタル回路をテストするための方法発明の分野この発明は、部分応答および最大尤度データ検出チャネルなどの、同期的にサンプリングされたデータ検出チャネルに関する。特に、この発明は、同期的にサンプリングされたデータ検出チャネルの集積回路チャネルチップ内のディジタル回路エレメントをテストするための方法および搭載自己テスト回路構成に関する。発明の背景特定用途向け集積回路（ＡＳＩＣ）チップは、相互接続された多くの論理ゲートを有する非常に複雑な構造になりがちである。このようなチップの性能の特性は、さまざまな製造状況ならびに設計およびレイアウトに依存して異なり得る。製造されると、チップ性能は識別される必要がある。したがって、これらの複雑な回路チップを製造後に十分にテストして、意図される動作環境内に置かれたときに正しい動作が確保されるようにしなければならない。超大規模集積回路（ＶＬＳＩ）内にオンチップ自己テストシステムを設けることは公知である。しばしば見られる一例は、チップ内に一連のテストセルを統合し、それらをリング発振器またはカウンタとして接続し、これにより、使用中に、これらの一連のテストセルおよびチップ自体を通るディジタル信号の通過遅延を示すことである。「集積回路のための組込み自己テスト」（“Built-In Self Test for Integra ted Circuit ”）と題されたドレイベルビス他（Dreibelbis et al．）の米国特許第５，１７３，９０６号には、より複雑なチップテスト状況が記載されている。ドレイベルビス他によって説明されているオンチップ自己テストシステムでは、一連のテストパターンをシーケンシャルに発生して、ＶＬＳＩチップのスタティックランダムアクセスメモリの記憶場所を徹底的にテストする。テストパターンはすべてディジタルパターンであり、たとえばユニークアドレスリップルワード、ユニークアドレスリップルビット、チェッカボード、ワードラインストリップ、ブランケットおよびユーザプログラマブルディジタルパターンである。パターンは記憶場所にシーケンシャルに書込まれ、それらの記憶場所から読出されたパターンと比較される。この比較の結果は、単一の合格−不合格信号に縮小され、この信号は、故障したアドレスレジスタを制御して、テストで不合格になったすべての記憶場所のアドレスを捕獲する。包括的ではあるが、ドレイベルビス他のテスト方法は、同期的にサンプリングされたデータチャネル集積回路（ＩＣ）のディジタル論理エレメントよりもメモリワード場所のテストに向けられているようである。典型的に、同期的にサンプリングされたデータ検出チャネルＩＣは、ディスクドライブのプレイバックトランスデューサからの前置増幅されたアナログプレイバックなどの、アナログ信号ソースに接続されたアナログセクションを含み、ゲイン調整、ＤＣオフセット除去ならびにアナログフィルタリングおよび等化などのアナログ信号処理をもたらし、その後に、高速アナログディジタル（Ａ／Ｄ）変換器で始まるディジタルセクションが続き、これはディジタルフィルタを含むこともあり、ビタビ復号器などの経路メモリ検出器を含む。典型的に、チャネルＩＣはさらに、それぞれＡ／Ｄ、ゲインおよびＤＣオフセットエレメントを制御するためのタイミング（ＰＬＬ）、ゲインおよびＤＣオフセット制御ループを含む。チャネルチップは、チップがハードディスクドライブ（またはテープドライブ）環境に置かれたときに正しく動作しているかを確認し、製造上の失敗や欠陥があればそれを検出するために、製造後に十分にテストされる必要がある。特定的なテストが、チップのアナログおよびディジタルセクションに対して別々に行なわれ、かつ両セクション一緒にも行なわれる。ディジタルテストはチャネルのディジタルセクションにパターンを与え、チップの出力と既知の（期待されている）結果とを比較することにかかわる。ディジタルテストはさらに、アナログセクションおよびアナログディジタル変換器をバイパスし、ディジタルセクションに人工的なディジタルサンプルを与えることにかかわる。これらのサンプルはパッケージングされたチップの中につながる外部ピンを用いて注入されており、付加的なノイズを有する人工的な信号から生成され、ディスクドライブチャネルの実際の動作状況を表わす、シミュレートされた現実的なパターンを与える。しかしながら、チップがドライブ印刷回路板に取付けられると、入力テストピンは典型的には接地され、出力ピンは典型的に電力をオフにされ切断されたままであり、その上のチップテスト回路構成はさらなるテストプロセスに利用できなくなる。ディジタル回路およびシステムのためのテスト構造および方法に関するより包括的な処置は、「ディジタル回路およびシステムのためのテスト構造および方法」（“test structures and methodologies for digital circuits and systems ”）と題されたエム・アブラモヴィッチ（M．Abramovici）、エム・ブルーワ（M ．Breuer）およびエイ・フリードマン（A．Friedman）による文献に記載されており、これは、ニューヨーク州ニューヨーク（New York，NY）にある電気電子学会（Institute of Electrical and Electronics Engineers，Inc．）のＩＥＥＥプレスによる、「ディジタルシステムテストおよびテスト可能な設計」（“Digl tal Systems Testing and Testable Design ”）と題された、エム・アブラモビッチ、エム・ブルーワおよびエイ・フリードマンによる書籍に記載されている。同期的にサンプリングされたデータ記録およびプレイバックチャネル環境内での自己テストは公知である。たとえば、「エラー測定回路」（“Error Measurem ent Circuit”）と題されたコーカー他（Coker et al.）の米国特許第５，３９２，２９５号には、部分応答および最大尤度（ＰＲＭＬ）チャネルを組み込む磁気ハードディスクドライブの性能をテストするための回路および方法が記載されている。エンコーディングおよびプリコーディングされたデータ値の、既知の記録パターンを有するテストトラックがデータ記憶表面上に記録される。その後、これらのパターンはプレイバックされてオンドライブエラー測定回路に送られる。エラー発生器は、データサンプルの名目上の期待値と、記憶表面から読出されたデータサンプルの値との差を計算することにより、エラー値サンプルを発生する。その後、エラー値サンプルは、非線形ビットシフトに関するテストなどの所望のテストに依存して、複数のテスト経路を選択的に通過し得る。（ビットシフトは、ディスク上に記録された磁束反転セルの磁気境界間での相互作用によって引き起こされ、正しくないデータパターンを結果として再生し得る。）このテストの結果は、たとえばディスクドライブ内での書込事前補償（Write Precompens ation ）を調整するために用いられ得る。コーカー他の特許に記載されている方法は、完成したディスクドライブの性能をテストするものであり、完成したディスクドライブに統合されたチャネルチップを別個にテストするものではない。コーカー他の特許に記載されている別のテストは、データトランスデューサの、記憶表面上での飛行高さの変化をチェックする。コーカー他の特許に記載されているさらなるテストは、データ記憶およびリカバリシステムにおけるノイズのレベルを決定する。このノイズテストでは、比較器によってエラー値サンプルと、予め定められたレベルとが比較される。もしエラーサンプルが、予め定められたレベル以上であれば、比較器は論理１を出力し、そうでなければ論理０を出力する。次いで、名目上は−１、０または＋１のレベルである、チャネルにおいて量子化されたアナログ３進データタイプに基づいて、累算器が別個に結果を累算する。ディスクドライブ内のマイクロプロセッサは累算結果を受取り、その分布をプロットする。その後、結果として得られた分布は、ディスクドライブシステムのノイズ量を決定するために用いられ得る。コーカー他の試みの１つの直接的な結果および実際上の欠点は、前述の方法に従ってチャネル性能テストが行なわれる前に、まず、ディスクドライブシステムヘッドおよび媒体全体を組立てる必要があることである。コーカー他のテスト方法は、ドライブレベルのテストが行なわれるためには、チャネルチップが適切に機能するものと仮定している。読み手にはまた、カリフォルニア州立大学サンディエゴ校（University of Ca lifornia，San Diego）における１９９２年の「ハードディスクドライブのためのビタビ復号器によるＶＬＳＩの実現」（“VLSI Implementation of a Viterbi Detector for Hard Disk Drives”）と題された、本願発明者の修士論文が参照される。この中でも特に、１４頁に記載されているブランチメトリック発生器装置と、擬似ランダム２進シーケンス発生器および原始多項式ｘ⁷＋ｘ＋１（２４頁）に従ったチャネル自己テストのためのシフトおよび加算特性の使用と、擬似ランダム発生器装置によって発生する理想的な擬似サンプルを選択することによりチャネル自己テストを可能にするための入力選択装置（２５頁）とを含む、ＩＣ内のテスト回路に関する議論が参照される。発明者の論文に記載されている入力選択装置にはまた、外部的に発生したディジタルノイズまたは干渉を、選択された信号に加えることができるようにする全加算器が示されている。その後、劣化したサンプルがＩＣのデータ経路を通して送られ、包括的な論理テストを可能にする。先行技術の試みは、同期的にサンプリングすることによりデータを検出する技術を用いて、ディジタルＶＬＳＩチップ内にディジタルテスト回路を設け、完成したハードディスクドライブ内におけるシステム中でのテストをもたらしているが、完成したディスクドライブの中にチップが組込まれる前に、シミュレートされた現実的なチャネル状況によって同期サンプリングデータ検出チャネルのディジタルエレメントをテストするためのオンチップテストシステムの必要性はこれまで未解決のままであった。チップパッケージのサイズの減少とともに、チップのテストに利用できるピン数も同様に減少する。チップパッケージの既存のピンを用いて、チャネルのディジタルセクションにおけるノイズサンプルの内部発生と循環とを可能にし、それにより、チップが自己テストを行ない、かつ、さもなくばチップを離れるであろうテスト結果を直列制御および状態ポートを介して分析および報告するようマイクロプロセッサを用いることができるようにすることにより、チップのピン数の制限の問題を有効に克服するテスト方法および構成の必要性がこれまで未解決のままであった。目的による発明の概要この発明の一般的な目的は、同期的にサンプリングされたデータ検出チャネルチップのディジタルバックエンドをテストするための包括的および現実的なテスト方法および内部テスト装置を提供することである。この発明の別の目的は、オンチップテストブロック内に局部的に発生した理想的なディジタル擬似サンプルにノイズおよびバイアスを加えて、同期的にサンプリングされたデータ検出チャネルのディジタル信号および制御エレメントの性能をテストするための方法および回路を提供することである。この発明のさらなる目的は、ディスクドライブＰＲＭＬデータチャネルチップのディジタル回路コンポーネントをテストするためのオンチップテスト回路を提供することである。この発明の原理に従って、同期的にサンプリングされたデータ検出チャネルのディジタルセクションにチップ内テストを行なうための方法が提供される。ディジタルセクションはアナログディジタル変換器からつながる少なくとも１つの入力と、チップ内テストブロックと、少なくとも１つの制御ループディジタルエラー発生器と、ビタビ検出器などのディジタルメモリ検出器とを含む。ディジタルセクションは１つまたはそれ以上のディジタルフィルタを含んでもよい。チップ内テスト方法は好ましくは、アナログディジタル変換器から、ディジタルサンプル値の代わりに、既知のディジタル値（擬似サンプル）のシーケンスを入力に注入するステップと、シーケンスをフィルタリングして、検出器の名目上の応答と整合する、予め定められたスペクトル応答に最適化された擬似サンプルにするステップと、制御された量のディジタルノイズを発生し、フィルタリングされた擬似サンプルにそれを加えて、ノイズのある擬似サンプルを発生するステップと、フィルタリングされたノイズのある擬似サンプルに、予め定められた制御された量のオフセットを加えて、ノイズのあるオフセットされた擬似サンプルを発生するステップと、ディジタルフィルタ、制御ループおよびディジタルメモリ経路検出器に、ノイズのあるオフセットされた擬似サンプルを通過させて、検出された擬似サンプルおよび制御ループディジタル訂正を発生するステップと、検出された擬似サンプルと、既知のディジタル値のシーケンスとを比較して、シーケンス不一致（miscompare）があればそれを決定するステップと、検出された制御ループディジタル訂正と、シーケンスから期待される名目上のディジタルループ訂正とを比較して、制御ループディジタル訂正不一致があればそれを決定するステップと、すべてのシーケンス不一致および制御ループディジタル訂正不一致をチップシグネチャとして不一致記憶装置の中に記憶して、後に、たとえばマイクロプロセッサの直列バスにより抽出および分析するステップとを含む。この発明の、関連した特徴として、アナログチャネルセクションから入来するサンプルを表わすディジタル擬似サンプルによって、ハードディスクドライブまたはテープドライブのＰＲＭＬチャネルなどの、同期的にサンプリングされたデータ検出チャネルチップのディジタルエレメントをテストするためのオンチップ自己テスト回路を説明する。自己テスト回路は、予め定められたスペクトル応答に従って、理想化されたディジタル擬似サンプルを発生するためのサンプル発生器と、ディジタルノイズ値を発生するためのディジタルノイズ発生器と、理想化されたディジタル擬似サンプルとディジタルノイズ値とを組合せて、ノイズのある擬似サンプルを発生するための第１の組合せ回路と、サンプル発生器に接続されて、ノイズのあるディジタル擬似サンプルに、予め定められたバイアスを加えて、ノイズのあるバイアスされた擬似サンプルを発生するためのバイアス注入回路とを含み、チップのディジタルデータ処理およびチャネル制御エレメントをテストするようにする。この発明のこれらおよび他の目的、利点、局面および特徴は、添付の図面に関連して与えられる、好ましい実施例の以下の詳細な説明を考慮して、当業者には十分に理解され認められるであろう。図面の簡単な説明図面において、図１は、この発明の原理に従った、搭載ディジタルセクション自己テストを有する、同期的にサンプリングされたデータ検出チャネルＩＣチップを含むハードディスクドライブの簡単なブロック図である。図２は、テスト状況を発生するための、図１のチャネルチップディジタルセクション内の搭載ディジタル自己テスト回路を示す簡単なブロック図である。図３は、図２の自己テスト回路内の１２ビットリニアフィードバックシフトレジスタ（ＬＦＳＲ）を示す詳細なブロック図である。図４Ａは、図２の自己テスト回路内の、組合せ論理ブロックの第１の部分の詳細な論理ブロック図であり、図４Ｂは、組合せ論理ブロックを完成する第２の部分の図である。図５は、図２の自己テスト回路内の３ビットＬＦＳＲの詳細なブロック図である。図６Ａは、図２の自己テスト回路内のバイアス制御信号発生器の詳細な論理ブロック図である。図６Ｂは、図６Ａの回路によって発生する制御信号の図である。図６Ｃは、図２の自己テスト内で発生し得る複数のバイアステスト状況を示すバイアス信号注入に関する表である。図６Ｄは、図２の自己テスト回路内で発生し得るゲインエラー、位相エラーおよびオフセットエラーテスト状況の一例を示す図である。図７は、テストされかつ所望のテスト状況の発生を助けるディジタル回路エレメントを有する、図１に示されるテスト回路の詳細なブロック図である。図８は、理想的に発生した多数のＰＲ４３進サンプル値のグラフ図である。図９は、理想的に発生した図８のＰＲ４サンプル値のヒストグラムのグラフ図である。図１０は、図８のグラフに類似するものであり、かつ第１の多数の、ノイズのあるＰＲ４サンプル値を示すグラフ図である。図１１は、図１０の、ノイズのあるサンプル値のヒストグラムである。図１２は、図８のグラフに類似するものであり、かつ、図１０の例よりもノイズのある、第２の多数の、ノイズのあるＰＲ４サンプル値を示すグラフ図である。図１３は、図１２の、ノイズの多いサンプル値のヒストグラムである。好ましい実施例の詳細な説明この発明の特定的な局面および特徴をより十分に認識するために、搭載自己テスト能力を備えたチャネルチップのための、現在の好ましい１つの動作環境を簡単に説明する。図１を参照して、ハードディスクドライブは非常に概略的に示される。ハードディスクドライブは、この発明の現在の好ましい環境であるが、テープドライブ内のチャネルなどの、同期的にサンプリングされた他のデータ検出チャネルがこの発明にかかわっても有益であろう。図１のディスクドライブは、データトランスデューサヘッド１０を含むヘッドディスクアセンブリ８を備え、このデータトランスデューサヘッド１０は、ロータリ音声コイル１１などのアクチュエータアセンブリによって位置付けられる。ヘッド１０はデータの書込および読出機能をもたらし、これらの機能は単一の磁気トランスデューサによって行なわれるか、またはヘッド１０はたとえば誘導ライタ（inductive writer）および磁気抵抗リーダ（magneto-resistive reader）を含んでもよい。少なくとも１つのデータ記憶ディスク１２はスピンドルモータ１４によって、予め定められた一定速度でトランスデューサ１０に対して回転し、このスピンドルモータ１４はモータ制御回路１６によって制御され、このモータ制御回路１６は、ロータリ音声コイルアクチュエータ１１を制御するための回路構成をさらに含み得る。典型的に、アナログプレイバックプリアンプおよび書込ドライバ集積回路１８がヘッドディスクアセンブリ内にさらに含まれ、回路１８とトランスデューサヘッド１０との間のリード長さを最小にして、外部ノイズのピックアップを低減し、かつ、ディスク１２から変換された、プレイバックされたアナログ信号の、信号−ノイズ比を改善する。ハードディスクドライブは、たとえばアナログセクション２１とディジタルセクション２３とを含むＶＬＳＩＰＲＭＬデータチャネルチップ１９を備える。典型的に、アナログセクション２１は可変ゲインアナログ増幅器（ＶＧＡ）２０と、プログラマブルアナログフィルタ等化器２２と、たとえば６ビットフラッシュアナログディジタル変換器（Ａ／Ｄ）２６につながるＤＣオフセット訂正増幅器２４と、増幅されかつフィルタリング／等化されたアナログ信号の流れの上で、Ａ／Ｄによって行なわれる同期的なサンプリング動作を制御するための、電圧制御された発振器（ＶＣＯ）とを含む。典型的に、チャネルチップ１９のアナログセクション２１内には、書込事前補償回路（write precompensation circuit ）５６がさらに含まれ得る。典型的に、チャネルチップのディジタルセクション２３は、フラッシュＡ／Ｄ２６と、有限インパルス応答（ＦＩＲ）フィルタ３６と、ビタビ検出器４４などのメモリ経路検出器と、タイミングディジタルアナログ変換器（ＤＡＣ）３０を介してＶＣＯ２８にタイミング調整制御をもたらすためのディジタルタイミング制御回路３８と、ゲイン制御ＤＡＣ３２を介してＶＧＡ２０にゲイン制御を与えるためのディジタルゲイン制御回路４０と、オフセットＤＡＣ３４を介してオフセット訂正増幅器２４にＤＣオフセット制御値を与えるためのディジタルオフセット制御回路４２とを含む。ディジタルタイミング、ゲインおよびオフセット制御回路３８、４０および４２が示されているが、これらの回路は、アナログセクション２１内にあるアナログ制御回路およびエレメントと組合せられてもよく、これはたとえば、同一人に譲渡された、「ディジタル適応等化による、ＰＲＭＬクラスIVサンプリングデータ検出を用いるディスクドライブ」（“DisK Drive U sing PRML Class IV Sampling Data Detection with Digital Adaptive Equaliz ation”）と題されたアボット他（Abbott et al．）の米国特許第５，３４１，２４９号と、「リアルタイムのＤＣオフセット制御および関連方法」（“Real-T ime DC Offset Control and Associated Method”）と題された、本発明の米国特許第５，４５９，６７９号とに示されており、これらの開示は引用によって援用される。ディジタルセクション２３は、ビタビ検出器３６においてリカバーした、コーディングされた情報をポストコーディングおよびデコーディングするためのポストコーダ４６およびデコーダ４８をさらに含む。書込経路側では、エンコーダ５２およびプリコーダ５４が、ユーザのデータを、制御されたシンボル間干渉を表わすパターンにおいて、ディスク１２上への書込に適した所望の（たとえばＰＲ４である）スペクトルを有する、コーディングされたデータパターンにエンコーディングおよびプリコーディングする。双方向性データフロー制御回路／インターフェイス５０は、読出／書込（Ｒ／Ｗ）制御信号に従って、データ書込動作時に、たとえば４ビットデータ経路５１を介して、エンコーディングされていない信号をエンコーダに導き、かつ、データプレイバック動作時に、デコーディングされた信号をデコーダ４８から外部の回路構成に導く。ディジタルセクション２３はさらに、直列データ経路６７を介してドライブマイクロコントローラ８４からコマンドを受取るためのマイクロコントローラインターフェイス６６を含む。インターフェイス６６はさらに、直列経路６７を介してマイクロコントローラ８４によって直接アクセスされるコマンドおよび状態値を記憶するための多くの内部レジスタを含む。ディジタルセクション２３はさらに、たとえば第１の信号ダイバータ（divert er）６２と第２の信号ダイバータ６４とを含む、この発明を成すエレメントおよび特徴を組込む、テストブロック６０を備える。第１の信号ダイバータ６２は、プリコーダ５４によって出力されたコーディングされたディジタル値を書込事前補償回路５６からテストブロック６０に向ける。第２の信号ダイバータ６４は、フラッシュＡ／Ｄ２６からの未調整のサンプルを受取る状態からテストブロック６０からのテストサンプルを受取る状態に、ＦＩＲフィルタ３６、ディジタルタイミング制御３８、ディジタルゲイン制御４０およびディジタルオフセット制御４２への信号経路６５を変える。第１および第２の信号ダイバータ６２および６４は信号マルチプレクサとして示され、それらは、たとえば（必ずしもこれに限られないが）ドライブマイクロコントローラ８４などの外部マイクロコントローラから直列ポート６７を介して受取られたコマンドに応答してマイクロコントローラインターフェイスブロック６６によって発生された、テストモード信号によって制御される。テストブロック６０ならびに関連した回路構成および特徴を以下により詳細に説明する。チャネルチップ１９に加えて、ドライブ印刷回路板はさらに、モータ制御チップ１６と、マイクロプロセッサ８４と、ドライブＡＳＩＣ７０と、外部バッファメモリアレイ７２とをさらに含み、保持しかつ接続することが好ましいが、必ずしもダイナミックランダムアクセスメモリ（ＤＲＡＭ）として実現される必要はない。ドライブＡＳＩＣ７０はデータコントローラ７４を含み、このデータコントローラ７４はレジデントエラー訂正コード（ＥＣＣ）機能と、小型機用規格インターフェイス（ＳＣＳＩ）またはホストコンピュータ用の任意の他のバスレベルインターフェイス構造などの、所望のディスクインターフェイス規約を実現するためのホストインターフェイスブロック６６へのディスクドライブと、外部ＤＲＡＭバッファメモリアレイ７２のためにアドレスおよびリフレッシュ信号を発生するためのメモリコントローラブロック７８と、制御バス構造８２を介してマイクロコントローラ８４からコマンドを受取りかつそれに状態値を戻すためのマイクロコントローラインターフェイス８０とを含む。この例では、マイクロコントローラ８４は、エンコーディングされていない既知のデータ値の流れを発生し、それを、バス８２、ＡＳＩＣ／マイクロコントローラインターフェイス８０、データコントローラ７４および経路５１を介してチャネルチップ１９のディジタルセクション２３に送り得る。同時に、マイクロコントローラ８４は、チャネル／マイクロコントローラインターフェイス６６および直列ポート６７を介して、ディジタルセクション２３の、テストパターンシーケンスに対する応答を監視し得る。この制御および監視経路構成は、以下の説明からより十分に認められるように、この発明のいくつかの好ましい実施例において非常に有用である。次に図２を参照して、オンチップディジタルセクションテストブロック６０は、テスト環境に依存して、プリコーダ５４からのコーディングされたデータなどの、既知の書込電流ディジタル波形を受取るための入力経路１００または等価ソースを含む。この例では、入来データ値は１−Ｄ²機能１０２を通過し、この１ −Ｄ²機能１０２は、たとえば図６および図７に示されるような理想的な３つのレベルの（３進）ＰＲ４データパターンを伝達する。機能１０２は、総和機能１１８までの経路にわたって、たとえば理想的なパターンを与える。たとえば、以下には、２進サンプル値に応答する１−Ｄ²機能の出力が表わされる。現在の好ましい実施例においては、理想的なＰＲ４サンプルが１−Ｄ²機能１０２によって発生したが、これらのサンプルは「理想的」でなくてもよいことが当業者には認められるであろう。非理想的なサンプルが所与の多項式Ｐ（Ｄ）から発生してもよく、サンプルを所望のスペクトル応答に等化するためにＦＩＲフィルタ３６を用いてもよい。この多項式は以下のように、より一般的な式に表わされ得る。Ｐ（Ｄ）＝ｈ（０）＋ｈ（１）Ｄ＋ｈ（２）Ｄ²... ＋ｈ（ｎ）Ｄⁿ このより一般的な式では、Ｐ（Ｄ）＝１−Ｄ²については、ｈ（０）＝１，ｈ（１）＝０，かつｈ（２）＝−１（さらに項Ｄ＞２＝０）である。ノイズの発生は、予め定められたシードディジタル値１０６に基づき、このシードディジタル値１０６はインターフェイス６６のレジスタから、擬似ランダム２進シーケンスを発生するような形態であるリニアフィードバックシフトレジスタ（ＬＦＳＲ）１０８の中にロードされる。シードはいかなる適切な値であってもよい。選択されたシード値により、データおよびノイズ間の関係が変化し得る。ノイズは、原始多項式（いかなる原始多項式でもよい）を実現するＬＦＳＲ１０８によって発生する。１２ビットＬＦＳＲは、すべてゼロのワード以外の、すべての起こり得る１２ビットの（４０９５個の）組合せを発生する。図３に示されるような１２ビットＬＦＳＲ１０８により原始多項式ｘ¹²＋ｘ⁶＋ｘ⁴＋ｘ＋１が実現される。これらは、図３に示されるように配置された１２個のフリップフロップ１０８Ａ，１０８Ｂ，１０８Ｃ，１０８Ｄ，１０８Ｅ，１０８Ｆ，１０８Ｇ，１０８Ｈ，１０８１，１０８Ｊ，１０８Ｋおよび１０８Ｌである。フリップフロップ１０８Ａから１０８Ｌは、サンプル速度に対して同期化されたクロック信号に従って、共通にクロック化される。この回路１０８は５７，３３０個のノイズの組合せすべてを発生する（４０９５ｏ１４）。これに代えて、より多くの論理ゲートが用いられる場合には、２分の１の速度のテスト回路が実現されてもよく、このテスト回路は本質的には図２の回路構成を複製したものであり、半分が、２つの２分の１のクロック速度チャネルインタリーブの各々に割当てられたものであろう。図３に戻って、各フリップフロップは、図３に示されるようにラッチ１０８Ａ −１０８Ｌからの出力に対応する、ＡからＬで明示された非反転出力タップを与える。タップＡからＬはノイズの発生に用いられる。ＬＦＳＲ１０８のタップは、所望のノイズ分布にできるだけ近いものが得られるよう、特定的な方法で混合される。先に説明したＡからＬのタップのネーミング規約の後に、ＬＦＳＲ１０８の特性によりタップが独立しているならば、たとえば以下の確率を計算することができる。Ｐ０＝ｐ（１）＝０．５Ｐ１＝ｐ（ＡＢ＾ＣＤ）＝ｐ（ＡＢ）＋ｐ（ＣＤ）−２ｐ（ＡＢ）ｐ（ＣＤ）＝０．２５＋０．２５−２（０．２５）（０．２５）＝０．３７５Ｐ２＝ｐ（ＡＢＣＤ＋ＥＦＧ）＝ｐ（ＡＢＣＤ）＋ｐ（ＥＦＧ） −ｐ（ＡＢＣＤ）ｐ（ＥＦＧ）＝０．０６２５＋０．１２５−（０．０６２５）（０．１２５）＝０．１７９６８７５Ｐ３＝ｐ（ＡＢＣＤＥＦ＋ＧＨＩＪＫ）＝ｐ（ＡＢＣＤＥＦ）＋ｐ（ＧＨＩＪＫ）−ｐ（ＡＢＣＤＥＦ）ｐ（ＧＨＩＪＫ）＝０．０１５６２５＋０．０３１２５ −（０．０１５６２５）（０．０３１２５）＝０．０４６３８６７上述の選択された原始多項式により、タップＫ（ｘ）およびＬ（１）は、出力１３２を有する第１の排他的ＯＲゲートを通してフィードバックされる。出力１３２およびタップＨ（ｘ⁴）は出力１３６を与える第２の排他的ＯＲゲート１３４を通して送られる。出力１３６およびタップＦ（ｘ⁶）は、出力１４０を与える第３の排他的ＯＲゲート１３８を通して送られ、この出力１４０はデータ（ｘ¹² ）を第１のラッチ１０８Ａに送る。上記の等式に関する出力は、図４Ａおよび図４Ｂに示される論理回路構成１１２を組合せることにより、対応する２進数字にマッピングされて、最も高い確率を有し得るノイズの最下位ビットをなし、インデックスが大きいほど、確率は低い。したがって、マッピングは下記のとおりである。（高ノイズに関しては）ノイズ［３：０］＝｛Ｐ３，Ｐ２，Ｐ１，Ｐ０｝であり、かつ、（低ノイズに関しては）ノイズ［３：０］＝｛０，Ｐ３，Ｐ２，Ｐ１｝である。確率Ｐ３、Ｐ２、Ｐ１およびＰ０は図４Ａに示される組合せ論理アレイによって実現される。図２の経路１１６上の４ビットノイズワードＮＯＩＳＥ［０−３］は、図４Ｂに示される論理によって発生する。図４Ｂの論理は確率Ｐ０、Ｐ１、Ｐ２およびＰ３を受取り、たとえば図１０および図１１に示される低ノイズスペクトルを結果としてもたらすＮＯＩＳＥ＿ＯＮ状況か、または、たとえば図１２および図１３に示される高ノイズスペクトルを結果としてもたらすＨＩＧＨ＿ＮＯＩＳＥ制御に従った非常にノイズの多いスペクトルかのいずれかに応答して、ノイズを発生する。所望であればこのノイズ発生機能を完全にオフにすることもできる。ＬＳＦＲサイン発生器１１４は、ノイズ和の期待値をゼロ平均振幅にするために設けられる。３ビットＬＳＦＲ発生器１１４は、原始多項式ｘ³＋ｘ＋１を実現する７ビットシーケンスを発生する。その出力は、ノイズのサインの制御に用いられる、経路１１５上のサインビットである。図４に示されるように、ＬＳＦＲサイン発生器１１４は、示されるように接続され、かつＬＳＦＲ１０８に適用されるサンプルクロック速度と同じ速度でクロック化される３つのラッチ１１４Ａ、１１４Ｂおよび１１４Ｃを含む。ラッチ１１４Ｂおよび１１４Ｃからの非反転出力は、ラッチ１１４Ａのデータ入力を送る出力を有する排他的ＯＲゲート１５０を通過する。組合せ論理１１２は、たとえば１１１００１０といった反復シーケンスを受取る。検査すると、このシーケンスにおいては０より１の方が多い。サイン発生器１１４はこのシーケンスを検査し、ノイズがゼロ平均となるよう経路１１５上の論理サイン出力を以下のように切換える。組合せ論理１１２は、ノイズビットＡからＬおよび経路１１５上のサインビットと、経路１１０上のノイズ重み付け値とを組合せ、これれにより経路１１６上のノイズの振幅を制御する。その後、経路１１６上のノイズは、組合せ機能１１８によって、経路１０４上の、対応する理想的なＰＲ４サンプルに加えられ、ノイズのある６ビットワード（擬似サンプル）を生成し、これはテストセレクタ６４を介してＦＩＲフィルタ入力経路６５に送られる。結果として生じた、ノイズのある擬似サンプルは図８および図９に示される。以上に説明したように、擬似サンプルは正しいゲイン、位相およびＤＣオフセットによって完全に等化され、唯一のアーティファクトは付加的なゼロ平均ノイズであろう。したがって、これらの擬似サンプルはＦＩＲフィルタ３６、ビタビ検出器４４およびデコーダ論理を実行したりそれらにテストを行なったりすることのみに適する。ディジタルタイミング制御３８、ディジタルゲイン制御４０、ディジタルＤＣオフセット制御４２および品質モニタ（二乗平均エラー）を実行してそれらにテストを行なうためには、バイアスを導入する必要がある。したがって、バイアス発生回路１２２は、位相、ゲインまたはＤＣオフセットである、予め定められた量のバイアスを発生する。ＤＣオフセットバイアスはいかなるテストまたはデータパターンに与えられてもよいが、この例では、従来から存在するプリアンブルパターンのような（４Ｔまたは正弦波である）周期的パターンに、ゲインおよび位相バイアスを含むバイアス注入方法が適用される。バイアス発生回路１２２はたとえば、機能１１８におけるノイズ注入の前または後に、理想的なサンプルに、位相、振幅またはＤＣオフセットバイアスの、１つの最下位ビットを加えるようプログラミングされ得る。その後、組合せ機能１２０において、バイアスされた理想的な擬似サンプルがノイズのある擬似サンプルと組合せられて、経路１２８上に出力を与える。図６Ａは、バイアス発生回路１２２の回路の実現例を示す。例示の実現例において、フリップフロップ１２３は（１つのプリアンブルサイクルは４Ｔであり、各Ｔは１つのサンプルを表わす）データサンプルクロックによってクロック化される。インバータ１２５は出力論理状況（Ｑ）の逆をデータ入力（Ｄ）に送る。フリップフロップ１２３の出力（Ｑ）は、図６Ｂに示されるＣＬＫ２状況をもたらす。フリップフロップ１２７および関連したインバータ１２９によりＣＬＫ４ａ論理状況がもたらされ、インバータ１３１、フリップフロップ１３３およびフィードバックインバータ１３５によりクロックＣＬＫ４ｂがもたらされ、これらはいずれも図６Ｂに示される。図６Ｃに示されるように、経路１２４には、選択され得る８つの（２³）バイアスモードがある。さらにＡ、Ｂ、ＣおよびＤの４つのデータの場合があり、Ａは０，０の連続したサンプルに等しく、Ｂは０，１の連続したサンプルに等しく、Ｃは１，０の連続したサンプルに等しく、Ｄは１，１の連続したサンプルに等しい。バイアスモード値およびデータの場合に従って、オフセット発生回路１２２によってオフセットがもたらされる。たとえば、データの場合Ｄ（データサンプルは１，１に等しい）に関しては、バイアスがゲインエラー、位相エラーおよびオフセットエラーに与えられることが図６Ｄに示される。理想的な擬似サンプルにバイアスを注入するための別の方法は、チャネルＦＩＲフィルタ３６を用いて、特定的なループエラー発生回路に、すなわちディジタルタイミング制御３８、ディジタルゲイン制御４０またはディジタルＤＣオフセット制御４２に進む擬似サンプルに、ゲインまたは位相バイアスを加えることである。このバイアス注入方法はプリアンブルおよびデータに適用可能である。位相バイアスは、結果として生じるフィルタ構造の群遅延が整数のクロック周期とならないようＦＩＲフィルタ係数をプログラミングすることにより導入される。ゲインバイアスは、結果として生じるフィルタ構造のゲインがプリアンブル周波数において１とならないようにＦＩＲフィルタ係数をプログラミングすることにより導入され得る。この代替的な方法は、すべてのＦＩＲフィルタ係数が、たとえばマイクロコントローラ８４によって外部的にプログラミングされ得ることを前提としている。ＦＩＲフィルタおよびバイアス発生回路１２２を用いると、実際には、一度に１つ以上のバイアスタイプを加えることができる。実際に、すべてのバイアスが同時にノイズサンプルに加えられてもよい。また、理想的なサンプルを不均等にし得る値にＦＩＲフィルタ係数を設定すると、誤った等化（mis- egualization）が導入され得る。この方法で検出器を十分に実行することができ、ＦＩＲフィルタの自己適応アルゴリズムもまた十分に実行されるであろう。この発明の原理は、図７を考慮するとさらに理解され、認識されるであろう。図７において、図１および図２の図面において先に確立されているチャネル回路エレメントには同じ参照符号が記されており、これらはさらに詳細に説明しない。図７では、エンコーダ５２およびプリコーダ５４を含む書込経路は、ＦＩＲフィルタ３６、ビタビ検出器４４、ポストコーダ４６およびデコーダ４８を含む読出経路と構成上共通のエレメントを有さないものと仮定する。現在の好ましい設計では、回路の実現における共通性は幾分存在し得る。図７の例は、構成上の共通性を与える設計よりも、より多くのゲートをＩＣに必要とするだろう。図７の例では、既知のデータパターンは、あたかもディスクに書込まれるかのごとくコントローラインターフェイス５０を介して注入される。しかしながら、チップ１９がテストモードにあるため、データはディスクに書込まれず、セレクタ６２を介してテストブロック６０に向けられることとなる。説明したとおり、テストブロック６０はこの向けられた、コーディングされたデータから擬似サンプルのシーケンスを発生し、これらの擬似サンプルはセレクタ６４によって実際のサンプルの代わりに用いられ、その後ＦＩＲフィルタ３６、ビタビ検出器４４、ポストコーダ４６およびデコーダ４８を通過する。コントローラデータインターフェイス５０は既知のディジタルデータパターンの注入に用いられるため、それはデコーダ４８を出る、処理された擬似サンプルには利用できない。このため、付加的なセレクタ１６０が、経路１６４を介してさらなるセレクタ１６２に、デコーダ４８からのディジタル出力を向ける。セレクタ１６２は、テスト値を選択し、たとえば８つのテストピンを含むバス１６６を介して出力するためのものである。セレクタ１６２が利用できる他の経路には、たとえば、ポストコーダ４６の出力からの経路１６８と、品質モニタ１７２の出力からの経路１７０と、制御ループ３８、４０および４２からの経路１７４とがある。品質モニタ回路１７２は、データチャネルを最適化するためにチップ１９内に含まれる。しかしながら、自己テストモード中は、それはチップ機能の監視のために用いられる。たとえば、チャネルの中に入るデータが既知でありかつノイズが既知であり、たとえば４０００個のサンプルといった適切な数のサンプルが蓄積され、これらのサンプルが常に既知の値を有するならば、チャネル処理の結果により、既知の値に対応するサンプルがもたらされるはずである。チップ１９が適切に機能していれば、すべてのゲートおよび機能プロセスはうまくいき、チップ設計に従って適切に動作するだろう。たとえばもし、ディジタルプロセスに注入される１つの既知の値が４９５０であり、チップが一貫して、たとえば４９４９または４９５１を返すのであれば、この反復し得る矛盾はチップ「シグネチャ」となり、これによりチップの誤動作を解明する手掛かりが与えられる。たとえば、ＬＦＳＲによる特定的な論理ブロックの出力の制御およびシンドロームの検索などといった、他の形態のシグネチャ分析が採用されてもよい。図７の例では、ダイバータ回路６２は単一ピン１８０と置換されてもよく、これにより、付加的な外部接続ピンの犠牲の上でのみチップ設計が簡単になる。さらに、設計されているように、チャネルチップ１９はたとえばプリアンブルパターン、その後のアドレスマークパターン、さらにその後のデータパターンなどといった、データパターンの特定的なシーケンスを待機する状態マシンを含む。テストするためには、パターン設計を認識する必要がある。この順序はデータコントローラ７４の動作において絶対的なものである。しかしながら、所望であればコントローラ経路をインターフェイス５０で切断し、内部パターン発生器１８２をテストブロック６０内に実現することもできる。パターン発生器１８２は、たとえばプリアンブル、アドルスマークおよびデータなどのエミュレーションとして、チャネルによって待機されるシーケンスとしての既知のデータパターンの、予め定められたシーケンスを発生し得る。この代替的な実施例では、チャネルチップ１９はハードディスクドライブ回路板内にチップを据えつけることを必要とせずに、または外部コントローラなしで、自己テストを行なうことを要求され得る。チップが回路板上に置かれる前に、それはＡＴＥテスト器具でテストされる。このテスト器具およびテストセットアップはドライブＡＳＩＣおよびマイクロコントローラ機能を容易にエミュレートし得る。このように、この発明は、チップ内に特殊なテスト回路を組込むことにより、ＰＲＭＬチャネルチップのディジタルセクションをテストするための方法を提供することが理解され認められるであろう。テスト回路、たとえばブロック６０は、外部または内部直列ソースからのクラスIV（ＰＲ４）サンプルなどのすべての多項式の、理想的な部分応答サンプルの発生を含む、複数の機能を有する。テスト回路はたとえば、理想的なサンプルにホワイトノイズを加える。テスト回路はまた、サンプルにバイアスを加えて、人工的なＤＣオフセット、位相またはゲインエラーを生成する。バイアスおよびノイズはゲイン、オフセットおよびタイミング制御ループのディジタルセクションを実行するために用いられ、それにより、これまで利用できたものよりもより広い範囲の故障への適用をもたらす。チャネルチップ１９は、データコントローラ７４によって、ディスクへのデータの書込のために通常用いられるピンを通して、データの流れを送ると実行される。データの流れは、パターンをディスク１２上に書込むために用いられるものと全く同じフォーマットである。データはエンコーディングおよびプリコーディングされるが、書込事前補償のためにチップのアナログセクションに送られる代わりに、エンコーディングおよびプリコーディングされた直列データがオンチップテスト回路６０にダイバートされる。その後、直列データの流れが、たとえば１−Ｄ²動作であって、Ｄが単位遅延オペレータを表わすものを用いて、たとえば理想的なＰＲ４サンプルに変換される。エレメント１０８、１１２および１１４を含む内部回路は、この信号に加えられる付加的なホワイトノイズを発生する。ノイズのある信号はオンチップ有限インパルス応答（ＦＩＲ）フィルタ３６の入力に注入され、チャネルチップ１９のアナログセクション２１にあるアナログディジタル変換器２６からのサンプルをバイパスする。ＦＩＲフィルタ３６を通して、すべての可能な入力コードをテストするためには、オプションとして、十分なノイズがあるはずである。その後、サンプルは、チップのディジタルセクションの通常の読出データ経路をたどり、ビタビ検出器４４、ポストコーダ４６およびデコーダ４８を通過する。デコーダ４８の出力は、テスト出力ピンに向けられて、この、向けられたサンプルを外部的に記憶し、かつ期待されたサンプルの値と比較する。ＦＩＲフィルタの出力におけるサンプルもまた、品質モニタ１２２と、ディジタルタイミング３８、ディジタルゲイン４０およびディジタルオフセット４２エラー抽出回路などの制御ループ回路とに送られる。これらの回路の出力はテスト出力ピンにさらに送られるか、またはそれらの最終値がオンチップレジスタに記憶されて、その後直列ポート６７を介してとり出され得る。最終値はチャネルチップの内部でハードコーディング（hard-coded）された期待値と比較されてもよい。不一致によりエラーフラッグが能動化され、これは直列ポート６７を介して外部的に読出される。工場テスト（ＡＰテスト）時には、実際のハードディスクドライブエレクトロニクスの代わりにテストマシンが用いられて、テストブロック６０によって行なわれる搭載テストにコマンドを与え、かつそれを監視する。しかしながら、テストブロック６０が、印刷回路の組立後に活性状態でありテストに依然として利用できるため、ドライブファームウェアはテストブロック６０によってディジタルセクション２１の自己テストをコマンドし、かつメモリ７２またはディスク１２のトラックにテスト結果を記録し得る。もしドライブが故障していれば、ドライブＡＳＩＣ７０からの同期データ検出チャネルをさらに問い合わせ、テストブロック６０によって行なわれたオンチップテストプロセスの結果として、ディジタルシグネチャを確保することが可能である。チャネルチップのディジタルエレメントに欠陥がある場合には、この状況を容易に判断して報告することができる。当業者には、この発明の精神から離れることなく好ましい実施例の前述の説明を考慮すると多くの変更および修正が容易に明らかとなるであろう。この発明の範囲は以下の請求の範囲によってより特定的に示される。ここにおける説明および開示は例示のためのものであり、以下の請求の範囲によってより特定的に示されるこの発明の範囲を制限するものとして解されるべきではない。

Claims

【特許請求の範囲】１．少なくとも１つの入力と、チップ内テストブロックと、ディジタルメモリ経路検出器とを含む、同期的にサンプリングされたデータ検出チャネルのディジタルセクションにチップ内テストを行なうための方法であって、既知のディジタル値のシーケンスを前記入力に注入するステップと、擬似サンプルのシーケンスを発生するステップと、制御された量のディジタルノイズを発生して前記擬似サンプルに加えるステップと、前記擬似サンプルを前記ディジタルメモリ経路検出器に通過させて、検出された擬似サンプルを生成するステップと、前記検出された擬似サンプルを前記既知のディジタル値のシーケンスと比較し、不一致があればそれを決定するステップと、前記不一致があればそれをチップシグネチャとして不一致記憶装置の中に記憶して、その後チップからそれを抽出して分析するステップとを備える、方法。２．前記チャネルが少なくとも１つのディジタルフィルタをさらに含み、前記ディジタルフィルタによって前記擬似サンプルのシーケンスをフィルタリングして、前記チャネルの名目上の応答に整合する予め定められたスペクトル応答に最適化された、フィルタリングされた擬似サンプルにするステップをさらに含む、請求項１に記載の同期的にサンプリングされたデータ検出チャネルのディジタルセクションにチップ内テストを行なうための方法。３．前記チャネルが少なくとも１つのディジタルフィルタをさらに含み、前記ディジタルフィルタの係数を誤って調整するステップと、前記擬似サンプルのシーケンスを前記誤って調整されたディジタルフィルタに通過させ、それにより前記ディジタルメモリ経路検出器のテスト範囲を拡張するステップとをさらに含む、請求項１に記載の同期的にサンプリングされたデータ検出チャネルのディジタルセクションにチップ内テストを行なうための方法。４．少なくとも１つの入力と、チップ内テストブロックと、少なくとも１つのディジタルフィルタと、少なくとも１つの制御ループディジタルエラー発生器と、ディジタルメモリ経路検出器とを含む、同期的にサンプリングされたデータ検出チャネルのディジタルセクションにチップ内テストを行なうための方法であって、既知のディジタル値のシーケンスを前記入力に注入するステップと、前記シーケンスをフィルタリングして、前記チャネルの名目上の応答に整合する予め定められたスペクトル応答に最適化された擬似サンプルにするステップと、制御された量のディジタルノイズを発生し、前記フィルタリングされた擬似サンプルに加えて、ノイズのある擬似サンプルを発生するステップと、予め定められた制御された量のオフセットを前記フィルタリングされた擬似サンプルに加えて、オフセットされた擬似サンプルを生成するステップと、前記ノイズのある擬似サンプルと前記オフセットされた擬似サンプルとを組合せて、ノイズのあるオフセットされた擬似サンプルを生成するステップと、前記ノイズのあるオフセットされた擬似サンプルを前記ディジタルフィルタ、制御ループおよびディジタルメモリ経路検出器に通過させて、検出された擬似サンプルおよび検出された制御ループディジタルエラーを生成するステップと、前記検出された擬似サンプルと前記既知のディジタル値のシーケンスとを比較して、シーケンス不一致があればそれを決定するステップと、前記検出された制御ループディジタルエラーと前記シーケンスから期待されている名目上のディジタルエラーとを比較して、制御ループディジタルエラー不一致があればそれを決定するステップと、前記シーケンス不一致および前記制御ループディジタルエラー不一致があればそれをチップシグネチャとして不一致記憶装置の中に記憶して、後に前記チップの外にそれを抽出して分析するステップとを備える、方法。５．アナログチャネルセクションから入来するサンプルを表わすディジタル擬似サンプルによって、同期的にサンプリングされたデータ検出チャネルチップのディジタルエレメントをテストするためのオンチップ自己テスト回路であって、予め定められたスペクトル応答に従って、理想化されたディジタル擬似サンプルを発生するためのサンプル発生手段と、ディジタルノイズ値を発生するためのディジタルノイズ発生手段と、前記理想化されたディジタル擬似サンプルと前記ディジタルノイズ値とを組合せて、ノイズのある擬似サンプルを生成するための第１の組合せ手段と、前記サンプル発生手段に接続され、予め定められたバイアスを前記理想化されたディジタル擬似サンプルに加えて、バイアスされた擬似サンプルを生成するためのバイアス注入手段と、前記ノイズのある擬似サンプルと前記バイアスされた擬似サンプルとを組合せて、ノイズのあるバイアスされた擬似サンプルを生成および出力するための第２の組合せ手段とを含み、前記チャネルチップのディジタルチャネルおよび制御エレメントをテストする、オンチップ自己テスト回路。６．前記ディジタルノイズ発生手段が、予め定められた第１の原始多項式からディジタルノイズ値を発生するための第１のリニアフィードバックシフトレジスタと、予め定められた第２の原始多項式からディジタルノイズサイン値を発生するための第２のリニアフィードバックシフトレジスタと、前記ディジタルノイズ値を発生するノイズ量に従って、前記ディジタルノイズ値とディジタルサイン値とを組合せるための組合せ論理とを含む、請求項５に記載のオンチップ自己テスト回路。７．前記第１のリニアフィードバックシフトレジスタが、１２ビットの幅を有し、かつ原始多項式ｘ¹²＋ｘ⁶＋ｘ⁴＋ｘ＋１を実現する、請求項６に記載のオンチップ自己テスト回路。８．前記第２のリニアフィードバックシフトレジスタが、３ビットの幅を有し、かつ原始多項式Ｘ³＋Ｘ＋１を実現する、請求項６に記載のオンチップ自己テスト回路。９．前記サンプル発生手段が、予め定められた多項式Ｐ（Ｄ）＝ｈ（０）＋ｈ（１）Ｄ＋ｈ（２）Ｄ²＋... ｈ（ｎ）Ｄ^Nに従ってサンプルを発生し、ここでＤはユニット遅延オペレータである、請求項５に記載のオンチップ自己テスト回路。１０．前記サンプル発生手段が、Ｐ（Ｄ）＝１−Ｄ²に従った、理想化された部分応答のクラスIVスペクトルに従ってサンプルを発生する、請求項９に記載のオンチップ自己テスト回路。１１．前記チャネルが、ディジタルチャネルタイミング制御エレメントを含み、前記バイアス注入手段はタイミング位相バイアスを注入して、前記ディジタルタイミング制御エレメントをテストするためのものである、請求項５に記載のオンチップ自己テスト回路。１２．前記チャネルがディジタルチャネルゲイン制御エレメントを含み、前記バイアス注入手段はゲインバイアスを注入して、前記ディジタルチャネルゲイン制御エレメントをテストするためのものである、請求項５に記載のオンチップ自己テスト回路。１３．前記チャネルがディジタル直流（ＤＣ）オフセット制御エレメントを含み、前記バイアス注入手段はＤＣオフセットバイアスを注入して、前記ディジタルＤＣオフセット制御エレメントをテストするためのものである、請求項５に記載のオンチップ自己テスト回路。