KR19990028273A - 복조기 - Google Patents
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Abstract
복조기에 관한 것으로서, 위상변조신호의 디지탈복조처리를 고속이고 또한 고분해능의 A/D변환기를 사용하지 않고 IC화 및 저렴화에 적합한 간단하고 소규모인 구성이고 또한 고속화 및 고정밀도화도 용이한 구성으로 디지탈화시키기 위해서, 파형정형된 위상변조신호의 논리값을 그 변조신호의 반송파주기에 대해서 정수비관계에 있는 주기를 갖는 클럭신호에 의해 샘플링한 후 소정구간마다 직렬/병렬변환하는 것에 의해 직렬/병렬변환된 디지탈부호열의 논리패턴을 해석하도록 하였다.
이렇게 하는 것에 의해, 디지탈데이타의 복조에 필요한 위상정보를 논리적으로 검출시킬 수 있게 된다는 효과가 얻어진다.
Description
예를 들면, PDC나 PHS 등의 이동체통신기에 있어서는 송신측에서 음성신호를 디지탈데이타로 변환하고, 이 디지탈데이타에 의해 반송파를 변조해서 무선송신하고, 수신측에서는 수신된 변조신호에서 디지탈데이타를 복조하고, 이 디지탈데이타에서 원래의 음성신호를 재생하는 것이 실행된다(예를 들면, 닛케이BP사 간행「닛케이 일렉트로닉스 1994년 9월 12일호(no. 617)」71~96페이지<특집: 경량화와 저가격화를 경쟁하는 휴대전화기의 실장기술>을 참조).
디지탈데이타의 변조방식으로서는 디지탈데이타값을 반송파의 위상변위에 대응시키는 일종의 위상변조(PSK변조)가 널리 이용되고 있다. 예를 들면, QPSK변조에서는 "0", "1", "10", "11"의 4가지의 2진 논리데이타에 대응하는 4가지의 위상시프트(0, π/2, π, 3π/2)가 반송파에 대해 실행된다. 복조측에서는 그 반송파의 위상시프트를 일정구간마다 검출하고, 검출한 위상시프트에 대응한 2진논리데이타를 재생하는 것이 실행된다.
또, 디지탈통신에 있어서 주파수의 유효이용을 위해 반송파의 위상 및 진폭의 양쪽에 정보를 갖게 하는 진폭위상변조방식도 사용되고 있다. 이 진폭위상변조신호를 복조하는 방식으로서는 수신신호에 대해 직교검파한 후, 위상성분식별과 진폭식별을 실행하는 방법이나 위상성분은 직교검파에 의해 식별하고 진폭성분은 포락선검파에 의해 식별하는 방법 등이 있다(일본국 특허공개공보 평성 6-24888호 등).
종래 상술한 바와 같은 위상변조신호의 복조처리에 대해서는 로우패스필터 및 지연검파기 등의 아날로그회로를 사용하고, 또 진폭위상변조신호의 복조처리에 대해서는 직교검파를 위한 로컬발진기나 승산기, 포락선검파기 등의 아날로그회로를 사용해서 실행되고 있었지만, 디지탈회로에 비해 반도체집적회로화 하기 어렵고 프로세스미세화에 의한 칩면적의 저감효과나 성능의 안정성도 뒤떨어지고 있으므로 최근에는 그 아날로그회로의 일부 또는 전부를 디지탈회로로 치환하는 것이 실행되도록 되어 왔다. 디지탈회로로 치환하는 것에 의해 반도체집적회로의 집적도를 향상시킬 수 있고, 이것에 의해 부품점수의 삭감, 장치의 소형화와 경량화, 양산화적성, 성능의 안정성 및 재현성 등이 기대된다.
그러나, 상술한 기술에는 다음과 같은 문제가 있는 것이 본 발명자들에 의해서 명확하게 되었다.
즉, 종래의 디지탈회로에 의한 위상변조기에서는 종래의 아날로그회로의 기능을 그대로 디지탈회로로 치환한 것으로서, 복조처리방식 그 자체는 아날로그회로의 동작을 단지 디지탈적으로 모의한다는 것에 머무르고 있었다. 구체적으로는 입력측에 A/D변환기를 배치하고, 이 A/D변환기에서 디지탈화(양자화)된 위상변조신호를 디지탈화된 로우패스필터 및 디지탈화된 지연검파기 등을 사용해서 처리하는 것이었다. 이와 같이, 아날로그회로에서의 방식을 그대로 디지탈회로로 답습하는 것만의 치환이라도 반도체집적회로의 집적도를 향상시킬 수는 있다.
그러나, 아날로그회로의 동작을 그대로 모의하는 디지탈처리라면 취급할 데이타량이 팽대하게 되고, 또 그 데이타의 처리에 대해서도 공정수가 많아 매우 복잡하게 되어 버린다. 또, 위상변조신호를 디지탈화하기 위해 사용되는 A/D변환기에 대해서는 가능한한 고속이고 또한 고분해능의 것이 필요하게 되지만, 고속이고 또한 고분해능인 A/D변환기는 제조가 매우 곤란하며 매우 고가이다.
이와 같이, 위상복조회로를 디지탈화하는 것은 반도체집적회로의 집적도를 향상시키는 데에 있어서 매우 유용한 것이기는 하지만, 디지탈화에 따른 회로의 대규모화 및 고가화, 데이타량의 많음과 처리의 복잡함에 의한 처리속도의 저하는 아무리해도 피할 수 없었다.
본 발명의 목적은 위상변조신호의 디지탈복조처리를 고속이고 또한 고분해능의 A/D변환기를 사용하지 않고 반도체집적회로화 및 저렴화에 적합한 간단하고 소규모인 구성이고 또한 고속화 및 고정밀도화도 용이한 구성으로 실현할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 진폭위상변조신호의 디지탈복조처리를 직교검파회로나 포락선검파회로 및 고속이고 또한 고분해능인 A/D변환기를 사용하지 않고, 필요최소한의 아날로그회로만을 갖고, 주요부분은 반도체집적회로화에 적합한 디지탈회로로 실현할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본 발명은 복조기 더 나아가서는 위상변조신호의 디지탈복조처리 및 진폭 위상변조신호의 디지탈복조처리에 적용해서 유효한 기술에 관한 것으로서, 예를 들면 PDC(퍼스널 디지탈 셀룰러시스템)이나 PHS(퍼스널 핸디폰 시스템) 등의 이동체통신기 또는 위성통신에 이용해서 유효한 기술에 관한 것이다.
도 1은 본 발명의 기술이 적용된 위상복조기의 제 1 실시예의 주요부를 도시한 블럭도,
도 2는 본 발명의 위상복조기의 제 2 실시예의 주요부를 도시한 블럭도,
도 3은 도 2에 도시한 위상정보검출부의 구체적인 구성예를 도시한 블럭도,
도 4는 도 3에 있어서의 입력신호의 위상과 샘플링위치의 관계를 도시한 타이밍도,
도 5는 입력신호에 대한 샘플링점의 위치를 도시한 타이밍도,
도 6은 입력신호에 대한 시프트레지스터의 출력예를 도시한 도표,
도 7은 본 발명의 위상복조기의 제 3 실시예의 주요부를 도시한 블럭도,
도 8은 도 7에 있어서의 입력신호의 위상과 샘플링위치의 관계를 도시한 타이밍도,
도 9는 입력신호에 대한 샘플링점의 위치를 도시한 타이밍도,
도 10은 입력신호에 대한 시프트레지스터의 출력예를 도시한 도표,
도 11은 도 10에 도시한 비트패턴을 다른 패턴기호로 치환해서 도시한 도표,
도 12는 본 발명의 위상복조기의 제 4 실시예의 주요부를 도시한 블럭도,
도 13은 도 12에 있어서의 입력신호의 위상과 샘플링위치의 관계를 도시한 타이밍도,
도 14는 입력신호에 대한 샘플링점의 위치를 도시한 타이밍도,
도 15는 제 1 구간에서 취득되는 샘플링데이타의 상태를 도시한 도표,
도 16은 제 2 구간에서 취득되는 샘플링데이타의 상태를 도시한 도표,
도 17은 제 1, 제 2 각 구간에서 각각에 취득되는 샘플링데이타를 10진수로 변환해서 도시한 도표,
도 18은 본 발명의 위상복조기의 제 5 실시예의 주요부를 도시한 블럭도,
도 19는 클럭발생회로의 제 1 실시예를 도시한 블럭도,
도 20은 클럭발생회로의 제 2 실시예를 도시한 블럭도,
도 21은 본 발명에 의한 위상복조기의 응용예로서의 이동체통신장치의 구성예를 도시한 블럭도,
도 22는 본 발명의 기술이 적용된 진폭위상복조기의 제 1 실시예의 주요부를 도시한 블럭도,
도 23은 진폭위상변조에 있어서의 신호배치를 도시한 위상도,
도 24는 수신신호와 진폭위상복조기 내부의 신호의 파형예를 도시한 파형도,
도 25는 진폭정보검출부의 실시예를 도시한 블럭도,
도 26은 진폭정보검출부의 변형예를 도시한 블럭도,
도 27은 심볼클럭재생부의 구체적인 구성예를 도시한 블럭도,
도 28은 검출된 위상정보와 심볼클럭재생부의 내부신호 및 출력되는 심볼클럭의 상호관계를 도시한 타이밍도,
도 29는 본 발명의 기술이 적용된 진폭위상복조기의 제 2 실시예의 주요부를 도시한 블럭도,
도 30은 진폭위상복조기의 제 2 실시예에 있어서의 진폭정보검출부의 구성예를 도시한 블럭도,
도 31은 본 발명에 관한 복조기의 다른 응용예로서의 위성통신시스템을 도시한 개략도.
발명의 개시
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 위상변조신호의 복조에 관해서는 2진펄스신호로 파형정형된 위상변조신호의 논리값을 그 변조신호의 반송파주기에 대해서 정수비관계에 있는 주기를 갖는 클럭신호에 의해 주기적으로 샘플링해서 시프트레지스터에 직렬시프트전달 시킴과 동시에 그 시프트레지스터의 각 시프트단에서 상기 위상변조신호의 위상에 관한 정보를 포함한 병렬디지탈부호열을 인출시킨다는 것이다.
상술한 수단에 의하면, 시프트레지스터에서 병렬로 인출되는 디지탈부호열의 논리패턴을 해석하는 것에 의해 디지탈데이타의 복조에 필요한 위상정보를 논리적으로 검출시킬 수 있다. 이것에 의해, 위상변조신호의 디지탈복조처리를 고속이고 또한 고분해능의 A/D변환기를 사용하지 않고 반도체집적회로화 및 저렴화에 적합한 간단하고 또한 소규모인 구성이고 또한 고속화 및 고정밀도화도 용이한 구성으로 디지탈화시킨다는 목적이 달성된다.
또, 진폭위상변조신호의 복조에 관해서는 수신한 진폭위상변조신호를 그 변조파의 신호중심값을 임계값으로 하는 비선형증폭기에 의해 2진펄스화하고, 그 변조신호의 반송파주기에 대해서 정수비관계에 있는 주기를 갖는 클럭신호에 의해 샘플링하는 것에 의해서 위상정보를 검출하는 위상검출기 및 다른 진폭레벨의 중간의 값을 임계값으로 하는 비선형증폭기에 의해 2진펄스화하고, 펄스의 유무에 의해서 진폭정보를 검출하는 진폭검출기를 마련하도록 하였다.
상술한 수단에 의하면, 수신신호를 임계값이 다른 여러개의 비선형증폭기에 의해 신호를 펄스화한 후에는 디지탈회로로 구성되는 위상검출기, 진폭검출기의 출력결과를 합성하는 것에 의해 디지탈데이타를 복조할 수 있다. 이것에 의해 아날로그회로는 비선형증폭기만으로, 주요한 부분은 반도체집적회로에 적합한 디지탈회로에 의해 실현한다는 목적이 달성된다.
발명을 실시하기 위한 최량의 형태
이하, 본 발명의 적합한 실시예를 도면을 참조하면서 설명한다.
또한, 도면에 있어서 동일부호는 동일 또는 상당부분을 도시한 것으로 한다.
도 1은 본 발명의 기술이 적용된 위상복조기의 제 1 실시예를 도시한 것으로서, (1)은 파형정형회로, (2)는 위상정보검출부, (3)은 클럭발생회로, (4)는 부호해석부, (5)는 데이타판정부이다.
파형정형회로(1)은 위상변조신호(PSK신호)를 H(고레벨)과 L(저레벨)의 듀티폭이 일치된 2진펄스신호로 정형한다.
위상정보검출부(2)는 파형정형된 PSK신호A의 논리값을 주기적으로 샘플링하는 것에 의해 직렬부호열을 생성하는 샘플링부(21)과 상기 직렬부호열을 소정구간(소정샘플링회수)마다 소정비트길이의 병렬부호열로 변환하는 직렬/병렬변환부(22)에 의해 PSK신호A에서 위상정보Da를 검출한다. 검출된 위상정보Da는 병렬부호열의 형태로 출력된다.
클럭발생회로(3)은 PSK신호A의 반송파주기(1/fc)에 대해 다른 주기를 갖고, 또한 그 반송파주기(1/fc)에 대해 정수비관계(예를 들면 8 : 9)에 있는 주기를 갖는 클럭신호ψs를 출력한다. 그리고, 이 클럭신호ψs와 동기해서 상기 PSK신호A의 논리값의 샘플링을 실행시킨다.
부호해석부(4)는 위상정보검출부(2)에서 출력되는 위상정보Da의 시계열상에서의 논리패턴변위에 따라서 위상차정보를 논리검출한다. 위상차정보의 검출은 전회검출의 위상정보와 금회검출의 위상정보를 참조해서 실행된다. (41)은 전회검출의 위상정보를 일시적으로 유지하기 위한 버퍼메모리부이다.
데이타판정부(5)는 부호해석부(4)에서 논리검출된 위상차정보Db에 따라서 복조데이타Dc를 생성한다.
도 2는 본 발명의 제 2 실시예의 주요부를 도시한 도면이다.
이 제 2 실시예에서는 도 1에 도시한 위상정보검출부(2)의 주요부를 시프트레지스터(23)으로 구성하고 있다. 이 시프트레지스터(23)은 상술한 샘플링부(21)과 직렬/병렬변환부(22)의 기능을 겸비하는 것으로서, 파형정형된 PSK신호A의 논리값을 샘플링클럭신호ψs와 동기해서 샘플링하고, 이 샘플링한 논리값을 직렬시프트 전달한다. 그리고, 이 시프트레지스터(23)의 시프트단수에 상당하는 샘플링회수마다 즉 시프트레지스터(23)의 시프트단수에 상당하는 회수의 샘플링이 완료할 때마다 각 시프트단에서 인출되는 병렬부호열이 위상정보Da로서 부호해석부(4)에 입력된다.
도 3은 도 2에 도시한 위상정보검출부(2)의 구체적인 구성예를 도시한 도면이다.
동일도면에 도시한 바와 같이, 위상정보검출부(2)의 주요부는 시프트레지스터(23)만으로 구성된다. 동일도면에 도시한 시프트레지스터(23)은 8개의 직렬시프트단(F1~F8)을 갖고, 입력신호의 논리값을 샘플링신호ψs와 동기해서 1비트분씩 샘플링하고, 직렬시프트 전달시킨다. 이 시프트레지스터(23)의 각 시프트단(F1~F8)에서는 8회의 샘플링이 완료할 때마다 병렬부호열로 변환된 위상정보Da(d1~d8)을 인출할 수 있다.
도 4는 도 3에 도시한 구성에 있어서 입력신호의 위상과 샘플링위치의 관계를 도시한 파형도이다.
동일도면에 있어서, a~h까지는 각각 입력신호의 위상형태를 도시한 것으로서, PSK신호인 입력신호는 변조정보에 따라서 a~h중의 어느 하나의 위상형태를 취하는 것으로 한다.
샘플링클럭신호ψs는 입력신호(a~h)의 반송파주기T에 대해서 다른 주기를 갖고 또한 그 반송파주기T에 대해서 8 : 9의 정수비를 이루는 주기(9T/8)로 설정되어 있다. 그리고, 그 클럭신호ψs의 상승에지(도면중에 점선으로 표시한 타이밍)에서 샘플링이 실행되도록 되어 있다.
입력신호에 대한 샘플링점의 위치관계는 입력신호의 반송파주기T와 샘플링클럭신호ψs의 주기(9T/8)가 서로 다름과 동시에 서로 8 : 9의 정수비관계를 이루고 있는 것에 의해 입력신호의 1주기마다 2π/8씩의 위상어긋남이 발생한다. 이 위상어긋남은 샘플링회마다 축적되어 가지만, 그 축적은 입력신호의 8주기인 곳에서 1주기분(16π/8=2π)로 되어 원상태로 되돌아간다. 즉, 클럭신호ψs는 시계열상에서의 버니어눈금(vernier scale)로서 기능한다. 이것에 의해 입력신호의 반송파주기T와 그다지 틀리지 않는 주기(9T/8)의 클럭신호ψs로 즉 그 정도로 높은 주파수의 클럭신호를 사용하지 않아도 입력신호의 1주기를 2π/8로 분해해서 샘플링할 수 있다.
이 경우, 반송파신호는 PSK변조되어 있는 것에 의해 위상변화를 수반하고 있지만, 반송파주파수는 변조주파수보다 충분히 높으므로 PSK변조에 의한 위상변화의 주기는 반송파신호의 주기T보다 충분히 길어진다. 따라서, 적어도 반송파신호의 8주기(8T)정도의 구간에서는 PSK변조에 의한 위상변화의 영향을 거의 무시할 수 있다.
도 5는 입력신호에 대한 샘플링점의 위치를 도시한 도면이다.
동일도면에 도시한 바와 같이, 도 3에 도시한 위상복조기의 경우, 입력신호는 그 8주기(8T)마다 8개의 샘플링점에서 샘플링된다.
도 6은 입력신호의 위상형태에 대한 시프트레지스터의 병렬출력예를 도시한 진리값표이다.
동일도면에 도시한 바와 같이, 위상정보검출부를 이루는 시프트레지스터의 병렬출력은 입력신호의 위상형태(a~h)마다 각각 특정의 비트패턴("1"과 "0"의 조합패턴)을 나타낸다. 따라서, 그 비트패턴의 변위상태를 해석하는 것에 의해 입력신호의 위상이 어느 정도로 변화했는지를 논리적으로 검출할 수 있다. 그리고, 이와 같이 해서 검출되는 위상차정보에 따라서 복조데이타를 생성할 수 있다.
이상과 같이, 2진펄스신호로 파형정형된 위상변조신호의 논리값을 그 변조신호의 반송파주기에 대해서 정수비관계에 있는 주기를 갖는 클럭신호에 의해 주기적으로 샘플링해서 시프트레지스터에 직렬시프트 전달시킴과 동시에 그 시프트레지스터의 각 시프트단에서 상기 위상변조신호의 위상에 관한 정보를 포함한 병렬디지탈부호열을 인출해서 그 논리패턴을 해석하는 것에 의해 디지탈데이타의 복조에 필요한 위상차정보를 얻을 수 있다. 이것에 의해, 위상변조신호의 디지탈복조처리를 고속이고 또한 고분해능의 A/D변환기를 사용하는 일 없이 반도체집적회로화 및 저렴화에 적합한 간단하고 또한 소규모인 구성이고 또한 고속화 및 고집적화도 용이한 구성으로 디지탈시킬 수 있다. 따라서, 반송파주파수가 높은 위상변조신호도 간단하고 또한 효율좋게 복조시킬 수 있다.
도 7은 본 발명의 제 3 실시예의 주요부를 도시한 도면이다.
동일도면에 도시한 위상복조회로는 위상정보검출부(2)의 주요부가 여러개(4개)의 4단시프트레지스터SR1~SR4에 의해 구성되어 있다. 이것과 함께 클럭발생회로(3)은 각 시프트레지스터SR1~SR4에 대해 서로 동일주기로 π/4씩 위상이 다른 다상클럭신호ψ1~ψ4를 분배하는 다상클럭발생회로가 사용되고 있다.
각 시프트레지스터SR1~SR4에는 공통의 입력신호(PSK신호)가 분기되어 입력된다. 각 시프트레지스터SR1~SR4에서는 각각에 4비트씩 계16비트의 병렬부호열(d11~d14, d21~d24, d31~d34, d41~d44)가 인출되도록 되어 있다.
샘플링클럭신호ψ1~ψ4는 서로 동일주기(5T/4)로 π/4씩 위상이 다른 4상클럭신호로서, 제1상클럭ψ1은 제1시프트레지스터SR1에, 제2상클럭ψ2는 제2시프트레지스터SR2에, 제3상클럭ψ3은 제3시프트레지스터SR3에, 제4상클럭ψ4는 제4시프트레지스터SR4에 각각 샘플링 및 시프트클럭으로서 부가된다.
도 8은 도 7에 도시한 구성에 있어서 입력신호의 위상과 샘플링위치의 관계를 도시한 파형도이다.
동일도면에 있어서, a~p까지는 각각 입력신호의 위상형태를 도시한 것으로서, PSK신호인 입력신호는 변조정보에 따라서 a~p중의 어느 하나의 위상형태를 취하는 것으로 한다.
4개의 시프트레지스터SR1~SR4로 분기된 입력신호는 각 시프트레지스터SR1~SR4에 의해 각각에 클럭신호ψ1~ψ4의 상승에서 샘플링되어 직렬시프트 전달된다.
도 9은 입력신호에 대한 샘플링점의 위치를 도시한 도면이다.
동일도면에 도시한 바와 같이, 입력신호는 그의 5주기(5T)마다 4개의 클럭신호ψ1~ψ4에 의해 4회씩 계16회 샘플링된다.
도 10은 입력신호의 위상형태에 대한 시프트레지스터의 병렬출력예를 도시한 진리값표이다.
동일도면에 도시한 바와 같이, 위상정보검출부를 이루는 4개의 시프트레지스터SR1~SR4의 병렬출력데이타(d11~d14, d21~d24, d31~d34, d41~d44)는 입력신호의 위상형태(a~p)마다 각각 특정의 비트패턴("1"과 "0"의 조합패턴)을 나타낸다.
도 11은 도 10에 도시한 비트패턴(1100, 0110, 0011, 1001)을 A, B, C, D의 4개의 패턴기호(A=1100, B=0110, C=0011, D=1001)로 치환해서 도시한 도면이다. 이와 같이, 입력신호의 위상형태(a~p)에 따라서 나타내는 비트패턴의 변위상태를 해석하는 것에 의해 입력신호의 위상이 어느 정도로 변화했는지를 논리적으로 검출할 수 있다.
이상과 같이 해서 도 7~ 도 11에 도시한 실시예에서는 입력신호의 5주기(5T)마다 16의 샘플링점에 의한 위상정보검출을 실행할 수 있다.
도 12는 본 발명의 제 4 실시예의 주요부를 도시한 도면이다.
이 제 4 실시예에서는 우선 입력신호(PSK신호)A를 위상반전하는 인버터(11), 위상반전되기 전의 비반전입력신호A를 1/2분주하는 제 1 분주회로(12) 및 위상반전된 반전입력신호-A를 1/2분주하는 제 2 분주회로(13)이 마련되어 있다.
또, 제 1 분주회로(12)에서 1/2분주된 입력신호B1에 대해 논리값의 샘플링 및 직렬/병렬변환의 처리를 실행하는 제 1 시프트레지스터열(SR11~SR14)와 제 2 분주회로(13)에서 1/2분주된 입력신호B2에 대해 논리값의 샘플링 및 직렬/병렬변환의 처리를 실행하는 제 2 시프트레지스터열(SR21~SR24)가 마련되어 있다.
제 1, 제 2 시프트레지스터열(SR11~SR14), (SR21~SR24)는 각각 2단(F1, F2)의 시프트레지스터를 4개씩 갖는다. 각 열의 시프트레지스터열(SR11~SR14, SR21~SR24)는 각각 클럭발생회로(3)으로부터의 4상클럭ψ1~ψ4에 의해서 샘플링 및 직렬시프트동작을 실행한다.
도 13은 도 12에 도시한 구성에 있어서 입력신호(a1~h1), (a2~h2)의 위상과 샘플링위치의 관계를 도시한 파형도이다.
동일도면에 있어서, B1(a1~h1)은 비반전입력신호A의 1/2분주신호, B2(a2~h2)는 반전입력신호-A의 1/2분주신호이다. 동일도면에 도시한 바와 같이, 입력신호A, -A를 1/2분주해서 얻어지는 신호B1, B2는 H(고레벨)과 L(저레벨)의 듀티폭이 일치되어 있다.
비반전입력신호A의 1/2분주신호B1(a1~h1)는 제 1 시프트레지스터열(SR11~SR14)에 의해, 반전입력신호-A의 1/2분주신호B2(a2~h2)는 제 2 시프트레지스터열(SR21~SR24)에 의해 각각 4상클럭ψ1~ψ4에 의한 샘플링 및 직렬시프트 전달 처리된다.
이 경우, 각 시프트레지스터SR11~SR14, SR21~SR24의 시프트단수는 각각 2단(F1, F2)씩으로 되어 있고 각 시프트레지스터에서 각각에 인출할 수 있는 병렬데이타사이즈는 2비트이다. 이 때문에, 각 시프트레지스터SR11~SR14, SR21~SR24에서 병렬로 인출할 수 있는 비트패턴은 1/2분주신호B1, B2의 반주기에 대한 샘플링데이타만으로 된다. 이것은 1/2분주신호B1, B2의 반주기(T/2)가 1/2분주되기 전의 입력신호A, -A의 1주기(T/2)에 상당하기 때문이다. 즉, 그의 1/2분주신호B1, B2의 반주기(T/2)분의 샘플링데이타는 1/2분주되기 전의 입력신호A, -A의 1주기(T/2)분의 샘플링데이타에 상당한다.
여기서, 각 시프트레지스터SR11~SR14, SR21~SR24의 시프트단수가 각각 2단씩이고 또한 1/2분주신호B1, B2의 주기T와 클럭신호ψ1~ψ4의 주기(5T/4)의 비가 4 : 5의 정수비인 경우, 1/2분주신호B1, B2의 5주기(5T)마다 8개의 샘플링점에 의한 위상정보검출이 실행된다.
이 경우, 상기 5주기(5T)의 전반의 2. 5주기(2. 5T)에서는 1/2분주신호B1, B2의 전반주기에 대한 샘플링데이타가 취득된다. 또, 상기 5주기(5T)의 후반의 2. 5주기(2. 5T)에서는 상기 1/2분주신호B1, B2의 후반주기에 대한 샘플링데이타가 취득된다.
즉, 도 14에 도시한 바와 같이, 1/2분주신호B1, B2의 각 주기는 각각 제 1, 제 2 구간T1, T2로 분할되어 샘플링된다. 그리고, 제 1 구간T1에서는 1/2분주신호B1, B2의 전반주기에서의 샘플링데이타가 취득되고, 제 2 구간T2에서는 1/2분주신호B1, B2의 후반주기에서의 샘플링데이타가 각각에 취득된다.
도 15는 상기 제 1 구간T1에서 각 시프트레지스터SR11~SR14, SR21~SR24에서 취득되는 샘플링데이타의 논리상태를 도시한 도면이다.
도 16은 상기 제 2 구간T2에서 각 시프트레지스터SR11~SR14, SR21~SR24에서 취득되는 샘플링데이타의 논리상태를 도시한 도면이다.
도 17은 제 1 구간T1 및 제 2 구간T2에서 각각에 취득되는 샘플링데이타를 시프트레지스터마다 10진수(3=11, 2=10, 1=01, 0=00)으로 변환해서 도시한 도면이다.
도 17에 도시한 바와 같이, 제 1 구간T1에서 취득되는 샘플링데이타의 논리패턴에 의해 1/2분주신호B1, B2의 전반주기에서의 위상상태를 특정할 수 있다. 마찬가지로 제 2 구간T2에서 취득되는 샘플링데이타의 논리패턴에 의해 1/2분주신호B1, B2의 후반주기에서의 위상상태를 특정할 수 있다.
또, 도 17에 도시한 바와 같이, 제 1 구간T1에서 취득되는 샘플링데이타의 논리패턴과 제 2 구간T2에서 취득되는 샘플링데이타의 논리패턴은 서로 보수관계에 있다. 이것은 상술한 바와 같이, 1/2분주신호B1(a1~h1), B2(a2~h2)의 반주기(T/2)에서의 위상정보에는 1/2분주되기 전의 입력신호A, -A의 1주기에서의 위상정보가 포함되어 있기 때문이다. 따라서, 제 1과 제 2 양구간T1, T2에서 각각에 취득된 샘플링데이타의 논리패턴은 서로 보수관계에 있지만, 실질적으로 등가이다. 따라서, 그 보수관계를 체크하는 것에 의해 샘플링데이타의 에러체크 등을 실행할 수 있다.
도 18은 본 발명의 제 5 실시예의 주요부를 도시한 도면이다.
동일도면에 도시한 실시예는 도 12~ 도 17에 도시한 구성을 확장한 것으로서, 4단8개의 시프트레지스터열을 2열 마련함과 동시에 각 시프트레지스터열(R11~SR18), (SR21~SR28)에 있어서의 샘플링을 8상의 다상클럭신호ψ1~ψ8을 사용해서 실행시키고 있다. 이것에 의해 샘플링점은 32개소로 확장되고, 이것에 따라서 위상정보검출의 분해정밀도도 향상되고 있다.
도 19는 클럭발생회로의 제 1 실시예를 도시한 도면이다.
동일도면에 도시한 클럭발생회로(3)은 단상클럭발생회로로서, 전압제어발진기(VCO)(31), 1/N(N은 2이상의 정수)분주회로(32), 1/M(M은 N과는 다른 2이상의 정수)분주회로(33), 위상비교기(34), 로우패스필터(35)에 의한 PLL(위상제어루프)에 의해 구성된다.
이 경우, 1/N분주회로(32)는 PSK신호의 반송파주파수fc를 1/N분주한다. 마찬가지로, 1/M분주회로(33)은 VCO(31)의 발진주파수fs를 1/M분주한다. 위상비교기(34) 및 로우패스필터(35)는 1/N분주신호(fc/N)와 1/M분주신호(fs/M)의 위상이 일치하도록 VCO(31)의 발진주파수fs를 귀환제어한다. 이것에 의해 그 VCO(31)의 발진출력(fs)에서 fs=Mfc/N의 주파수관계에 있는 클럭신호ψs를 인출할 수 있다.
도 20은 클럭발생회로(3)의 제 2 실시예를 도시한 도면이다.
동일도면에 도시한 클럭발생회로(3)은 다상클럭발생회로로서, 도 19에 도시한 구성에 부가해서 1/k분주회로(36)과 k단 시프트레지스터(37)이 마련되어 있다.
이 클럭발생회로(3)에서는 VCO(31)의 발진주파k·fs(k는 2이상의 정수)를 기본클럭ψs로 하고, 이 기본클럭신호를 1/k분주하고, 1/k분주된 클럭신호(fs)를 k단 시프트레지스터(37)에 의해 상기 기본클럭신호ψs(=k·fs)와 동기해서 직렬시프트 전달시킨다. 이것에 의해, k단 시프트레지스터(37)의 각 시프트단(F1~Fk)에서 서로 위상이 다른 다상클럭신호ψ1~ψk를 병렬로 인출할 수 있다.
도 21은 본 발명에 의한 위상복조기의 응용예를 도시한 도면이다.
동일도면에 도시한 응용예는 퍼스널핸디폰시스템(PHS)와 퍼스널디지탈셀룰러시스템(PDC)의 양 단말기능을 구비한 이동체통신장치로서, (110)은 무선송수신유닛, (111)은 무선안테나, (160)은 통화신호의 부호화 및 복호처리를 실행하는 코덱부, (170)은 마이크로프로세서를 사용해서 구성되는 논리제어유닛, (180)은 조작패널이다.
무선송수신유닛(110)은 분파기(112), 송수신전환스위치(113), 무선수신유닛(120), 상술한 본 발명에 의한 위상복조기(126), 무선송신유닛(130), 위상변조기(131), PLL에 의한 주파수합성회로(141), 시분할다중회로(142), 수신전계강도검출회로(RSSI)(143) 등에 의해서 구성되어 있다.
무선수신유닛(120)은 PHS와 PDC의 2개의 주파수fo, f1에 대응하는 저잡음앰프(121), 목적주파수대fo 또는 f1의 수신신호를 추출하는 RF밴드패스필터(122), 주파수변환(다운컨버터)을 실행하는 혼합기(mixer)(123), 주파수변환에 의해 생성된 중간주파신호를 추출하는 IF밴드패스필터(124) 및 중간주파증폭부, 제 2 주파수변환부, AGC부 등을 포함하는 IF부(125) 등에 의해 구성되어 있다.
무선송신유닛(130)은 IF부(132), IF밴드패스필터(133), 주파수변환(업컨버터)을 실행하는 혼합기(134), RF밴드패스필터(135), PHS와 PDC의 2개의 주파수대fo, f2 및 2종류의 송신출력(저출력/고출력)에 각각 대응하는 고주파출력앰프(136) 등에 의해 구성되어 있다.
주파수합성회로(141)은 온도보상된 고정밀도의 기준주파수신호fx에 따라 수신유닛(120)에 있어서의 주파수변환을 위한 로컬신호fxo/fx1과 송신유닛(130)에 있어서의 주파수변환을 위한 로컬신호fxo/fx2를 PLL합성한다.
여기서, 무선수신유닛(120)과 무선송신유닛(130)은 PHS와 PDC의 2종류의 모드에 대응하도록 수신주파수대와 송신주파수대의 전환설정 및 송신출력레벨의 고저전환을 실행할 수 있도록 구성되어 있다. 분파기(112)는 PDC모드시에 있어서 송신과 수신의 주파수를 달리 해서 동시에 실행하는 경우에 안테나(111)로 부터의 수신신호와 안테나(111)로의 송신신호를 분리하기 위해 사용된다. 송수신전환스위치(113)은 PHS모드시에 있어서 동일주파수로 송신과 수신을 시분할로 실행하는 경우에 안테나(111)을 수신유닛(120)측 또는 송신유닛(130)측으로 고속전환하기 위해 사용된다.
코덱부(160)은 PHS모드에서의 통화신호의 부호/복호처리를 실행하는 ADPCM(Adaptive Differential Pulse Code Modulation)코덱부(152), PDC모드에서의 통화신호의 부호/복호처리를 실행하는 VSELP(Vector Sum Excited Linear Prediction)코덱부(153), 2개의 코덱부(152)와 (153)을 PHS/PDC의 모드에 따라서 전환하는 코덱전환부(151) 등을 포함한다. (154)는 수화신호를 음향재생하는 스피커, (155)는 송화음을 송화신호로 변환하는 마이크로폰이다.
논리제어유닛(170)에는 수신전계강도검출회로(143)의 출력에 따라서 PHS/PDC모드의 전환설정제어를 실행하는 모드전환제어부(171)이 소프트웨어적으로 조립되어 있다. 이 모드전환제어부(171)에서 무선송수신유닛(110)의 송수신주파수대 및 송신출력레벨, 코덱(152), (153)의 선택, 송신신호와 수신신호의 다중화 방식 등을 전환설정하는 것에 의해 회로의 많은 부분을 공유시키면서 PHS단말기능과 PDC단말기능을 전환설정할 수 있다.
상술한 이동체통신기에 있어서 본 발명에 의한 위상복조기(126)은 반도체집적회로화에 적합함과 동시에 그 회로규모도 작게 할 수 있는 것에 의해 기기의 소형화 및 저렴화에 크게 기여할 수 있다. 또, 고속화 및 고정밀도화가 용이한 것에 의해 반송파주파수가 높아도 사용가능하고, 따라서 예를 들면 중간주파신호의 주파수를 높게 취할 수 있고 이것에 의해 수신계통에서의 구성을 간략화시키는 것 등이 가능하게 된다.
도 22는 본 발명의 기술이 적용된 진폭위상복조기의 제 1 실시예를 도시한 도면이다. 도 22에 도시되어 있는 바와 같이, 이 실시예의 진폭위상복조기는 수신신호fc를 위상검파하는 위상검파부(6), 수신신호fc를 진폭검파하는 진폭검파부(7)을 구비하고 있다. 상기 위상검파부(6)은 도 1 이나 도 2에 도시되어 있는 위상복조기에 있어서의 위상검파부와 마찬가지의 구성으로 된다. 도 1 및 도 2에 있어서의 수신신호fc를 2진펄스신호로 정형하는 파형정형회로(1)은 이 실시예에서는 진폭검파부(7)의 구성에 맞게 연산증폭기를 사용한 비선형증폭기로 구성되어 있다. 단, 비선형증폭기 대신에 인버터회로를 사용하고, 그 출력을 저항을 거쳐서 입력단자로 귀환시키도록 구성한 회로를 사용해도 좋다. 비선형증폭기를 사용한 경우, 그의 임계값레벨로서 수신신호fc의 중심전위가 선택되고, 그와 같은 전압을 발생하는 기준전압발생회로(9)가 마련되고, 발생된 전압이 참조전압REF1로서 파형정형회로(1)에 공급된다. 기준전압발생회로(9)는 진폭검파부(7)의 비선형증폭기(10)에 대한 참조전압REF2도 발생한다.
진폭검파부(7)은 수신신호fc를 그의 진폭에 따라서 2진펄스신호로 정형하는 비선형증폭기(10), 2진화된 신호에서 진폭정보를 검출하는 진폭정보검출부(11)로 구성되어 있다. 비선형증폭기(10)에는 수신신호fc를 그의 진폭에 따라서 2진펄스신호로 정형하기 위한 임계값레벨로서 참조전압REF2가 기준전압발생회로(9)에서 공급되고 있다. 또한, 수신신호fc는 송신측과 수신측의 거리 등에 의해서 진폭레벨이 다르거나 또는 통신조건에 의해서 진폭레벨이 변동하는 소위 페이딩(fading)이 발생한다. 그래서, 수신신호마다의 진폭의 편차나 페이딩에 의한 수신평균전력변동의 영향을 없애기 위해 비선형증폭기(10) 앞에 AGC(자동이득제어)회로를 마련하도록 하면 좋다. 또, 이 실시예의 진폭위상복조기에는 위상검파부(6)에서의 처리에 의해서 얻어진 위상차정보에 따라서 1심볼기간에 상당하는 주기를 갖는 심볼클럭C1을 재생하는 심볼클럭재생부(8)이 마련되어 있다.
다음에, 이 실시예의 진폭위상복조기의 동작에 대해서 설명한다.
도 23은 진폭위상복조기에 있어서의 신호배치를 도시한 도면이다. 특히 제한되지 않지만, 수신한 진폭위상변조신호의 위상성분은 미리 차동부호화되고, 반송파를 변조하고 있는 것으로 한다. 위상변조에서는 1심볼로 2비트의 정보를 보내는 것에 대해 진폭위상변조에서는 1심볼로 3비트의 정보를 보낼 수 있다. 도 24에는 수신신호fc와 진폭위상복조기 내부의 신호의 파형예가 도시되어 있다. 비선형증폭기(10)에 있어서의 임계값을 부가하는 참조전압REF2는 도 24에 도시되어 있는 바와 같이, 수신신호fc의 소진폭부분의 정상부에서의 피크레벨과 대진폭부분의 정상부에서의 피크레벨의 중간레벨이 선택된다.
이 실시예에서 수신신호fc는 위상검파부(6) 및 진폭검파부(7)에 각각 공급된다. 위상검파부(6)에서는 비선형증폭기(10)에 의해 수신신호fc의 중심전압(REF1)을 임계값으로 해서 증폭하고, 진폭이 일정한 펄스신호D1로 변환한다. 이것에 의해 펄스신호D1은 위상정보만을 갖는 신호로 된다. 위상정보검출부(2)에서는 그 펄스신호D1에서 위상정보를 검출하여 부호해석부(4)에 공급한다. 부호해석부(4)에서는 1심볼전에 검출한 위상정보와 금회 검출한 위상정보에서 위상차정보Db를 검출하여 데이타판정부(5)에 공급한다.
심볼클럭재생부(8)에는 그 외부에서 기준클럭ψ가 입력되고 있고 이 클럭에 따라서 심볼클럭C1을 재생하지만, 이 때 부호해석부(4)로부터의 위상차정보Db에 따라서 심볼클럭C1을 수신신호fc의 아이패턴의 아이(눈)의 개구가 최대로 되는 포인트에 일치시켜 주는 것에 의해 수신신호와 동기한 심볼클럭C1의 재생을 실행한다.
한편, 진폭검파부(7)에서는 참조전압REF2를 임계값으로 하는 비선형증폭기(10)에 의해 수신신호fc를 증폭하고, 증폭이 일정한 펄스신호Dd로 변환한다. 펄스신호Dd는 수신한 신호의 진폭이 임계값REF2보다 작을 때에는 Low(로우)레벨로 되고, 수신한 신호의 진폭이 임계값REF2보다 클 때에는 High(하이), Low의 반복펄스로 된다. 진폭정보검출부(11)에서는 그 펄스신호Dd에서 진폭정보Df를 검출하여 데이타판정부(5)로 보낸다. 데이타판정부(5)에서는 상기 위상검파부(6)에 의해 검출된 위상정보Db와 진폭검파부(7)에 의해 검출된 진폭정보Df에서 수신데이타를 판정하고 복조데이타Dc를 생성하여 출력한다.
도 25에 진폭정보검출부(11)의 실시예를 도시한다. 진폭정보검출부(11)은 세트/리세트형 플립플롭FF1과 마스터슬레이브형 플립플롭FF2로 구성되는 펄스검출회로(13) 및 클럭발생회로(12)로 이루어진다. 클럭발생회로(12)에서는 상기 심볼클럭재생부(8)에 의해 재생된 수신신호fc와 동기한 심볼클럭C1에 따라 수신신호fc의 1심볼기간Ts의 개시부근에 짧은 펄스를 갖는 리세트신호C2(도 24 참조)를 발생하고, 1심볼기간의 종료부근이고 또한 다음 심볼의 개시를 나타내는 리세트신호C2의 발생전에 짧은 펄스를 갖는 포착클럭(capture clock)C3을 발생한다.
세트/리세트형 플립플롭FF1의 세트입력단자S에는 상기 비선형증폭기(10)으로부터의 펄스신호Dd가, 리세트입력단자R에는 상기 클럭발생회로(12)로부터의 리세트신호C2가 공급된다. 이것에 의해 세트/리세트형 플립플롭FF1은 수신신호fc의 1심볼기간Ts의 개시에 리세트신호C2에 의해서 리세트되고, 출력De는 Low레벨로 된다. 그리고, 수신신호fc의 진폭이 작고 펄스신호Dd가 Low레벨인 경우, 출력신호De는 Low레벨을 유지한다. 이 Low레벨의 출력De는 1심볼기간의 종료부근에 발생되는 포착클럭C3에 의해서 다음단의 마스터슬레이브형 플립플롭FF2에 래치되고, 그의 출력Df는 Low레벨로 된다.
수신신호fc의 진폭이 크게 되고 펄스신호Dd가 High레벨로 되면, 세트/리세트형 플립플롭FF1은 세트되고, 출력신호De는 High레벨로 변화하고, 다음의 리세트신호가 입력될때까지 High레벨을 유지한다. 이 High레벨은 1심볼기간의 종료부근에 발생되는 포착클럭C3에 의해서 다음단의 마스터슬레이브형 플립플롭FF2에 래치되고 FF2의 출력Df는 High레벨로 된다(도 24 참조).
상기 설명 및 도 24에서 명확한 바와 같이, 수신신호fc의 진폭레벨에 따라서 마스터슬레이브형 플립플롭FF2의 출력Df는 심볼주기Ts마다 High레벨 또는 Low레벨을 출력하고, 진폭정보의 검출을 실행할 수 있다. 이와 같이 해서 진폭검파부(7)에 의해 검출된 진폭정보Df는 위상검파부(6)에 의해 검출된 위상차정보Db와 함께 데이타판정부(5)로 전송된다.
데이타판정부(5)에서는 심볼클럭재생부(8)에 의해 재생되는 수신신호와 동기한 심볼클럭C1에 의해 위상차정보Db중의 아이의 최대개구시를 추출한 데이타 및 진폭검파부(7)에 의해 검출된 진폭정보Df에서 수신된 데이타를 판정하고 복조데이타Dc를 형성해서 출력한다. 특히 제한되지 않지만 위상정보에 하위2비트, 진폭정보에 상위1비트의 데이타가 변조되어 있는 것으로 하면, 데이타판정부(5)에서는 추출한 위상정보의 2비트의 상위측에 MSB로서 진폭정보1비트를 부가하는 것에 의해 복조한 데이타Dc를 얻을 수 있다.
또한, 상기 진폭정보검출부(11)의 입력측에는 도 26에 도시한 바와 같이 비선형증폭기(10)으로부터의 출력신호Dd와 위상검파부(6)의 비선형증폭기(10)으로부터의 신호D1과의 논리곱을 취하는 AND게이트회로GT를 마련하도록 해도 좋다. 도 24를 참조하면 명확한 바와 같이, 신호Dd가 High레벨일 때에는 반드시 신호D1도 High레벨로 되므로, 상기와 같은 AND게이트회로를 마련하는 것에 의해서 비선형증폭기(10)의 출력신호Dd에서 노이즈에 의한 펄스를 제거할 수 있다.
다음에, 상기 심볼클럭재생부(8)의 구체적인 구성예 및 그의 동작을 도 27 및 도 28을 사용해서 상세히 설명한다. 도 27에 도시한 바와 같이, 심볼클럭재생부(8)은 외부에서 공급되는 기준클럭ψ를 분주하는 분주회로(81), 분주된 클럭에서 서로 위상이 어긋난 n개의 다상클럭E2-1~E2-n을 형성하는 다상생성회로(82), 위상검파부(6)으로부터의 위상차정보Db에서 위상정보가 변화한 점을 검출해서 변화한 직후에만 High레벨로 되는 펄스신호E1을 생성하는 위상변화점검출회로(83), 이 위상변화점을 나타내는 펄스E1와 상기 n개의 다상클럭E2-1~E2-n을 비교해서 클럭E2-1~E2-n중 그 하강이 펄스E1과 거의 일치하고 있는 클럭을 선택해서 심볼클럭C1로서 출력하는 출력지연/진행회로(84)로 구성되어 있다.
즉, 클럭지연/진행회로(84)는 신호비교기와 셀렉터로 이루어지고 도 28에 C1, C1'로서 나타낸 바와 같이, 현재 출력하고 있는 클럭C1의 하강타이밍이 이상 변화점보다 지연되어 있을 때에는 그것보다 하강타이밍이 빠른 클럭C1'로 변경하고, 현재 출력하고 있는 클럭C1의 하강타이밍이 위상변화점이 보다 빠를 때에는 그것보다 하강타이밍이 늦은 클럭C1'로 변경한다. 이 동작을 반복실행하면, C1의 하강은 위상차정보가 변화하는 점에 집속한다. 즉, C1의 상승을 아이의 최대개구시에 일치시킬 수 있다. 상기 클럭지연/진행회로(84)에 있어서의 위상정보의 변화를 도시한 펄스E1과 다상클럭E2-1~E2-n의 비교는 펄스E1이 다상클럭E2-1~E2-n의 Low레벨의 기간에 있는지 High레벨의 기간에 있는지를 판정해서 실행하면 좋다.
이상, 진폭검파부(7)에 1개의 비선형증폭기(10)을 마련한 경우에 대해서 설명했지만, 각각 다른 임계값을 갖는 비선형증폭기를 3개 이상 사용하고 그들의 출력결과를 조합하는 것에 의해 진폭정보의 정밀도를 향상시키도록 해도 좋다. 또는 변조신호가 3개이상의 진폭레벨로 변경되고 1심볼기간에 여러개의 진폭정보를 갖는 경우에는 진폭레벨수에 따른 여러개의 비선형증폭기를 사용하는 것에 의해 정확한 복조를 실현할 수 있다.
도 29에 진폭위상변조기의 제 2 실시예를 도시한다. 이 실시예는 수신한 진폭위상변조신호의 페이딩에 의한 수신평균전력변동이 AGC회로 등에 의해 보상되어 있지 않은 경우나 변조신호가 3개이상의 진폭레벨로 변조되어 있는 경우에 유효하다.
이 실시예의 복조기는 진폭레벨에 따른 REF2~REFn의 다른 값을 임계값으로 하는 비선형증폭기(10-1)~(10-n)의 진폭검파부(7)에 마련되어 있고, 이들 여러개의 비선형증폭기(10-1)~(10-n)에 의해 수신신호fc가 증폭되어 펄스신호Dd-1~Dd-n으로 변환되고, 진폭정보검출부(31)에 입력되도록 구성되어 있다.
도 30에 본 실시예의 진폭정보검출부(31)의 구체적인 구성예를 도시한다. 진폭정보검출부(31)은 도 25에 도시되어 있는 것과 마찬가지인 클럭발생회로(12) 및 상기 비선형증폭기(10-1)~(10-n)으로부터의 펄스신호Dd-1~Dd-n의 각각을 입력으로 하는 펄스검출회로(13-1)~(13-n), 수신강도판정부(32), 신호선택부(33)으로 이루어진다.
클럭발생회로(12)에서는 심볼클럭재생부(8)에 의해 재생된 수신신호와 동기한 심볼클럭C1에 따라 수신신호fc의 1심볼기간Ts의 개시부근에 리세트신호C2를 발생하고, 1심볼기간의 종료부근이고 또한 다음의 심볼개시를 나타내는 리세트신호C2의 발생전에 포착클럭C3을 발생하고, 펄스검출회로(13-1)~(13-n)에 공급한다.
수신신호fc의 진폭레벨 및 비선형증폭기(10-1)~(10-n)에 공급되고 있는 임계값REF2~REFn에 따라서 펄스검출회로(13-1)~(13-n)의 출력df-1~df-n은 심볼주기마다 High레벨 또는 Low레벨을 출력한다. 상기 출력df-1~df-n은 수신강도판정부(32) 및 신호선택부(셀렉터)(33)에 공급된다. 수신강도판정부(32)에서는 df-1~df-n의 페이딩주기기간의 결과에 따라 수신신호의 강도를 판정하고 df-1~df-n 중의 적절한 임계값레벨로 증폭된 신호를 선택하기 위한 선택신호C4를 출력하고 신호선택부(33)에 공급한다. 구체적으로는 예를 들면 임의의 소정의 감시기간 동안에 계속 하이레벨 또는 로우레벨인 df는 부적절한 신호이고, 하이레벨과 로우레벨의 양쪽을 갖는 df가 적절한 신호라고 판정한다. 신호선택부(33)에서는 상기 선택신호C3에 따라서 펄스검출회로(13-1)~(13-n)의 출력df-1~df-n중에서 지정된 신호를 선택하고 진폭정보Df로서 데이타판정부(5)로 보낸다.
데이타판정부(5)에서는 심볼클럭재생부(8)에 의해 재생되는 수신신호와 동기한 심볼클럭C1에 의해서 위상차정보Db중의 아이의 최대개구시를 추출한 데이타 및 진폭검파부(7)에 의해 검출된 진폭정보Df에서 복조한 데이타Dc를 형성해서 출력한다. 본 실시예에 의하면, AGC회로의 기능도 디지탈적으로 실현할 수 있다.
또, 위상정보와 진폭정보에서 직교좌표로 변환하고 파형등화 등의 처리를 실행한 후, 복조데이타Dc를 형성할 수도 있다.
도 31은 본 발명에 관한 복조기의 다른 응용예를 도시한 도면이다. 동일도면에 도시한 응용예는 위성통신시스템이다. 송신데이타는 압축기(41)에 의해 압축되어 QAM변조기(42)에 의해 변조된 후, 주파수다중화장치(43)에 의해 여러개의 채널의 송신데이타가 다중화되고 안테나(44)에서 인공위성(45)를 향해서 송신된다. 한편, 인공위성(45)에서 발신된 데이타는 안테나(44)에 의해 수신되고, 주파수분리장치(46)에 의해 주파수분리된 후, 복조기(47)에 의해서 복조되고 신장기(48)에 의해 신장되는 것에 의해서 수신데이타로 복원된다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 시프트레지스터로서 BBS(Bucket Brigade Device)지연회로를 사용할 수도 있다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 이동체통신기 또는 위성통신시스템에 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것은 아니고 예를 들면 유선에 의한 데이타통신에도 적용할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것의 효과를 간단히 설명하면 다음과 같다.
즉, 위상변조신호의 디지탈복조처리를 고속이고 또한 고분해능의 A/D변환기를 사용하지 않고 반도체집적회로화 및 저렴화에 적합한 간단하고 소규모의 구성이고 또한 고속화 및 고정밀도화도 용이한 구성으로 실현할 수 있다.
또, 수신한 진폭위상변조신호를 임계값이 다른 여러개의 비선형증폭기에 의해 펄스화한 후에는 위상검출기, 진폭검출기 등 모든 처리기능을 디지탈회로로 구성할 수 있다. 이것에 의해 아날로그회로는 비선형증폭기만으로, 주요부분은 반도체집적회로화 및 프로세스의 미세화에 적합한 디지탈회로에 의해 실현할 수 있고 직교검파 등의 복잡한 처리가 불필요하고 저렴화에 적합한 진폭위상복조기를 얻을 수 있다.
또, 고주파의 반송파신호를 사용하는 시스템에 의해 복조부의 디지탈화를 종래 방식으로 실현하기 위해서는 상기 반송파신호의 주파수보다 더욱 고주파인 샘플링클럭신호를 필요로 하여 소비전력이 크게 되어 버린다. 그러나, 본 발명을 적용하는 것에 의해 고주파의 샘플링클럭신호를 필요로 하지 않고 수신한 변조신호의 위상정보를 검출할 수 있다.
Claims (10)
- 2진펄스신호로 파형정형된 위상변조신호의 논리값을 주기적으로 샘플링하는 것에 의해 직렬부호열을 생성하는 샘플링수단, 상기 직렬부호열을 소정구간마다 소정비트길이의 병렬부호열로 변환하는 직렬/병렬변환수단, 상기 병렬부호열의 시계열상에서의 논리패턴변위에 따라서 위상차정보를 논리검출하는 부호해석수단 및 상기 부호해석수단의 출력에 따라서 복조데이타를 생성하는 데이타판정수단을 구비한 것을 특징으로 하는 위상복조기.
- 제 1 항에 있어서,2진펄스신호로 파형정형된 위상변조신호의 논리값을 소정주기의 샘플링클럭신호와 동기해서 직렬로 시프트전달하는 시프트레지스터를 갖고, 상기 시프트레지스터에 의해서 샘플링수단과 직렬/병렬변환수단을 형성한 것을 특징으로 하는 위상복조기.
- 제 1 항 또는 제 2 항에 있어서,위상변조신호의 반송파주기에 대해서 다른 주기를 갖고, 또한 그 반송파주기에 대해서 정수비관계에 있는 주기를 갖는 클럭신호를 출력하는 클럭발생회로를 갖고, 상기 클럭발생회로에서 출력되는 클럭신호와 동기해서 상기 위상변조신호의 논리값의 샘플링을 실행시키는 것을 특징으로 하는 위상복조기.
- 제 1 항~ 제 3 항 중의 어느 한 항에 있어서,위상변조신호가 공통으로 입력되는 여러개의 시프트레지스터, 각 시프트레지스터에 각각 서로 동일주기로 위상이 다른 클럭신호를 분배하는 다상클럭발생회로 및 각 시프트레지스터에서 각각에 인출되는 병렬부호열의 시계열상에서의 논리패턴변위에 따라서 위상차정보를 논리검출하는 부호해석수단을 구비한 것을 특징으로 하는 위상복조기.
- 제 1 항 ~ 제 4 항 중의 어느 한 항에 있어서,위상변조신호를 1/2로 분주하는 분주회로를 갖고, 이 1/2분주된 위상변조신호에 대해 논리값의 샘플링과 직렬/병렬변환의 처리를 실행시키는 것을 특징으로 하는 위상복조기.
- 수신한 진폭위상변조신호의 위상성분을 검출하는 위상검파부, 수신한 진폭위상변조신호의 진폭성분을 검출하는 진폭검파부, 상기 위상검파부의 출력과 상기 진폭검파부의 출력에서 수신데이타를 판정하는 데이타판정부 및 상기 위상검파부의 출력에서 수신신호와 동기한 심볼클럭을 재생하는 심볼클럭재생부를 구비하고, 상기 진폭검파부가 1개 또는 2개 이상의 다른 임계값을 갖는 비선형증폭기에 의해 2진펄스신호로 파형정형하고 그 펄스신호의 유무를 판별하는 것에 의해서 진폭정보를 검출하도록 구성되어 있는 것을 특징으로 하는 진폭위상복조기.
- 제 6 항에 있어서,상기 위상검파부는 수신신호를 2진펄스신호화하는 비선형증폭기 및 위상정보검출부로 이루어지고, 상기 위상검파부의 비선형증폭기에 의해 2진펄스신호로 파형정형하고 그 펄스신호를 판별하는 것에 의해서 위상정보를 검출하도록 구성되는 것을 특징으로 하는 진폭위상복조기.
- 제 6 항 또는 제 7 항에 있어서,상기 진폭정보검출부가 1개이상의 다른 임계값을 갖는 비선형증폭기의 출력에서 생성되는 펄스신호의 유무를 판별한 여러개의 진폭정보에 수신강도를 판정하는 수신강도판정부 및 수신강도판정부의 판정결과에 따라서 여러개의 진폭정보에서 최적한 진폭정보를 선택하는 신호선택부로 구성되는 것을 특징으로 하는 진폭위상복조기.
- 제 6 항 ~ 제 8 항 중의 어느 한 항에 있어서,심볼클럭재생부에 의해 재생된 재생심볼마다 리세트되는 세트/리세트형 플립플롭에 의해 그의 펄스신호의 유무를 판별하는 것에 의해서 진폭정보를 검출하도록 구성되는 것을 특징으로 하는 진폭위상복조기.
- 제 6 항 ~ 제 9 항 중의 어느 한 항에 있어서,위상검파부는 수신신호를 2진펄스신호화하는 비선형증폭기 및 위상정보검출부로 이루어지고, 상기 위상정보검출부가 청구의 범위 제 1 항 ~ 제 5 항 중의 어느 한항에 의해 구성되는 것을 특징으로 하는 진폭위상복조기.
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