WO1997001908A1 - Demodulateur - Google Patents

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WO1997001908A1
WO1997001908A1 PCT/JP1996/001573 JP9601573W WO9701908A1 WO 1997001908 A1 WO1997001908 A1 WO 1997001908A1 JP 9601573 W JP9601573 W JP 9601573W WO 9701908 A1 WO9701908 A1 WO 9701908A1
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clock
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PCT/JP1996/001573
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Yuko Tamba
Taiji Kondou
Katsuhiro Furukawa
Yukihito Ishihara
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Hitachi, Ltd.
Hitachi Toubu Semiconductor, Ltd.
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a technology effective when applied to a demodulator, a digital demodulation process of a phase modulation signal, and a digital demodulation process of an amplitude / phase modulation signal.
  • the present invention relates to a PDC (personal 'digital' cellular system) (Personal 'handy phone' system) and related technologies that are effective for mobile communication equipment or satellite communication.
  • the transmitting side converts voice signals into digital data, modulates a carrier with this digital data and wirelessly transmits, and the receiving side converts the received modulated signal into digital data.
  • Data is demodulated and the original audio signal is reproduced from this digital data (for example, Nikkei BP, Nikkei Electronics, September 12, 1994 (no. 617)) 71-96.
  • Page ⁇ Special feature Mobile phone mounting technology that competes for weight reduction and cost reduction>).
  • PSK modulation phase modulation
  • phase shifts (0, vertices 2, ⁇ , 3 ⁇ /) corresponding to four kinds of binary logical data of “00”, “01”, “10”, “11,”
  • the demodulation side detects the phase shift of the carrier at fixed intervals and reproduces the binary logic data corresponding to the detected phase shift.
  • an amplitude and phase modulation method is also used in which both the phase and amplitude of a carrier wave have information for effective use of frequency.
  • a method of demodulating this amplitude-phase modulated signal there is a method of performing quadrature detection on the received signal, and then performing phase component identification and amplitude identification.
  • a method of classifying moths by using a method Japanese Patent Laid-Open No. 6-248888.
  • the demodulation process of the phase modulation signal as described above uses analog circuits such as a mouth-pass filter and a delay detector, and the demodulation process of the amplitude / phase modulation signal uses a local oscillator for quadrature detection.
  • analog circuits such as a mouth-pass filter and a delay detector
  • the demodulation process of the amplitude / phase modulation signal uses a local oscillator for quadrature detection.
  • it is more difficult to integrate into a semiconductor integrated circuit and the miniaturization of the process has the effect of reducing the chip area and stabilizing the performance. Due to their inferiority, it has recently become common practice to replace some or all of their analog circuits with digital circuits. Replacing with digital circuits can increase the degree of integration of semiconductor integrated circuits, which is expected to reduce the number of components, reduce the size and weight of equipment, suit mass production, stabilize performance and repeatability, etc. .
  • digitizing a phase demodulation circuit is very useful for increasing the degree of integration of a semiconductor integrated circuit.
  • Another object of the present invention is to provide a digital demodulation process of an amplitude-phase modulated signal using only a minimum necessary analog circuit without using a quadrature detection circuit, an envelope detection circuit, and a high-speed and high-resolution AZD converter.
  • the main part is to provide technology that can be implemented with digital circuits suitable for semiconductor integrated circuits.
  • the logical value of the phase-modulated signal which has been shaped into a binary pulse signal, is periodically changed by a clock signal having a period that is in an integer ratio relationship with the carrier period of the modulated signal.
  • the data is sampled and serially transmitted to the shift register, and a parallel digital code string including information on the phase of the phase modulation signal is extracted from each shift stage of the shift register.
  • the digital demodulation processing of the phase modulation signal can be performed with a simple and small-scale configuration suitable for semiconductor integrated circuits and cost reduction without using a high-speed and high-resolution AZD converter.
  • the goal of digitalization with a configuration that is easy to achieve with high accuracy is achieved.
  • the received amplitude-phase modulated signal is converted into a binary pulse by a non-linear amplifier whose threshold is the signal center value of the modulated wave.
  • a phase detector that detects phase information by sampling with a peak signal having a period that is in an integer ratio with respect to the carrier period of the modulated signal, and a threshold value that is an intermediate value between different amplitude levels.
  • an amplitude detector for detecting amplitude information based on the presence or absence of a pulse.
  • FIG. 1 is a block diagram showing a main part of a first embodiment of a phase demodulator to which the technology of the present invention is applied.
  • FIG. 2, c 3 FIG is a proc view showing a main part of a second embodiment of the phase demodulator of the present invention, Proc showing a specific configuration example of the phase information detection unit shown in FIG. 2 It is a figure.
  • FIG. 4 is a timing chart showing the relationship between the phase of the input signal and the sampling position in FIG.
  • FIG. 5 is a time chart showing the position of the sampling point with respect to the input signal.
  • FIG. 6 is a chart showing an example of the output of the shift register with respect to the input signal.
  • Figure 7 is a c Fig. 8 is a proc diagram showing an essential portion of a third embodiment of the phase demodulator of the present invention, data Imuchiya one showing the relationship between the phase and sampling position of the input signal in FIG. 7 It is.
  • FIG. 9 is a time chart showing the position of the sampling point with respect to the input signal.
  • FIG. 10 is a chart showing an output example of the shift register with respect to the input signal.
  • FIG. 11 is a table showing the bit pattern shown in FIG. 10 replaced with another pattern symbol.
  • FIG. 12 is a block diagram showing a main part of a fourth embodiment of the phase demodulator of the present invention.
  • FIG. 13 is a time chart showing the relationship between the phase of the input signal and the sampling position in FIG.
  • FIG. 14 is a time chart showing the position of the sampling point with respect to the input signal.
  • FIG. 15 is a chart showing states of sampling data acquired in the first section.
  • FIG. 16 is a chart showing states of sampling data acquired in the second section.
  • FIG. 17 is a chart showing converted sampling data obtained in each of the first and second sections into a decimal number.
  • FIG. 18 is a block diagram showing a main part of a fifth embodiment of the phase modulator of the present invention.
  • FIG. 19 is a block diagram showing a first embodiment of the clock generation circuit.
  • FIG. 20 is a block diagram showing a second embodiment of the clock generation circuit.
  • FIG. 21 is a block diagram showing a configuration example of a mobile communication device as an application example of the phase demodulator according to the present invention.
  • FIG. 22 is a block diagram showing a main part of the first embodiment of the amplitude / phase demodulator to which the technique of the present invention is applied.
  • FIG. 23 is a phase diagram showing a signal arrangement in amplitude phase modulation.
  • FIG. 24 is a waveform chart showing waveform examples of a received signal and a signal inside the amplitude / phase demodulator.
  • FIG. 25 is a block diagram showing an embodiment of the amplitude information detecting section.
  • FIG. 26 is a block diagram showing a modified example of the amplitude information detecting unit.
  • FIG. 27 is a block diagram showing a specific configuration example of the symbol clock reproducing unit.
  • FIG. 28 is a time chart showing the interrelationship between the detected phase information, the internal signal of the symbol clock reproducing unit, and the output symbol clock.
  • FIG. 29 is a block diagram showing a main part of a second embodiment of the amplitude / phase demodulator to which the technique of the present invention is applied.
  • FIG. 30 is a block diagram showing a configuration example of an amplitude information detection unit in the second embodiment of the amplitude / phase demodulator.
  • FIG. 31 is a schematic diagram showing a satellite communication system as another application example of the demodulator according to the present invention.
  • FIG. 1 shows a first embodiment of a phase demodulator to which the technology of the present invention is applied, wherein 1 is a waveform shaping circuit, 2 is a phase information detecting section, 3 is a clock generation circuit, and 4 is A code analysis unit 5 is a data determination unit.
  • the waveform shaping circuit 1 shapes the phase modulation signal (PSK signal) into a binary pulse signal having a uniform H (high level) and L (low level) duty width.
  • the phase information detection unit 2 generates a serial code string by periodically sampling the logical value of the PSK signal A whose waveform has been shaped, and a sampling section 21 that converts the serial code string into a predetermined section (a predetermined sampling frequency). ),
  • the phase information Da is detected from the PSK signal A by the serial Z-parallel conversion unit 22 that converts the parallel code string into a parallel code string having a predetermined bit length.
  • the detected phase information Da is output in the form of a parallel code string.
  • the clock generation circuit 3 has a different period with respect to the carrier period (lZfc) of the PSK signal A, and has an integer ratio relationship (for example, 8: 9) with respect to the carrier period (1 / fc). Outputs a clock signal ⁇ s having a period. Then, the logic value of the PSK signal A is sampled in synchronization with the clock signal ⁇ s.
  • the code analysis unit 4 logically detects the phase difference information based on the logical pattern displacement of the phase information Da output from the phase information detection unit 2 in the time series. The phase difference information is detected by referring to the phase information of the previous detection and the phase information of the current detection. 41 is a buffer memory unit for temporarily holding the phase information of the previous detection.
  • the data determination unit 5 is based on the phase difference information Db logically detected by the code analysis unit 4. To generate demodulated data Dc.
  • FIG. 2 shows a main part of a second embodiment of the present invention.
  • the shift register 23 has the functions of the sampling unit 21 and the serial-to-parallel conversion unit 22 described above, and synchronizes the logical value of the waveform-shaped PSK signal A with the sampling clock signal ⁇ s. Sampling is performed and this sampled logical value is serially transmitted. Then, every time the number of samplings corresponding to the number of shift stages of the shift register 23 is completed, that is, each time the number of samplings corresponding to the number of shift stages of the shift register 23 is completed, the parallel code string extracted from each shift stage is generated. The information is input to the code analyzer 4 as phase information Da.
  • FIG. 3 shows a specific configuration example of the phase information detection unit 2 shown in FIG.
  • the main part of the phase information detecting section 2 is composed of only the shift register 23.
  • the shift register 23 shown in the figure has eight serial shift stages (F1 to F8), and samples the logical value of the input signal by one bit in synchronization with the sampling signal ⁇ s, and Shift transmission. Each shift stage of this shift register 23
  • phase information Da (d1 to d8) converted into a parallel code string can be extracted.
  • FIG. 4 is a waveform chart showing the relationship between the phase of the input signal and the sampling position in the configuration shown in FIG.
  • a to h show the phase aspects of the input signal, and the input signal, which is a PSK signal, takes one of the phase aspects a to h according to the modulation information.
  • the sampling clock signal ⁇ s has a different period with respect to the carrier period T of the input signals (a to h), and has a period (9 TZ 8) that forms an integer ratio of 8: 9 with respect to the carrier period T. ) Is set to Then, sampling is performed at the rising edge of the clock signal ⁇ s (at the timing indicated by the broken line in the figure).
  • the clock signal ⁇ s functions as a vernier scale in time series. This allows one cycle of the input signal to be 2 ⁇ with a clock signal ⁇ s having a period (9 ⁇ 8) that is not so different from the carrier period ⁇ ⁇ of the input signal, that is, without using a very high frequency clock signal. No. 8 can be sampled.
  • the carrier signal is accompanied by a phase change due to the PSK modulation, but the carrier frequency is sufficiently higher than the modulation frequency, so that the period of the phase change due to the PSK modulation is sufficiently longer than the period ⁇ ⁇ of the carrier signal. become longer. Therefore, at least in the section of about 8 periods (8 mm) of the carrier signal, the effect of the phase change due to the PSK modulation can be almost ignored.
  • FIG. 5 shows the position of the sampling point with respect to the input signal.
  • the input signal is sampled at eight sampling points every eight periods (8 ⁇ ).
  • FIG. 6 is a truth table showing an example of parallel output of the shift register with respect to the phase aspect of the input signal.
  • the parallel output of the shift register that constitutes the phase information detection unit has a specific bit pattern (combination pattern of “1” and “0”) for each phase aspect (a to h) of the input signal.
  • a specific bit pattern (combination pattern of “1” and “0”) for each phase aspect (a to h) of the input signal.
  • the logical value of the phase-modulated signal is periodically sampled by a clock signal having a period having an integer ratio relationship with the carrier period of the modulated signal.
  • each shift stage of the shift register includes information on the phase of the phase modulation signal.
  • FIG. 7 shows a main part of the third embodiment of the present invention.
  • the main part of the phase information detector 2 is composed of a plurality (four) of four-stage shift registers S R1 to S R4.
  • the clock generation circuit 3 supplies the multi-phase clock generation circuit for distributing the multi-phase clock signals ⁇ /> :! Road is used.
  • a common input signal (PSK signal) is branched and input to each of the shift registers SR1 to SR4. From the shift registers SR1 to SR4, a 4-bit parallel code string (dll to dl4, d21 to d24, d31 to (! 34, d41 to d 44) is to be taken out.
  • the sampling clock signals ⁇ 1 to ⁇ 4 are four-phase clock signals having the same period (5 ⁇ 4) and different phases by ⁇ , 4, and the first phase clock 01 is supplied to the first shift register SR1,
  • the two-phase clock ⁇ 2 is supplied to the second shift register SR2,
  • the third-phase clock ⁇ 3 is supplied to the third shift register SR3,
  • the fourth-phase clock is supplied to the fourth shift register SR4 as a sampling and shift clock.
  • FIG. 8 is a waveform chart showing the relationship between the phase of the input signal and the sampling position in the configuration shown in FIG.
  • a to p show the phase aspects of the input signal, and the input signal, which is the PSK signal, takes one of the phase aspects a to p according to the modulation information.
  • the input signals branched to the four shift registers SR1 to SR4 are The clock signals ⁇ 1 to ⁇ 4 are sampled at the rising edges of the clocks SR1 to SR4, respectively, and transmitted in serial shift.
  • FIG. 9 shows the position of the sampling point with respect to the input signal.
  • the input signal is sampled four times with four clock signals ⁇ 1 to 4 every five periods (5 ⁇ ), for a total of 16 times.
  • FIG. 10 is a truth table showing an example of parallel output of the shift register with respect to the phase aspect of the input signal.
  • the parallel output data (dll to dl4, d21 to d24, d31 to d34, d4l) of the four shift registers SR1 to SR4 forming the phase information detection unit To d44) present a specific bit pattern (combination pattern of "1" and "0") for each phase aspect (a to p) of the input signal.
  • phase information can be detected by 16 sampling points every five periods (5T) of the input signal.
  • FIG. 12 shows a main part of a fourth embodiment of the present invention.
  • an inverter 11 for inverting the phase of the input signal (PSK signal) A and a first frequency divider 1 for dividing the non-inverted input signal A before the phase inversion by 1Z2 2 and a second frequency dividing circuit 13 for dividing the inverted input signal 1 A whose phase has been inverted by 12.
  • a first shift register column that performs a logic value sampling and serial-to-parallel conversion process on the input signal B 1 divided by 12 in the first frequency divider circuit 12
  • SR 1 1 to SR 14 and a second frequency dividing circuit 13 that performs a logical value sampling and a serial / parallel conversion process on the input signal B 2 that has been frequency-divided by 1 Z 2.
  • a shift register row (SR 21 to SR 24) is provided.
  • Each of the first and second shift register strings (SR1 :! to SR14) and (SR21 to SR24) has four 2-stage (Fl, F2) shift registers.
  • the shift registers (SR11 to SR14, SR21 to SR24) of each column perform sampling and serial shift operations in response to the four-phase clocks ⁇ to ⁇ 4 from the clock generation circuit 3, respectively.
  • FIG. 13 is a waveform chart showing the relationship between the phases of the input signals (a1 to! 11) and (a2 to h2) and the sampling positions in the configuration shown in FIG.
  • B l (a 1 to h l) is a 12 frequency-divided signal of the non-inverted input signal A
  • B 2 (a 2 to h 2) is a 1/2 frequency-divided signal of the inverted input signal 1 A.
  • the signals B 1 and B 2 obtained by dividing the input signals A and —A by 12 have the same H (high level) and (low level) duty width.
  • the 1/2 frequency-divided signal B 1 (al to hl) of the non-inverted input signal A is output by the first shift register row (SR 11 1 to SR 14), and the 1/2 frequency-divided signal of the inverted input signal 1 A B 2 (a 2 to h 2) is subjected to sampling and serial shift transmission by the four-phase clocks ⁇ 1 to ⁇ 4 in the second shift register array (SR 21 to SR 24), respectively.
  • each shift register SR11 to SR14 and SR21 to SR24 is 2 (Fl, F2) each, and each shift register can be extracted from each shift register.
  • the possible parallel data size is 2 bits. Therefore, the bit patterns that can be extracted in parallel from each of the shift registers SR11 to SR14 and SR21 to SR24 are the sampling data for the half cycle of the 12-divided signal 81 and B2. Only. This is because it corresponds to one cycle (T / 2) of the input signal A, one A before the 1Z2 frequency division, with the half cycle (T / 2) of the 12 frequency-divided signals Bl and B2. . In other words, the sampling data for the half cycle (TZ2) of the 12 frequency-divided signals Bl and B2 is converted into the sampling data for one cycle (TZ2) of the input signal A and 1A before being frequency-divided by 1Z2. Equivalent to.
  • the period T of the 12 frequency-divided signal 81 and B 2 and the shift T Lock signal If the ratio of the period of ⁇ 1 to 44 (5 ⁇ 4) is an integer ratio of 4: 5, the phase by 8 sampling points for every 5 periods (5 ⁇ ) of 1Z2 divided signal Bl, ⁇ 2 Information detection is performed.
  • each cycle of the 1Z2 frequency-divided signal Bl, ⁇ 2 is sampled after being divided into two sections, the first and second sections Tl, ⁇ 2, respectively. Then, in the first section ⁇ 1, sampling data in the first half period of the 2 frequency-divided signal ⁇ 1, ⁇ 2 is acquired, and in the second section ⁇ 2, the second half of the 1/2 frequency-divided signal ⁇ 1, ⁇ 2 Sampling data in a cycle is acquired for each.
  • FIG. 15 shows the logical state of the sampling data obtained from each of the shift registers SR I1 to SR 14 and SR 21 to SR 24 in the first section # 1.
  • FIG. 16 shows that each shift register SR 11 to SR 14,
  • phase state in the first half cycle of the 1Z2 frequency-divided signals Bl and B2 can be specified by the logical pattern of the sampling data acquired in the first section T1.
  • phase state in the second half cycle of the 1Z2 frequency-divided signals Bl and B2 can be specified by the logical pattern of the sampling data acquired in the second section T2.
  • the logical pattern of the sampling data obtained in the first section T1 and the logical pattern of the sampling data obtained in the second section T2 are complements of each other. In a relationship. As described above, this is obtained by dividing the 1Z2 frequency into the phase information in the half cycle (T / 2) of the 12 frequency-divided signals B1 (al to hl) and B2 (a2 to h2). Input signal A, which contains phase information in one cycle of A Because it is. Therefore, the logical patterns of the sampling data respectively acquired in the first and second sections T 1 and T 2 are complementary to each other, but are substantially equivalent. Therefore, by checking the complement relation, error checking of sampling data can be performed.
  • FIG. 18 shows a main part of a fifth embodiment of the present invention.
  • FIG. 11 is an extension of the configuration shown in FIGS. 12 to 17 and includes two rows of eight shift registers in four stages and each shift register row.
  • FIG. 19 shows a first embodiment of the clock generation circuit.
  • the clock generation circuit 3 shown in the figure is a single-phase clock generation circuit, and includes a voltage-controlled oscillator (VCO) 31 1, 1 / N (N is an integer of 2 or more) and a frequency divider 32, 1 / M ( (M is an integer of 2 or more different from N.) It is composed of a PLL (phase control loop) composed of a divider circuit 33, a phase comparator 34, and a low 'pass' filter 35.
  • VCO voltage-controlled oscillator
  • the 1ZN frequency dividing circuit 32 divides the carrier frequency fc of the PSK signal by 1ZN.
  • the 1 / M frequency dividing circuit 33 divides the oscillation frequency fs of VC031 by 1 ZM.
  • the phase comparator 34 and the low-pass finolators 35 are used to adjust the oscillation frequency fs of the VCO 31 so that the phases of the 1ZN frequency-divided signal (fc / N) and the 1 / M frequency-divided signal (fsZM) match. Feedback control.
  • FIG. 20 shows a second embodiment of the clock generation circuit 3.
  • the clock generation circuit 3 shown in the figure is a multi-phase clock generation circuit, and is provided with a 1 / k frequency dividing circuit 36 and a k-stage shift register 37 in addition to the configuration shown in FIG. .
  • the oscillation frequency k ⁇ fs (where k is an integer of 2 or more) of the VCO 31 is used as the basic clock 0 s, and this basic clock signal is divided by lZk to obtain 1 / k
  • the multi-phase clock signals ⁇ 1 to ⁇ k having different phases can be extracted in parallel from the respective shift stages (F 1 to F k) of the k-stage shift register 37.
  • FIG. 21 shows an application example of the phase demodulator according to the present invention.
  • the application example shown in the figure is a mobile communication device having both terminal functions of a personal 'handyphone' system (PHS) and a personal digital cellular system (PDC).
  • PHS personal 'handyphone' system
  • PDC personal digital cellular system
  • Reference numeral 111 denotes a wireless antenna
  • reference numeral 160 denotes a codec unit for performing encoding and decoding processing of a speech signal
  • reference numeral 170 denotes a logical control unit configured using a micro-port processor
  • reference numeral 180 denotes an operation panel.
  • the radio transmission / reception unit 110 includes a demultiplexer 112, a transmission / reception switching switch 113, a radio reception unit 120, a phase demodulator 126 according to the present invention described above, a radio transmission unit 130, It is composed of a phase modulator 131, a PLL frequency synthesis circuit 141, a time-division multiplexing circuit 144, and a received electric field strength detection circuit (RS SI) 1443.
  • RS SI received electric field strength detection circuit
  • the radio receiver unit 120 is a low-noise amplifier 1 21 corresponding to two frequency bands fo and f1 of PHS and PDC, and an RF bandpass filter 1 for extracting a reception signal of a target frequency band fo or f1.
  • 22 Mixer for frequency conversion (downconverter) 123, IF bandpass filter 124 for extracting intermediate frequency signal generated by frequency conversion, intermediate frequency amplifier, second frequency converter, and AGC unit It is composed of an IF section 125, which includes the above.
  • the wireless transmission unit 130 is composed of an IF section 132, an IF bandpass filter 133, a mixer 134 for performing frequency conversion (up-converter), an RF bandpass filter 135, and a PHS and PDC. It consists of high-frequency output amplifiers 136 corresponding to two frequency bands fo, f2 and two types of transmission outputs (low output Z high output).
  • the frequency synthesizing circuit 14 1, based on a high-precision temperature-compensated reference frequency signal f X, generates a local signal f X oZ f X 1 for frequency conversion at the reception unit 120 and a transmission unit.
  • Local signal f ⁇ o / f for frequency conversion at 1 30 Perform PLL synthesis of x2.
  • the wireless reception unit 120 and the wireless transmission unit 130 are used to switch between the reception frequency band and the transmission frequency band and to adjust the transmission output level in order to support the two modes of PHS and PDC. It is configured so that switching can be performed.
  • the splitter 111 In the PDC mode, in the PDC mode, when transmission and reception are performed simultaneously at different frequencies, the splitter 111 separates a reception signal from the antenna 111 from a transmission signal to the antenna 111. used.
  • the transmission / reception switch 1 13 is used to switch the antenna 111 to the reception unit 120 side or the transmission unit 130 side at high speed when transmitting and receiving at the same frequency in the PHS mode by time division. used.
  • the codec section 160 performs coding / decoding of the speech signal in the PHS mode.
  • P CM Ad aptive Diffrential Pulse Code Modulation Codec part 152, Code of speech signal in PDC mode Codec switching section 1 53 and codec switching section 1 5 for switching between two codecs 1 5 2 and 1 53 according to PHS / PDC mode
  • Reference numeral 154 denotes a speaker that reproduces a reception signal as sound
  • reference numeral 155 denotes a microphone that converts a transmission sound into a transmission signal.
  • the logic control unit 170 incorporates a mode switching controller 171 that performs switching setting control of the PHSZPDC mode based on the output of the reception electric field strength detection circuit 143 in a software manner.
  • the phase demodulator 126 is suitable for use in a semiconductor integrated circuit and has a small circuit size, thereby greatly reducing the size and cost of the device. Can contribute. Further, since high speed and high accuracy are easy, it can be used even at a high carrier frequency, so that, for example, the frequency of the intermediate frequency signal can be set high, and thus the receiving frequency can be increased. For example, it is possible to simplify the configuration of the communication system.
  • FIG. 22 shows a first embodiment of the amplitude / phase demodulator to which the technique of the present invention is applied.
  • the amplitude / phase demodulator of this embodiment includes a phase detector 6 for phase-detecting the received signal fc and an amplitude detector 7 for amplitude-detecting the received signal fc. I have.
  • the phase detector 6 has the same configuration as the phase detector in the phase demodulator shown in FIG. 1 and FIG.
  • the waveform shaping circuit 1 for shaping the reception signal fc into a binary pulse signal in FIGS. 1 and 2 is constituted by a nonlinear amplifier using an operational amplifier in accordance with the configuration of the amplitude detector 7 in this embodiment. It has been.
  • a circuit may be used in which an inverter circuit is used instead of the non-linear amplifier, and the output is fed back to the input terminal via a resistor.
  • a non-linear amplifier When a non-linear amplifier is used, the center potential of the received signal fc is selected as the threshold level, a reference voltage generating circuit 9 for generating such a voltage is provided, and the generated voltage is used as a reference voltage REF 1 And supplied to the waveform shaping circuit 1.
  • the reference voltage generation circuit 9 also generates a reference voltage R EF 2 for the non-linear amplifier 10 of the amplitude detector 7.
  • the amplitude detector 7 includes a non-linear amplifier 10 that shapes the received signal ⁇ c into a binary pulse signal according to the amplitude, and an amplitude information detector 11 that detects amplitude information from the binarized signal. Have been.
  • the reference voltage R E F 2 is supplied from the reference voltage generation circuit 9 to the nonlinear amplifier 10 as a threshold level for shaping the reception signal fc into a binary pulse signal according to its amplitude. Note that the received signal fc varies in amplitude level depending on the distance between the transmitting side and the receiving side, or so-called fading in which the amplitude level varies depending on communication conditions.
  • the amplitude and phase demodulator of this embodiment reproduces a symbol peak C 1 having a cycle corresponding to one symbol period based on the phase difference information obtained by the processing in the phase detector 6.
  • a symbol clock reproducing unit 8 is provided. Next, the operation of the amplitude / phase demodulator of this embodiment will be described.
  • FIG. 23 shows a signal arrangement in amplitude and phase modulation.
  • the phase component of the received amplitude-phase modulated signal is differentially encoded in advance, and the carrier is modulated. It is assumed that In phase modulation, two bits of information can be sent in one symbol, whereas in amplitude and phase modulation, three bits of information can be sent in one symbol.
  • FIG. 24 shows a waveform example of the received signal fc and a signal inside the amplitude / phase demodulator.
  • the reference voltage REF 2 giving the threshold value in the nonlinear amplifier 10 is, as shown in FIG. 24, at the peak level at the steady portion of the small amplitude portion of the received signal fc and at the steady portion of the large amplitude portion. Level intermediate with the peak level is selected.
  • the received signal fc is supplied to the phase detector 6 and the amplitude detector 7, respectively.
  • the nonlinear amplifier 1 amplifies the received signal fc using the center voltage (REF1) of the received signal fc as a threshold, and converts the amplified signal into a pulse signal D1 having a constant amplitude.
  • the pulse signal D1 becomes a signal having only phase information.
  • the phase information detecting section 2 detects phase information from the pulse signal D 1 and supplies it to the code analyzing section 4.
  • the code analysis unit 4 detects phase difference information Db from the phase information detected one symbol before and the phase information detected this time, and supplies it to the data determination unit 5.
  • a reference clock 0 is input to the symbol clock recovery unit 8 from the outside, and the symbol clock C1 is reproduced based on this clock. At this time, the symbol clock C1 is reproduced based on the phase difference information Db from the code analysis unit 4. The symbol clock C1 synchronized with the received signal is reproduced by adjusting the clock C1 to the point where the eye opening of the eye pattern of the received signal fc is maximized.
  • the received signal ⁇ c is amplified by the non-linear amplifier 10 having the reference voltage R EF 2 as a threshold, and converted into a pulse signal D d having a constant amplitude.
  • the pulse signal Dd is set to the Low level
  • the amplitude of the received signal is larger than the threshold REF2
  • the High level and the Low level are set.
  • the amplitude information detector 11 detects the amplitude information D f from the pulse signal D d and sends it to the data determiner 5.
  • the data determination section 5 determines received data from the phase information Db detected by the phase detection section 6 and the amplitude information Df detected by the amplitude detection section 7, and generates and outputs demodulated data Dc.
  • FIG. 25 shows an embodiment of the amplitude information detecting section 11.
  • the amplitude information detection unit 11 includes a pulse detection circuit 13 and a clock generation circuit 12, each including a set / reset type flip-flop FF1 and a master / slave type flip-flop FF2.
  • the clock generation circuit 12 generates a short pulse near the beginning of one symbol period Ts of the reception signal fc based on the symbol clock C1 synchronized with the reception signal fc reproduced by the symbol clock reproduction unit 8.
  • Generates a reset signal C2 (see Fig. 24), and generates an acquisition clock C3 having a short pulse near the end of one symbol period and before generation of a reset signal C2 indicating the start of the next symbol. I do.
  • the set input terminal S of the set / reset flip-flop FF 1 receives the pulse signal D d from the nonlinear amplifier 10 above, and the reset input terminal R the reset signal from the above clock generation circuit 12. C2 is supplied. As a result, the reset flip-flop FF1 is reset by the reset signal C2 at the beginning of the one symbol period Ts of the received signal fc, and the output De is at the Low level. When the amplitude of the received signal fc is small and the pulse signal Dd is at the low level, the output signal De keeps the low level. This low-level output De is latched by the master-slave flip-flop FF2 of the next stage by the capture clock C3 generated near the end of one symbol period, and its output Df is set to the low level.
  • the output D f of the master-slave flip-flop FF 2 changes to the high level or low level every symbol period T s according to the amplitude level of the received signal fc. Output, and amplitude information can be detected.
  • the amplitude information D f detected by the amplitude detection unit 7 in this way is sent to the data determination unit 5 together with the phase difference information D b detected by the phase detection unit 6.
  • the data determination unit 5 extracts the maximum eye opening time in the phase difference information Db by the symbol clock C1 synchronized with the received signal reproduced by the symbol clock reproduction unit 8 and the amplitude detection unit 7.
  • the received data is determined based on the amplitude information D f detected in step, and demodulated data D c is formed and output.
  • phase information Assuming that the lower 2 bits are modulated in the upper bit and the amplitude information is modulated in the upper 1 bit, the data judging unit 5 sets the upper 2 bits of the extracted phase information to 1 bit of the amplitude information as MSB. , Demodulated data D c can be obtained.
  • the input side of the amplitude information detector 11 is configured to output the output signal D d from the nonlinear amplifier 10 and the signal D 1 from the nonlinear amplifier 1 of the phase detector 6.
  • An AND gate circuit GT for taking a logical product may be provided.
  • the signal D d is at the high level
  • the signal D 1 is also at the high level, so by providing the above AND gate circuit, Pulses due to noise can be removed from the output signal Dd of the nonlinear amplifier 10.
  • the symbol clock reproducing unit 8 includes a frequency dividing circuit 81 for dividing the externally supplied reference clock ⁇ , and n multiplying circuits whose phases are shifted from the frequency-divided clock.
  • Phase clock E Phase clock E
  • the multi-phase generation circuit 82 that forms 2 -l to E 2-n and the phase difference information D b from the phase detector 6 detects the point where the phase information has changed, and becomes the High level only immediately after the change.
  • the phase change point detection circuit 83 that generates the pulse signal E 1 is compared with the pulse E 1 indicating the phase change point and the above-mentioned n multi-phase clocks E 2 _ 1 to E 2 -n.
  • a clock delay circuit 84 for selecting a clock whose falling edge substantially coincides with the pulse E1 from -1 to E2-n and outputting it as a symbol clock C1.
  • the clock delay circuit 84 is composed of a signal comparator and a selector, and the falling timing of the currently output clock C1 changes as shown in FIG. 28 as C1, C1 '. If the point is later, change to the clock C l, whose fall timing is earlier, and if the fall timing of the currently output clock C 1 is earlier than the phase change point, The clock is also changed to the clock C 1 ′ with the slower fall timing. When this operation is repeated, the falling edge of C1 converges to the point where the phase difference information changes. That is, the rising of C1 can be made to coincide with the maximum opening of the eye. Indicates the change in the phase information in the clock delay circuit 84 W 97/01908
  • pulse E1 and multiphase clock E2-1 to E2-n are based on whether pulse E1 is in the Low level period of multiphase clock E2-1 to E2-n or High level. It is only necessary to judge whether it is during the period.
  • the modulation signal is modulated to three or more amplitude levels and has multiple amplitude information in one symbol period, accurate demodulation is realized by using multiple nonlinear amplifiers corresponding to the number of amplitude levels. be able to.
  • FIG. 29 shows a second embodiment of the amplitude / phase demodulator. This embodiment is effective when the received average power fluctuation due to fading of the received amplitude and phase modulation signal is not compensated by the AGC circuit or the like, or when the modulation signal is modulated to three or more amplitude levels. It is.
  • non-linear amplifiers 10-1 to 10-n having different threshold values of REF2 to REFn according to the amplitude level are provided in the amplitude detection unit 7.
  • the received signal fc is amplified by the plurality of nonlinear amplifiers 10—1 to 10—n, and the pulse signal D d— :! DD d ⁇ n and input to the amplitude information detection unit 31.
  • FIG. 30 shows a specific configuration example of the amplitude information detection unit 31 of the present embodiment.
  • the torsion width information detecting section 31 includes a clock signal generating circuit 12 similar to that shown in FIG. 25 and a pulse signal D d-1 from the above-described nonlinear amplifier 10-1 to 10-n. DD d-n, and a pulse detection circuit 13 -1 to 13-n, a reception intensity determination unit 32, and a signal selection unit 33.
  • the clock generation circuit 12 generates a reset signal C 2 near the beginning of one symbol period T s of the received signal fc based on the symbol clock C 1 synchronized with the received signal reproduced by the symbol clock reproducing section 8.
  • the capture clock C3 is generated near the end of one symbol period and before the generation of the reset signal C2 indicating the start of the next symbol, and the pulse detection circuit 13-3 :! ⁇ 1 3— n to supply.
  • the output of the pulse detection circuit 13-1 to 13-n df df ::! ⁇ Df — n outputs High or Low level for each symbol period.
  • the outputs df—1 to df—n are supplied to a reception strength judgment unit 32 and a signal / selection unit (selector) 33.
  • the reception strength judgment unit 32 judges the strength of the reception signal from the result of the fading cycle period of df—1 to df—n, and df—1
  • a selection signal C 4 for selecting a signal amplified at an appropriate threshold level among dd f —n is output and supplied to the signal selection unit 33. Specifically, for example, it is determined that df which is at a high level or a low level every predetermined viewing period is an inappropriate signal, and df which has both a high level and a low level is an appropriate signal. .
  • the signal selection unit 33 selects a designated signal from the outputs df—l to df—n of the pulse detection circuits 13—1 to 13—n according to the selection signal C3, and outputs the selected signal as amplitude information D f. Send to 5.
  • the data judging unit 5 extracts the maximum eye opening time in the phase difference information Db by the symbol clock C1 synchronized with the received signal reproduced by the symbol clock reproducing unit 8, and the data is detected by the amplitude detecting unit 7.
  • a demodulated data Dc is formed from the amplitude information Df and output. According to this embodiment, the function of the AGC circuit can also be realized digitally.
  • the demodulated data Dc can be formed after converting the phase information and the amplitude information into rectangular coordinates and performing processing such as waveform equalization.
  • FIG. 31 shows another application example of the demodulator according to the present invention.
  • the application example shown in the figure is a satellite communication system.
  • the transmission data is compressed by a compressor 41 and modulated by a QAM modulator 42.
  • transmission data of a plurality of channels is multiplexed by a frequency multiplexer 43 and transmitted from an antenna 44 to an artificial satellite 45.
  • the data transmitted from the artificial satellite 45 is received by the antenna 44, frequency-separated by the frequency separation device 46, demodulated by the demodulator 47, and decompressed by the decompressor 48, so that the received data is Is restored.
  • a BBS (Bucket Bridge Device) delay circuit can be used as the shift register.
  • the digital demodulation processing of the phase modulation signal can be performed with a simple and small-scale configuration suitable for semiconductor integrated circuits and low cost, without using a high-speed and high-resolution AZD modulator, and at a high speed. Higher precision can be realized with an easy configuration.
  • the received amplitude and phase modulation signal is pulsed by a plurality of nonlinear amplifiers having different threshold values
  • all processing functions such as a phase detector and an amplitude detector can be configured by digital circuits.
  • the analog circuit can be implemented using only nonlinear amplifiers, and the main part can be realized with digital circuits suitable for semiconductor integration and process miniaturization.
  • an amplitude and phase demodulator can be obtained.
  • a sampling clock signal having a higher frequency than the frequency of the carrier signal is required, and power consumption is increased.
  • the phase information of the received modulated signal can be detected without the need for a high-frequency sampling clock signal.

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Description

明 細 書 復調器 技術分野
本発明は、 復調器さらには位相変調信号のデジタル復調処理並びに振幅位相変 調信号のデジタル復調処理に適用して有効な技術に関するものであって、 例えば PDC (パーソナル 'デジタル 'セルラシステム） や PHS (パーソナル 'ハン ディフォン 'システム） などの移動体通信機あるいは衛星通信に利用して有効な 技術に関するものである。 背景技術
たとえば、 P DCや PHSなどの移動体通信機においては、 送信側で音声信号 をデジタルデータに変換し、 このデジタルデータで搬送波を変調して無線送信し、 受信側では受信された変調信号からデジタルデータを復調し、 このデジタルデー タから元の音声信号を再生することが行なわれる （たとえば、 日経 BP社刊行 Γ日経ェレク トロニクス 1994年 9月 12日号 （n o. 617) 」 71〜 9 6ページ <特集：軽量化と低価格化を競う携帯電話機の実装技術〉を参照） 。 デジタル ·データの変調方式としては、 デジタル ·データ値を搬送波の位相変 位に対応させる一種の位相変調 （PSK変調） が多く利用されている。 たとえば、 QPSK変調では、 "00"， "01" , "10"， "1 1，， の 4とおりの 2値 論理データに対応する 4とおりの位相シフト （0， 兀 2， π， 3 π/2, ) が 搬送波に対して行なわれる。 復調側では、 その搬送波の位相シフトを一定区間ご とに検出し、 検出した位相シフトに対応した 2値論理データを再生することが行 なわれる。
また、 デジタル通信において、 周波数の有効利用のため搬送波の位相および振 幅の両方に情報を持たせる振幅位相変調方式も用いられている。 この振幅位相変 調信号を復調する方式としては、 受信信号に対して直交検波後、 位相成分識別と 振幅識別を行なう方法や位相成分は直交検波により識別し振幅成分は包絡線検波 により蛾別する方法等がある （特開平 6— 2 4 8 8 8号等） 。
従来、 上述したような位相変調信号の復調処理については口一 ·パス · フィル タおよび遅延検波器などのアナログ回路を使って、 また振幅位相変調信号の復調 処理については直交検波のためのローカル発振器や乗算器、 包絡線検波器等のァ ナログ回路を使って行なわれていたが、 デジタル回路に比べて半導体集積回路化 しにくく、 プロセス微細化によるチップ面積の低滅効果や性能の安定性も劣って いるため、 最近はそのアナログ回路の一部または全部をデジタル回路に置き換え ることが行なわれるようになってきた。 デジタル回路に置き換えることで半導体 集積回路の集積度を高めることができ、 これにより部品点数の削滅、 装置の小型 化と軽量化、 量産化適性、 性能の安定性および再現性などが期待される。
しかしながら、 上述した技術には、 次のような問題のあることが本発明者らに よってあきらかとされた。
すなわち、 従来のデジタル回路による位相復調器では、 従来のアナログ回路の 機能をそのままデジタル回路に置き換えたものであって、 復調処理方式そのもの はアナログ回路の動作を単にデジタル的に模擬するという域に留まっていた。 具 体的には、 入力側に AZD変換器を置き、 この AZD変換器にてデジタル化 （量 子化） された位相変調信号をデジタル化された口一 · パス · フィルタおよびデジ タル化された遅延検波器などを使って処理するものであった。 このように、 アナ ログ回路での方式をそのままデジタル回路で踏襄するだけの置き換えでも、 半導 体集積回路の集積度を高めることはできる。
し力 し、 アナログ回路の動作をそのまま模擬するデジタル処理だと、 扱うべき データ量が膨大となり、 さらにそのデータの処理についても、 工数が多くて非常 に複雑になってしまう。 また、 位相変調信号をデジタル化するために使用される AZD変換器については、 できるだけ高速かつ高分解能のものが必要となるが、 高速かつ高分解能の AZD変換器は製造が非常に困難であり、 きわめて高コス ト である。
このように、 位相復調回路をデジタル化することは、 半導体集積回路の集積度 を高める上で非常に有用なことではあるが、 デジタル化に伴う回路の大規模化お よび高コス ト化と、 データ量の多さと処理の複雑さによる処理速度の低下は、 ど うしても避けられなかった。
本発明の目的は、 位相変調信号のデジタル復調処理を、 高速かつ高分解能の A
/D変換器を使用することなく、 半導体集積回路化および低コスト化に適した簡 単かつ小規模な構成で、 しかも高速化および高精度化も容易な構成でもって実現 できる技術を提供することにある。
本発明の他の目的は、 振幅位相変調信号のデジタル復調処理を、 直交検波回路 や包絡線検波回路並びに高速かつ高分解能の AZD変換器を使用することなく、 必要最小限のアナログ回路だけを持ち、 主要部分は半導体集積回路化に適したデ ジタル回路で実現できる技術を提供することにある。
本発明の前記ならびにそのほかの目的と特徴は、 本明細書の記述および添付図 面からあきらかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば、 下記のとおりである。
すなわち、 位相変調信号の復調に関しては、 2値パルス信号に波形整形された 位相変調信号の論理値を、 その変調信号の搬送波周期に対して整数比関係にある 周期を有するクロック信号により、 周期的にサンプリングしてシフトレジスタに 直列シフト伝達させるとともに、 そのシフトレジスタの各シフト段から上記位相 変調信号の位相に関する情報を含んだ並列デジタル符号列を取り出させる、 とい うものである。
上述した手段によれば、 シフトレジスタから並列に取り出されるデジタル符号 列の論理パターンを解析することで、 デジタルデータの復調に必要な位相情報を 論理的に検出させることができる。 これにより、 位相変調信号のデジタル復調処 理を、 高速かつ高分解能の AZD変換器を使用することなく、 半導体集積回路化 および低コスト化に適した簡単かつ小規模な構成で、 しかも高速化および高精度 化も容易な構成でもってデジタル化させる、 という目的が達成される。
また、 振幅位相変調信号の復調に関しては、 受信した振幅位相変調信号を、 そ の変調波の信号中心値をしきい値とする非線形増幅器により 2値パルス化し、 そ の変調信号の搬送波周期に対して整数比関係にある周期を有するク口ック信号に よりサンプリングすることによって位相情報を検出する位相検出器と、 異なる振 幅レベルの中間の値をしきい値とする非線形増幅器により 2値パルス化し、 パル スの有無によって振幅情報を検出する振幅検出器とを設けるようにした。
上述した手段によれば、 受信信号をしきい値の異なる複数個の非線形増幅器で 信号をパルス化後はデジタル回路で構成される位相検出器、 振幅検出器の出力結 果を合成することにより、 デジタルデータを復調することができる。 これにより, アナログ回路は非線形増幅器のみで、 主要な部分は半導体集積化に適したデジタ ル回路で実現するという目的が達成される。 図面の簡単な説明
第 1図は、 本発明の技術が適用された位相復調器の第 1の実施例の要部を示す ブロック図である。
第 2図は、 本発明の位相復調器の第 2の実施例の要部を示すプロック図である c 第 3図は、 第 2図に示した位相情報検出部の具体的構成例を示すプロック図で ある。
第 4図は、 第 3図における入力信号の位相とサンプリング位置の関係を示すタ ィムチヤ一トである。
第 5図は、 入力信号に対するサンプリングポイントの位置を示すタイムチヤ一 トである。
第 6図は、 入力信号に対するシフトレジスタの出力例を示す図表である。
第 7図は、 本発明の位相復調器の第 3の実施例の要部を示すプロック図である c 第 8図は、 第 7図における入力信号の位相とサンプリング位置の関係を示すタ ィムチヤ一トである。
第 9図は、 入力信号に対するサンプリングボイントの位匱を示すタイムチヤ一 トである。
第 1 0図は、 入力信号に対するシフトレジスタの出力例を示す図表である。 第 1 1図は、 第 1 0図に示したビットパターンを別のパターン記号に置き換え て示す図表である。 第 1 2図は、 本発明の位相復調器の第 4の実施例の要部を示すブロック図であ る。
第 1 3図は、 第 1 2図における入力信号の位相とサンプリング位置の関係を示 すタイムチャートである。
第 1 4図は、 入力信号に対するサンプリングポイントの位置を示すタイム チヤ一トである。
第 1 5図は、 第 1の区間で取得されるサンプリングデータの状態を示す図表で ある。
第 1 6図は、 第 2の区間で取得されるサンプリングデータの状態を示す図表で ある。
第 1 7図は、 第 1， 第 2の各区間にてそれぞれに取得されるサンプリングデー タを 1 0進数に変換して示す図表である。
第 1 8図は、 本発明の位相変調器の第 5の実施例の要部を示すブロック図であ る。
第 1 9図は、 クロック発生回路の第 1の実施例を示すブロック図である。 第 2 0図は、 クロック発生回路の第 2の実施例の示すプロック図である。 第 2 1図は、 本発明による位相復調器の応用例としての移動体通信装置の構成 例を示すブロック図である。
第 2 2図は、 本発明の技術が適用された振幅位相復調器の第 1の実施例の要部 を示すブロック図である。
第 2 3図は、 振幅位相変調における信号配置を示す位相図である。
第 2 4図は、 受信信号と振幅位相復調器内部の信号の波形例を示す波形図であ る。
第 2 5図は、 振幅情報検出部の実施例を示すプロック図である。
第 2 6図は、 振幅情報検出部の変形例を示すブロック図である。
第 2 7図は、 シンボルクロック再生部の具体的な構成例を示すブロック図であ る。
第 2 8図は、 検出された位相情報とシンボルクロック再生部の内部信号および 出力されるシンボルク口ックの相互関係を示すタイムチヤ一トである。 第 2 9図は、 本発明の技術が適用された振幅位相復調器の第 2の実施例の要部 を示すブロック図である。
第 3 0図は、 振幅位相復調器の第 2の実施例における振幅情報検出部の構成例 を示すプロック図である。
第 3 1図は、 本発明に係る復調器の他の応用例としての衛星通信システムを示 す概略図である。 発明を実施するための最良の形態
以下、 本発明の好適な実施例を図面を参照しながら説明する。
なお、 図において、 同一符号は同一あるいは相当部分を示すものとする。 第 1図は本発明の技術が適用された位相復調器の第 1の実施例を示したもので あって、 1は波形整形回路、 2は位相情報検出部、 3はクロック発生回路、 4は 符号解析部、 5はデータ判定部である。
波形整形回路 1は、 位相変調信号 （P S K信号） を H (高レベル） と L (低レ ベル） のデューティ幅が揃った 2値パルス信号に整形する。
位相情報検出部 2は、 波形整形された P S K信号 Aの論理値を周期的にサンプ リングすることにより直列符号列を生成するサンプリング部 2 1と、 上記直列符 号列を所定区間 （所定サンプリング回数） ごとに所定ビット長の並列符号列に変 換する直列 Z並列変換部 2 2とにより、 P S K信号 Aから位相情報 D aを検出す る。 検出された位相情報 D aは並列符号列の形で出力される。
クロック発生回路 3は、 P S K信号 Aの搬送波周期 （l Z f c ) に対して異な る周期を有し、 かつその搬送波周期 （1 / f c ) に対して整数比関係 （たとえば 8 : 9 ) にある周期を有するクロック信号 ø sを出力する。 そして、 このクロッ ク信号 ø sに同期して上記 P S K信号 Aの論理値のサンプリングを行なわせる。 符号解析部 4は、 位相情報検出部 2から出力される位相情報 D aの時系列上で の論理パターン変位に基づいて位相差情報を論理検出する。 位相差情報の検出は 前回検出の位相情報と今回検出の位相情報を参照して行なわれる。 4 1は前回検 出の位相情報を一時的に保持するためのバッファメモリー部である。
データ判定部 5は、 符号解析部 4にて論理検出された位相差情報 D bに基づい て復調データ D cを生成する。
第 2図は本発明の第 2の実施例の要部を示す。
この第 2の実施例では、 第 1図に示した位相情報検出部 2の主要部をシフトレ ジスタ 2 3で構成してある。 このシフトレジスタ 2 3は、 上述したサンプリング 部 2 1と直列ノ並列変換部 2 2の機能を併せ持つものであって、 波形整形された P S K信号 Aの論理値をサンプリングクロック信号 φ sに同期してサンプリング し、 このサンプリングした論理値を直列シフ ト伝達する。 そして、 そのシフ トレ ジスタ 2 3のシフト段数に相当するサンプリング回数ごとに、 つまりシフトレジ スタ 2 3のシフト段数に相当する回数のサンプリングが完了するごとに、 各シフ ト段から取り出される並列符号列が位相情報 D aとして符号解析部 4に入力され る。
第 3図は、 第 2図に示した位相情報検出部 2の具体的構成例を示す。
同図に示すように、 位相情報検出部 2の主要部はシフトレジスタ 2 3だけで構 成される。 同図に示すシフ トレジスタ 2 3は 8つの直列シフ ト段 （F 1〜F 8 ) を有し、 入力信号の論理値をサンプリング信号 φ sに同期して 1ビッ ト分ずっサ ンプリングし、 直列シフト伝達させる。 このシフトレジスタ 2 3の各シフト段
( F 1〜F 8 ) からは、 8回のサンプリングが完了するごとに、 並列符号列に変 換された位相情報 D a ( d l〜d 8 ) を取り出すことができる。
第 4図は、 第 3図に示した構成において、 入力信号の位相とサンプリング位置 の関係を示す波形チャートである。
同図において、 aから hまではそれぞれ入力信号の位相態様を示したもので あって、 P S K信号である入力信号は変調情報に応じて a〜hのいずれかの位相 態様をとるものとする。
サンプリングクロック信号 Φ sは、 入力信号 （a〜h ) の搬送波周期 Tに対し て異なる周期を有し、 かつその搬送波周期 Tに対して 8 ： 9の整数比をなすよう な周期 （9 TZ 8 ) に設定されている。 そして、 そのクロック信号 φ sの立上り エッジ （図中に破線で示すタイミング） にてサンプリングが行なわれるように なっている。
入力信号に対するサンプリングポイントの位置関係は、 入力信号の搬送波周期 Tとサンプリングクロック信号 0 sの周期 （9 TZ 8 ) とが互いに異なるととも に、 互いに 8 ： 9の整数比関係をなしていることにより、 入力信号の 1周期ごと に 2 8ずつの位置ずれが生じる。 この位置ずれはサンプリング回ごとに蓄積 されて行くが、 その蓄積は入力信号の 8周期したところで 1周期分 （1 6 π / 8 = 2 π ) になって元に戻る。 つまり、 クロック信号 ø sは時系列上でのバーニア 目盛として機能する。 これにより、 入力信号の搬送波周期 Τとそれほど違わない 周期 （9 ΤΖ 8 ) のクロック信号 ø sでもって、 つまりそれほど高い周波数のク 口ック信号を使わずとも、 入力信号の 1周期を 2 πノ 8に分解してサンプリング することができる。
この場合、 搬送波信号は P S K変調されていることにより位相変化を伴ってい るが、 搬送波周波数は変調周波数よりも十分に高いため、 P S K変調による位相 変化の周期は搬送波信号の周期 Τよりも十分に長くなる。 したがって、 少なくと も搬送波信号の 8周期 （8 Τ) 程度の区間では、 P S K変調による位相変化の影 響をほとんど無視することができる。
第 5図は、 入力信号に対するサンプリングポイントの位置を示す。
同図に示すように、 第 3図に示した位相復調器の場合、 入力信号はその 8周期 ( 8 Τ) ごとに、 8つのサンプリングポイントにてサンプリングされる。
第 6図は、 入力信号の位相態様に対するシフトレジスタの並列出力例を示す真 理値表である。
同図に示すように、 位相情報検出部をなすシフ トレジスタの並列出力は、 入力 信号の位相態様 （a〜h ) ごとにそれぞれ特定のビットパターン （" 1 " と" 0 " の組み合せパターン） を呈する。 したがって、 そのビットパターンの変位状 態を解析することにより、 入力信号の位相がどの程度に変化したかを論理的に検 出することができる。 そして、 このようにして検出される位相差情報に基づいて 復調データを生成することができる。
以上のように、 2値パルス信号に波形整形された位相変調信号の論理値を、 そ の変調信号の搬送波周期に対して整数比関係にある周期を有するクロック信号に より周期的にサンプリングしてシフトレジスタに直列シフト伝達させるとともに、 そのシフトレジスタの各シフト段から上記位相変調信号の位相に関する情報を含 んだ並列デジタル符号列を取り出してその論理パターンを解析することで、 デジ タルデータの復調に必要な位相差情報を得ることができる。 これにより、 位相変 調信号のデジタル復調処理を、 高速かつ高分解能の AZD変換器を使用すること なく、 半導体集積回路化および低コスト化に適した簡単かつ小規模な構成で、 し かも高速化および高精度化も容易な構成でもってデジタル化させることができる。 したがって、 搬送波周波数の高い位相変調信号も、 簡単かつ効率良く復調させる ことができる。
第 7囪は本発明の第 3の実施例の要部を示す。
同図に示す位相復調回路は、 位相情報検出部 2の主要部が複数 （4本） の 4段 シフ トレジスタ S R 1 ~S R 4により構成されている。 これとともに、 クロック 発生回路 3は、 各シフ トレジスタ S R 1〜S R4に対し、 互いに同一周期で πΖ 4ずつ位相の異なる多相クロック信号 </>：!〜 φ 4を分配する多相クロック発生回 路が使用されている。
各シフトレジスタ S R 1〜S R 4には共通の入力信号 （P SK信号） が分岐さ れて入力される。 各シフ トレジスタ S R 1〜S R4からは、 それぞれに 4ビット ずつ計 1 6 ビットの並列符号列 （d l l〜d l 4， d 2 1〜d 24， d 3 1〜（！ 34， d 4 1 ~d 44) が取り出されるようになつている。
サンプリングクロック信号 φ 1〜φ 4は互いに同一周期 （5 Τ 4) で π,4 ずつ位相の異なる 4相クロック信号であって、 第 1相クロック 0 1は第 1シフ ト レジスタ S R 1に、 第 2相クロック ø 2は第 2シフ トレジスタ S R 2に、 第 3相 クロック Φ 3は第 3シフトレジスタ S R 3に、 第 4相クロック は第 4シフト レジスタ S R 4に、 それぞれサンプリングおよびシフトクロックとして与えられ る。
第 8図は、 第 7図に示した構成において、 入力信号の位相とサンプリング位置 の関係を示す波形チャートである。
同図において、 aから pまではそれぞれ入力信号の位相態様を示したもので あって、 P S K信号である入力信号は変調情報に応じて a〜pのいずれかの位相 態様をとるものとする。
4つのシフトレジスタ S R 1〜S R 4に分岐された入力信号は、 各シフトレジ スタ SR 1〜SR4にてそれぞれにクロック信号 ø 1〜φ 4の立上りでサンプリ ングされて直列シフト伝達される。
第 9図は、 入力信号に対するサンプリングポイントの位置を示す。
. 同図に示すように、 入力信号はその 5周期 （5Τ) ごとに 4つのクロック信号 φ 1〜 4にて 4回ずつ計 1 6回サンプリングされる。
第 10図は、 入力信号の位相態様に対するシフトレジスタの並列出力例を示す 真理値表である。
同図に示すように、 位相情報検出部をなす 4本のシフトレジスタ SR 1〜SR 4の並列出力データ （d l l〜d l 4， d 2 1〜d 24， d 3 1〜d 34， d 4 l〜d 44) は、 入力信号の位相態様 （a〜p) ごとにそれぞれ特定のビットパ ターン （" 1" と" 0" の組み合せパターン） を呈する。
第 1 1図は、 第 10図に示したビットパターン （1 100， 01 10， 001 1， 1001) を A， B， C, Dの 4つパターン記号 （A= 1 1 00， B = 01 1 0， C = 001 1 , D= 1 001) に置き換えて示す。 このように、 入力信号 の位相態様 （a〜p) に応じて現れるビットパターンの変位状態を解析すること により、 入力信号の位相がどの程度に変化したかを論理的に検出することができ る。
以上のようにして、 第 7図〜第 1 1図に示した実施例では、 入力信号の 5周期 (5T) ごとに 1 6のサンプリングボイントによる位相情報検出を行なうことが できる。
第 1 2図は本発明の第 4の実施例の要部を示す。
この第 4の実施例では、 まず、 入力信号 （PSK信号） Aを位相反転するイン バータ 1 1と、 位相反転される前の非反転入力信号 Aを 1Z2分周する第 1の分 周回路 1 2と、.位相反転された反転入力信号一 Aを 1 2分周する第 2の分周回 路 1 3が設けられている。
また、 第 1の分周回路 1 2にて 1 2分周された入力信号 B 1に対して論理値 のサンプリングおよび直列 並列変換の処理を行なう第 1のシフトレジスタ列
(SR 1 1〜SR 14) と、 第 2の分周回路 1 3にて 1 Z 2分周された入力信号 B 2に対して論理値のサンプリングおよび直列/並列変換の処理を行なう第 2の シフトレジスタ列 （S R 2 1 ~ S R 2 4) が設けられている。
第 1， 第 2のシフ トレジスタ列 （S R 1 ：!〜 S R 1 4) ， （S R 2 1〜S R 2 4) はそれぞれ 2段 （F l， F 2) のシフ トレジスタを 4本ずつを有する。 各列 のシフ トレジスタ （S R 1 1〜S R 1 4， S R 2 1〜S R 2 4) はそれぞれ、 ク ロック発生回路 3からの 4相クロック Φ ί〜 φ 4によってサンプリングおよび直 列シフト動作を行なう。
第 1 3図は、 第 1 2に示した構成において、 入力信号 （a 1〜！ 1 1 ) ， ( a 2 〜h 2) の位相とサンプリング位置の関係を示す波形チヤ一トである。
同図において、 B l ( a l〜h l ) は非反転入力信号 Aの 1 2分周信号、 B 2 (a 2〜h 2) は反転入力信号一 Aの 1ノ 2分周信号である。 同図に示すよう に、 入力信号 A, — Aを 1 2分周して得られる信号 B 1 , B 2は、 H (高レベ ル） と （低レベル） のデューティ幅が揃えられている。
非反転入力信号 Aの 1 2分周信号 B 1 ( a l〜h l ) は第 1のシフ トレジス タ列 （S R 1 1〜S R 1 4) にて、 反転入力信号一 Aの 1ノ 2分周信号 B 2 (a 2〜h 2) は第 2のシフ トレジスタ列 （S R 2 1〜S R 2 4) にて、 それぞれ 4 相クロック ø 1〜φ 4によるサンプリングおよび直列シフト伝達の処理にかけら れる。
この場合、 各シフ トレジスタ S R 1 1〜S R 1 4， S R 2 1〜S R 2 4のシフ ト段数はそれぞれ 2段 （F l , F 2) ずっとなつていて、 各シフ トレジスタから それぞれに取り出すことができる並列データサイズは 2ビッ トである。 このため、 各シフトレジスタ S R 1 1〜S R 1 4， S R 2 1〜S R 2 4から並列に取り出す ことのできるビッ トパターンは、 1 2分周信号8 1， B 2の半周期に対するサ ンプリングデータだけとなる。 これは、 1 2分周信号 B l , B 2の半周期 （T /2) 力 1Z2分周される前の入力信号 A， 一 Aの 1周期 （T/2) に相当す るためである。 つまり、 その 1 2分周信号 B l， B 2の半周期 （TZ2) 分の サンプリングデータは、 1Z2分周される前の入力信号 A， 一 Aの 1周期 （TZ 2) 分のサンプリングデータに相当する。
ここで、 各シフ トレジスタ S R 1 1〜S R 1 4， S R 2 1〜S R 2 4のシフ ト 段数がそれぞれ 2段ずつである一方で、 1 2分周信号8 1， B 2の周期 Tとク ロック信号 ø 1〜φ 4の周期 （5ΤΖ4) の比が 4 ： 5の整数比であった場合、 1Z2分周信号 B l， Β 2の 5周期 （5Τ) ごとに 8個のサンプリングポイント による位相情報検出が行なわれる。
この場合、 上記 5周期 （5Τ) の前半の 2. 5周期 （2. 5 Τ) では、 1/2 分周信号 B l， Β 2の前半周期に対してのサンプリングデータが取得される。 ま た、 上記 5周期 （5Τ) の後半の 2. 5周期 （2. 5 Τ) では、 上記 1Z2分周 信号 Β 1， Β 2の後半周期に対してのサンプリングデータが取得される。
つまり、 第 14図に示すように、 1Z2分周信号 B l, Β 2の各周期はそれぞ れ第 1， 第 2の区間 T l， Τ 2に 2分割されてサンプリングされる。 そして、 第 1の区間 Τ 1では 1 2分周信号 Β 1, Β 2の前半周期でのサンプリングデータ が取得され、 第 2の区間 Τ 2では 1/2分周信号 Β 1， Β 2の後半周期でのサン プリングデータがそれぞれに取得される。
第 1 5図は、 上記第 1の区間 Τ 1にて各シフトレジスタ SR I 1〜SR 14， SR2 1〜SR 24から取得されるサンプリングデータの論理状態を示す。
第 16図は、 上記第 2の区間 T 2にて各シフトレジスタ SR 1 1〜SR 14,
SR21〜SR 24から取得されるサンプリングデータの論理状態を示す。
第 1 7図は、 第 1の区間 T 1および第 2の区間 T 2にてそれぞれに取得される サンプリングデータをシフトレジスタごとに 10進数 （3 = 1 1， 2 = 10, 1 = 01, 0 = 00) に変換して示す。
第 1 7図に示すように、 第 1の区間 T 1にて取得されるサンプリングデータの 論理パターンにより、 1Z2分周信号 B l, B 2の前半周期での位相状態を特定 することができる。 同様に、 第 2の区間 T 2にて取得されるサンプリングデータ の論理パターンにより、 1Z2分周信号 B l， B 2の後半周期での位相状態を特 定することができる。
また、 第 1 7図に示すように、 第 1の区間 T 1にて取得されるサンプリング データの論理パターンと、 第 2の区間 T 2にて取得されるサンプリングデータの 論理パターンとは、 互いに補数関係にある。 これは、 前述したように、 1 2分 周信号 B 1 (a l〜h l) , B 2 (a 2〜h 2) の半周期 （T/2) での位相情 報には、 1Z2分周される前の入力信号 A， 一 Aの 1周期での位相情報が含まれ ているからである。 したがって、 第 1と第 2の両区間 T 1， T 2にてそれぞれに 取得されたサンプリングデータの論理パターンは、 互いに補数関係にあるが、 実 質的に等価である。 したがって、 その補数関係をチェックすることで、 サンプリ ング ·データのエラ一チェック等を行なうことができる。
第 1 8図は本発明の第 5の実施例の要部を示す。
同図に示す実施例は、 第 1 2図〜第 1 7図に示した構成を拡張したものであつ て、 4段 8本のシフ トレジスタ列を 2列設けるとともに、 各シフ トレジスタ列
(S R 1 1〜S R 1 8) ， （S R 2 1〜S R 2 8) におけるサンプリングを 8相 の多相クロック信号 Φ 1〜ø 8を使って行なわせている。 これにより、 サンプリ ングポイントは 3 2ケ所に拡張され、 これに応じて位相情報検出の分解精度も高 められている。
第 1 9図はクロック発生回路の第 1の実施例を示す。
同図に示すクロック発生回路 3は単相クロック発生回路であって、 電圧制御発 振器 （VCO) 3 1、 1 /N (Nは 2以上の整数） 分周回路 3 2、 1 /M (Mは Nと異なる 2以上の整数） 分周回路 3 3、 位相比較器 34、 ロー 'パス 'フィル タ 3 5による P L L (位相制御ループ） により構成される。
この場合、 1 ZN分周回路 3 2は P SK信号の搬送波周波数 f cを 1ZN分周 する。 同様に、 1 /M分周回路 3 3は VC03 1の発振周波数 f sを 1 ZM分周 する。 位相比較器 34およびロー ·パス ' フイノレタ 3 5は、 1ZN分周信 （ f c /N) 号と 1/M分周信号 （f sZM) の位相が一致するように VCO 3 1の発 振周波数 f sをフィードバック制御する。 これにより、 その VC03 1の発振出 力 （ f s) から f s =M f c/Nの周波数関係にあるクロック信号 ø sを取り出 すことができる。
第 20図はクロック発生回路 3の第 2の実施例を示す。
同図に示すクロック発生回路 3は多相クロック発生回路であって、 第 1 9図に 示した構成に加えて、 1 /k分周回路 3 6と k段シフトレジスタ 3 7が設けられ ている。
このクロック発生回路 3では、 VCO 3 1の発振周波 k · f s (kは 2以上の 整数） を基本クロック 0 sとし、 この基本クロック信号を lZk分周し、 1/k 分周されたクロック信号 （ f s) を k段シフトレジスタ 3 7にて上記基本クロッ ク信号 0 s (=k · f s) に同期して直列シフ ト伝達させる。 これにより、 k段 シフトレジスタ 3 7の各シフト段 （F l〜F k) から互いに位相の異なる多相ク 口ック信号 ø 1〜Φ kを並列に取り出すことができる。
第 2 1図は本発明による位相復調器の応用例を示す。
同図に示す応用例は、 パーソナル 'ハンディフォン ' システム （PHS) と パーソナル ·デジタル ·セルラシステム （PDC) の両端末機能を備えた移動体 通信装置であって、 1 1 0は無線送受信ュニット、 1 1 1は無線アンテナ、 1 6 0は通話信号の符号化および復号処理を行うコーデック部、 1 7 0はマイクロブ 口セッサを用いて構成される論理制御ユニット、 1 80は操作パネルである。 無線送受信ュニット 1 1 0は、 分波器 1 1 2、 送受切換スィツチ 1 1 3、 無線 受信ユニッ ト 1 2 0、 上述した本発明による位相復調器 1 2 6、 無線送信ュニッ ト 1 3 0、 位相変調器 1 3 1、 P L Lによる周波数合成回路 1 4 1、 時分割多重 回路 1 4 2、 受信電界強度検出回路 （RS S I ) 1 4 3などによって構成されて いる。
無線受信ユニット 1 2 0は、 PHSと P DCの 2つの周波数帯 f o， f 1に対 応する低雑音アンプ 1 2 1、 目的周波数帯 f oまたは f 1の受信信号を抽出する RFバンドパスフィルタ 1 2 2、 周波数変換 （ダウンコンバーター） を行うミキ サー 1 2 3、 周波数変換により生成された中間周波信号を抽出する I Fバンドパ スフィルタ 1 2 4、 中間周波増幅部および第 2周波数変換部および AGC部など を含む I F部 1 2 5などにより構成されている。
無線送信ユニッ ト 1 3 0は、 I F部 1 3 2、 I Fバンドパスフィルタ 1 3 3、 周波数変換 （アップコンバーター） を行うミキサー 1 3 4、 R Fバンドパスファ ィルタ 1 3 5、 PHSと PD Cの 2つの周波数帯 f o, f 2および 2種類の送信 出力 （低出力 Z高出力） にそれぞれ対応する高周波出力アンプ 1 36などにより 構成されている。
周波数合成回路 1 4 1は、 温度補償された高精度の基準周波数信号 f Xに基づ き、 受信ュニッ ト 1 2 0における周波数変換のためのローカル信号 f X oZ f X 1と、 送信ユニッ ト 1 30における周波数変換のためのローカル信号 f χ o/ f x 2を P L L合成する。
ここで、 無線受信ュニット 1 20と無線送信ュニット 1 30は、 PHSと PD Cの 2種類のモ一ドに対応すべく、 受信周波数帯と送信周波数帯の切換設定およ び送信出力レベルの高低切換えが行えるように構成されている。 分波器 1 1 2は、 PDCモード時において、 送信と受信を周波数を違えて同時に行う場合に、 アン テナ 1 1 1からの受信信号とアンテナ 1 1 1への送信信号とを分離するために使 用される。 送受切換スィッチ 1 1 3は、 PHSモード時において、 同一周波数で 送信と受信を時分割で行う場合に、 アンテナ 1 1 1を受信ュニット 1 20側また は送信ュニット 1 30側に高速切換するために使用される。
コ一デック部 1 60は、 PHSモードでの通話信号の符 .復号処理を行う AD
P CM (Ad a p t i v e D i f f r e n t i a l P u l s e C o d e Mo d u l a t i o n) コ一デック部 1 52と、 P D Cモ一ドでの通話信号の符 •復号処理を行う V S E L P (V e c t o r S um E x c i t e d L i n e a r P r e d i c t i o n) コーデック部 1 53と、 2つのコ一デック 1 5 2と 1 53を PHS/PDCのモードに応じて切り換えるコーデック切換部 1 5
1などを含む。 1 54は受話信号を音響再生するスピーカ、 1 55は送話音を送 話信号に変換するマイクロホンである。
論理制御ュニット 1 70には、 受信電界強度検出回路 143の出力に基づいて PHSZPDCモ一ドの切換設定制御を行うモ一ド切換制御部 1 7 1がソフ ト ウェア的に組込まれている。 このモード切換制御部 1 7 1にて、 無線送受信ュ ニッ ト 1 1 0の送受信周波数帯および送信出力レベル、 コ一デック 1 52, 1 5 3の選択、 送信信号と受信信号の多重化方式などを切換設定することにより、 回 路の多くの部分を共有させながら、 PHS端末機能と P DC端末機能を切換設定 することができる。
上述した移動体通信機において、 本発明による位相復調器 1 26は、 半導体集 積回路化に適しているとともに、 その回路規模も小さくて済むことにより、 機器 の小型化および低コス ト化に大いに寄与することができる。 また、 高速化および 高精度化が容易であることにより、 搬送波周波数が高くても使用可能であり、 し たがって、 たとえば中間周波信号の周波数を高く取ることができ、 これにより受 信系統での構成を簡略化させることなどが可能となる。
第 2 2図は本発明の技術が適用された振幅位相復調器の第 1の実施例を示した ものである。 第 2 2図に示されているように、 この実施例の振幅位相復調器は、 受信信号 f cを位相検波する位相検波部 6と、 受信信号 f cを振幅検波する振幅 検波部 7とを備えている。 上記位相検波部 6は、 第 1図や第 2図に示されている 位相復調器における位相検波部と同様の構成とされる。 第 1図および第 2図にお ける受信信号 f cを 2値パルス信号に整形する波形整形回路 1は、 この実施例で は振幅検波部 7の構成に合わせて演算増幅器を用いた非線形増幅器で構成されて いる。 ただし、 非線形増幅器の代わりにインバータ回路を用い、 その出力を抵抗 を介して入力端子に帰還させるように構成した回路を用いても良い。 非線形増幅 器を用いた場合、 そのしきい値レベルとして受信信号 f cの中心電位が選択され、 そのような電圧を発生する基準電圧発生回路 9が設けられ、 発生された電圧が参 照電圧 R E F 1として波形整形回路 1に供給される。 基準電圧発生回路 9は、 振 幅検波部 7の非線形増幅器 1 0に対する参照電圧 R E F 2も発生する。
振幅検波部 7は、 受信信号 ί cをその振幅に応じて 2値パルス信号に整形する 非線形増幅器 1 0と、 2値化された信号から振幅情報を検出する振幅情報検出部 1 1とから構成されている。 非線形増幅器 1 0には、 受信信号 f cをその振幅に 応じて 2値パルス信号に整形するためのしきい値レベルとして、 参照電圧 R E F 2が基準電圧発生回路 9から供給されている。 なお、 受信信号 f cは送信側と受 信側との距離等によって振幅レベルが異なったり、 通信条件によって振幅レベル が変動するいわゆるフェージングが発生する。 そこで、 受信信号毎の振幅のばら つきやフェージング等による受信平均電力変動の影響をなくすため、 非線形増幅 器 1 0の前に A G C (ォ一ト 'ゲイン ' コントロール） 回路を設けるようにする と良い。 さらに、 この実施例の振幅位相復調器には、 位相検波部 6での処理に よって得られた位相差情報に基づいて 1シンボル期間に相当する周期を有するシ ンボルク口ック C 1を再生するシンボルクロック再生部 8が設けられている。 次に、 この実施例の振幅位相復調器の動作について説明する。
第 2 3図は振幅位相変調における信号配置を示す。 特に制限されないが、 受信 した振幅位相変調信号の位相成分はあらかじめ差動符号化され、 搬送波を変調し ているものとする。 位相変調では 1シンボルで 2ビットの情報を送るのに対し、 振幅位相変調では 1シンボルで 3ビットの情報を送ることができる。 第 2 4図に は、 受信信号 f cと振幅位相復調器内部の信号の波形例が示されている。 非線形 増幅器 1 0におけるしきい値を与える参照電圧 R E F 2は、 第 2 4図に示されて いるように、 受信信号 f cの小振幅部分の定常部でのピークレベルと大振幅部分 の定常部でのピークレベルとの中間のレベルが選択される。
この実施例では、 受信信号 f cは位相検波部 6および振幅検波部 7にそれぞれ 供給される。 位相検波部 6では、 非線形増幅器 1により受信信号 f cの中心電圧 ( R E F 1 ) をしきい値として増幅し、 振幅一定のパルス信号 D 1に変換する。 これによつてパルス信号 D 1は位相情報だけをもつ信号となる。 位相情報検出部 2では、 そのパルス信号 D 1から位相情報を検出し、 符号解析部 4に供給する。 符号解析部 4では、 1シンボル前に検出した位相情報と今回検出した位相情報と から位相差情報 D bを検出し、 データ判定部 5へ供給する。
シンボルクロック再生部 8には外部から基準クロック 0が入力されており、 こ のクロックに基づいてシンボルクロック C 1を再生するが、 このとき符号解析部 4からの位相差情報 D bに基づいてシンボルクロック C 1を受信信号 f cのアイ パターンのアイ （目） の開口が最大になるポイントにあわせてやることにより、 受信信号に同期したシンボルクロック C 1の再生を行なう。
一方、 振幅検波部 7では、 参照電圧 R E F 2をしきい値とする非線形増幅器 1 0により受信信号 ί cを増幅し、 振幅一定のパルス信号 D dに変換する。 パルス 信号 D dは、 受信した信号の振幅がしきい値 R E F 2より小さい時は L o wレべ ルとされ、 受信した信号の振幅がしきい値 R E F 2より大きい時は H i g h , L o wのく り返しパルスとされる。 振幅情報検出部 1 1では、 そのパルス信号 D d から振幅情報 D f を検出し、 データ判定部 5へ送る。 データ判定部 5では、 上記 位相検波部 6で検出された位相情報 D bと振幅検波部 7で検出された振幅情報 D f とから受信データを判定し、 復調データ D cを生成し出力する。
第 2 5図に振幅情報検出部 1 1の実施例を示す。 振幅情報検出部 1 1はセット リセット型フリップフ口ップ F F 1と、 マスタ一スレ一ブ型フリップフロップ F F 2とで構成されるパルス検出回路 1 3およびクロック発生回路 1 2力、ら成る。 クロック発生回路 1 2では、 前記シンボルクロック再生部 8で再生された受信信 号 f cに同期したシンボルクロック C 1をもとに、 受信信号 f cの 1シンボル期 間 T sの始まり付近に短いパルスを有するリセット信号 C 2 (第 2 4図参照） を 発生し、 1シンボル期間の終了付近でかつ次のシンボルの開始を示すリセット信 号 C 2の発生前に短いパルスを有する取込みクロック C 3を発生する。
セット/リセッ ト型フリッププロップ F F 1のセッ ト入力端子 Sには上記非線 形増幅器 1 0からのパルス信号 D dが、 リセット入力端子 Rには上記クロック発 生回路 1 2からのリセッ ト信号 C 2が供給される。 これによつて、 セッ トノリ セット型フリップフロップ F F 1は、 受信信号 f cの 1シンボル期間 T sの始ま りにリセッ ト信号 C 2によってリセッ トされ、 出力 D eは L o wレベルとなる。 そして、 受信信号 f cの振幅が小さくパルス信号 D dが L o wレベルの場合、 出 力信号 D eは L o wレベルを保つ。 この L o wレベルの出力 D eは 1シンボル期 間の終了付近に発生される取込みクロック C 3によって次段のマスタースレーブ 型フリップフ口ップ F F 2にラッチされ、 その出力 D f は L o wレベルとされる。 受信信号 f cの振幅が大きくなって、 パルス信号 D dが H i g hレベルになる と、 セット Zリセッ ト型フリップフロップ F F 1はセッ トされ、 出力信号 D eは H i g hレベルに変化し、 次ぎのリセッ ト信号が入力されるまで H i g hレベル を保つ。 この H i g hレベルは、 1シンボル期間の終了付近に発生される取込み クロック C 3によって次段のマスタ一スレーブ型フリップフロップ F F 2にラッ チされ、 F F 2の出力 D f は H i g hレベルになる （第 2 4図参照） 。
上記説明および図 2 4から明らかなように、 受信信号 f cの振幅レベルに応じ て、 マスタースレーブ · フリップフ口ップ F F 2の出力 D f はシンボル周期 T s ごとに H i g hレベルまたは L o wレベルを出力し、 振幅情報の検出を行うこと ができる。 このようにして振幅検波部 7で検出された振幅情報 D f は、 位相検波 部 6で検出された位相差情報 D bと共にデータ判定部 5へ送られる。
データ判定部 5では、 シンボルク口ック再生部 8で再生される受信信号に同期 したシンボルクロック C 1によって、 位相差情報 D b中のアイの最大開口時を抽 出したデータおよび振幅検波部 7で検出された振幅情報 D f とから受信したデー タを判定し復調データ D cを形成して出力する。 特に制限されないが、 位相情報 に下位 2ビッ ト、 振幅情報に上位 1ビッ 卜のデータが変調されているものとする と、 データ判定部 5では抽出した位相情報の 2ビッ トの上位側に、 M S Bとして 振幅情報 1ビッ トを加えることによって、 復調したデータ D cを得ることができ る。
なお、 上記振幅情報検出部 1 1の入力側には、 第 2 6図に示すように、 非線形 増幅器 1 0からの出力信号 D dと位相検波部 6の非線形増幅器 1からの信号 D 1 との論理積をとる A N Dゲート回路 G Tを設けるようにしても良い。 第 2 4図を 参照すれば明らかなように、 信号 D dが H i g hレベルのときは必ず信号 D 1も H i g hレベルになるため、 上記のような A N Dゲート回路を設けることによつ て、 非線形増幅器 1 0の出力信号 D dからノイズによるパルスを除去することが できる。
次に、 上記シンボルクロック再生部 8の具体的な構成例およびその動作を、 第 2 7図および第 2 8図を用いて詳しく説明する。 第 2 7図に示すように、 シンポ ルクロック再生部 8は、 外部から供給される基準クロック φを分周する分周回路 8 1と、 分周されたクロックから互いに位相のずれた n個の多相クロック E
2 - l〜E 2-nを形成する多相生成回路 8 2と、 位相検波部 6からの位相差情報 D b から位相情報が変化した点を検出して変化した直後だけ H i g hレベルになるパ ルス信号 E 1を生成する位相変化点検出回路 8 3と、 この位相変化点を示すパル ス E 1 と上記 n個の多相クロック E 2_l〜E 2-nを比較して、 クロック E 2-1〜E 2- nのうちその立下りがパルス E 1とほぼ一致しているクロックを選択してシン ボルクロック C 1として出力するクロック遅進回路 8 4とから構成されている。 つまり、 クロック遅進回路 8 4は、 信号比較器とセレクタとからなり第 2 8図 に C l， C 1 ' として示すように、 現在出力しているクロック C 1の立下りタイ ミングが位相変化点がよりも遅れているときはそれよりも立下りタイミングの早 いクロック C l， に変更し、 現在出力しているクロック C 1の立下りタイミング が位相変化点がよりも早いときはそれよりも立下りタイミングの遅いクロック C 1 ' に変更する。 この動作をく り返し行うと、 C 1の立ち下がりは位相差情報が 変化する点に収束する。 すなわち、 C 1の立ち上がりをアイの最大開口時に一致 させることができる。 上記クロック遅進回路 8 4における位相情報の変化を示す W 97/01908
20 パルス E 1と多相クロック E 2- 1〜E 2 - nとの比較は、 パルス E 1が多相クロック E 2-1〜E 2- nの L o wレベルの期間にあるか H i g hレベルの期間にあるかを判 定して行えばよい。
.以上、 振幅検波部 7に 1つの非線形増幅器 1 0を設けた場合について説明した 力 S、 それぞれ異なるしきい値を有する非線形増幅器を 3つ以上用い、 それらの出 力結果を組み合わせることにより振幅情報の精度を向上させるようにしてもよい。 あるいは変調信号が 3つ以上の振幅レベルに変調され 1シンボル期間に複数の振 幅情報を有する場合には、 振幅レベル数に応じた複数の非線形増幅器を用いるこ とにより、 正確な復調を実現することができる。
第 2 9図に、 振幅位相復調器の第 2の実施例を示す。 この実施例は、 受信した 振幅位相変調信号のフェージング等による受信平均電力変動が A G C回路等によ り補償されていない場合や変調信号が 3つ以上の振幅レベルに変調されている場 合に有効である。
この実施例の復調器は、 振幅レベルに応じた R E F 2から R E F nの異なる値 をしきい値とする非線形増幅器 1 0— 1〜1 0— nが振幅検波部 7に設けられて おり、 これら複数の非線形増幅器 1 0— 1〜1 0— nにより受信信号 f cが増幅 されてパルス信号 D d—：！〜 D d— nに変換され、 振幅情報検出部 3 1に入力さ れるように構成されている。
第 3 0図に本実施例の振幅情報検出部 3 1の具体的構成例を示す。 捩幅情報検 出部 3 1は、 第 2 5図に示されているのと同様なクロック発生回路 1 2および上 記非線形増幅器 1 0— 1〜 1 0— nからのパルス信号 D d - 1〜D d— nのそれ ぞれを入力とするパルス検出回路 1 3— 1〜1 3— n、 受信強度判定部 3 2、 信 号選択部 3 3から成る。
クロック発生回路 1 2では、 シンボルクロック再生部 8で再生された受信信号 に同期したシンボルクロック C 1をもとに、 受信信号 f cの 1シンボル期間 T s の始まり付近にリセット信号 C 2を発生し、 1シンボル期間の終了付近かつ次の シンボルの開始を示すリセット信号 C 2の発生前に取込みクロック C 3を発生し、 パルス検出回路 1 3—：！〜 1 3— nに供給する。
受信信号 f cの振幅レベルおよび非線形増幅器 1 0— 1〜 1 0— nに供給され ているしきい値 REF 2〜REF nに応じて、 パルス検出回路 13— 1〜： 13— nの出力 d f —：！〜 d f — nはシンボル周期ごとに H i g hレベルまたは L ow レベルを出力する。 上記出力 d f — 1〜d f — nは受信強度判定部 32および信 号.選択部 （セレクタ） 33に供給される。 受信強度判定部 32では、 d f — 1〜 d f — nのフェージング周期期間の結果から受信信号の強度を判定し、 d f — 1
〜d f — nのうちの適切なしきい値レベルで増幅された信号を選択するための選 択信号 C4を出力し、 信号選択部 33に供給する。 具体的には、 例えばある所定 の篮視期間の間ずつとハイレベルまたはロウレベルである d f は不適切な信号で あり、 ハイ レベルとロウレベルの両方を有する d fが適切な信号であると判定す る。 信号選択部 33では、 上記選択信号 C3に従ってパルス検出回路 13— 1〜 13— nの出力 d f — l〜d f — nのうちから指定された信号を選択し、 振幅情 報 D f としてデータ判定部 5に送る。
データ判定部 5ではシンボルクロック再生部 8で再生される受信信号に同期し たシンボルクロック C 1によって、 位相差情報 Db中のアイの最大開口時を抽出 したデータおよび振幅検波部 7で検出された振幅情報 D f とから復調したデータ D cを形成し出力する。 本実施例によれば、 AGC回路の機能もデジタル的に実 現することができる。
さらに、 位相情報と振幅情報から直交座標に変換し、 波形等化等の処理を行つ た後、 復調データ Dcを形成することもできる。
第 31図は本発明に係る復調器の他の応用例を示す。 同図に示す応用例は衛星 通信システムである。 送信データは圧縮器 41で圧縮されて Q AM変調器 42で 変調された後、 周波数多重化装置 43で複数のチャンネルの送信データが多重化 されて、 アンテナ 44から人工衛星 45に向けて送信される。 一方、 人工衛星 4 5から発信されたデータは、 アンテナ 44で受信され、 周波数分離装置 46で周 波数分離された後、 復調器 47によって復調され伸長器 48で伸長されることに よって、 受信データに復元される。
以上、 本発明者によってなされた発明を実施例にもとづき具体的に説明したが. 本発明は上記実施例に限定されるものではなく、 その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。 たとえば、 シフ ト レジスタとして B B S (Bucket Br igade Dev i ce) 遅延回路 を用いることもできる。
以上の説明では主として、 本発明者によってなされた発明をその背景となった 利用分野である移動体通信機あるいは衛星通信システムに適用した場合について 説明したが、 それに限定されるものではなく、 たとえば有線によるデータ通信に も適用できる。 産業上の利用可能性
本願において開示される発明のうち、 代表的なものの効果を簡単に説明すれば, 下記のとおりである。
すなわち、 位相変調信号のデジタル復調処理を、 高速かつ高分解能の A Z D変 换器を使用することなく、 半導体集積回路化および低コス ト化に適した簡単かつ 小規模な構成で、 しかも高速化および高精度化も容易な構成でもって実現するこ とができる。
また、 受信した振幅位相変調信号をしきい値の異なる複数個の非線形増幅器で パルス化した後は位相検出器、 振幅検出器等全ての処理機能をデジタル回路で構 成することができる。 これにより、 アナログ回路は非線形増幅器のみで、 主要部 分は半導体集積化およびプロセスの微細化に適したデジタル回路で実現すること ができ、 直交検波等の複雑な処理が不要で低コスト化に適した振幅位相復調器を 得ることができる。
さらに、 高周波の搬送波信号を用いるシステムで復調部のディジタル化を従来 方式で実現するためには、 上記搬送波信号の周波数より更に高周波のサンプリン グクロック信号を必要とし、 消費電力が大きくなつてしまう。 しかしながら、 本 発明を適用することにより、 高周波のサンプリングクロック信号を必要とせずに 受信した変調信号の位相情報を検出できる。

Claims

請 求 の 範 囲
1 . 2値パルス信号に波形整形された位相変調信号の論理値を周期的にサンプリ ングすることにより直列符号列を生成するサンプリング手段と、 上記直列符号列 を所定区間ごとに所定ビット長の並列符号列に変換する直列/並列変換手段と、 上記並列符号列の時系列上での論理パターン変位に基づいて位相差情報を論理検 出する符号解析手段と、 この符号解析手段の出力に基づいて復調データを生成す るデータ判定手段を備えたことを特徴とする位相復調器。
2 . 2値パルス信号に波形整形された位相変調信号の論理値を所定周期のサンプ リングク口ック信号に同期して直列にシフト伝達するシフトレジスタを有し、 こ のシフトレジスタによってサンプリング手段と直列 並列変換手段を形成したこ とを特徴とする請求の範囲第 1項に記載の位相復調器。
3 . 位相変調信号の搬送波周期に対して異なる周期を有し、 かつその搬送波周期 に対して整数比関係にある周期を有するクロック信号を出力するクロック発生回 路を有し、 このクロック発生回路から出力されるクロック信号に同期して上記位 相変調信号の論理値のサンプリングを行なわせることを特徴とする請求の範囲第 1項または第 2項に記載の位相復調器。
4 . 位相変調信号が共通に入力される複数のシフトレジスタと、 各シフトレジス タにそれぞれ、 互いに同一周期で位相の異なるクロック信号を分配する多相ク 口ック発生回路と、 各シフトレジスタからそれぞれに取り出される並列符号列の 時系列上での論理パターン変位に基づいて位相差情報を論理検出する符号解析手 段とを備えたことを特徴とする請求の範囲第 1項から第 3項のいずれかに記載の 位相復調器。
5 . 位相変調信号を 1 Z 2に分周する分周回路を有し、 この 1ノ 2分周された位 相変調信号に対して論理値のサンプリングと直列 Z並列変換の処理を行なわせる ことを特徴とする請求の範囲第 1項から第 4項のいずれかに記載の位相復調器。
6 . 受信した振幅位相変調信号の位相成分を検出する位相検波部と、 受信した振 幅位相変調信号の振幅成分を検出する振幅検波部と、 上記位相検波部の出力と上 記捩幅検波部の出力とから受信データを判定するデータ判定部と、 上記位相検波 部の出力から受信信号に同期したシンボルクロックを再生するシンボルクロック 再生部とを備え、 上記振幅検波部が一つまたは二つ以上の異なるしきい値を持つ 非線形増幅器により 2値パルス信号に波形整形し、 そのパルス信号の有無を判別 することによって振幅情報を検出するように構成されていることを特徴とする捩 幅位相復調器。
7 . 請求の範囲第 6項において、 上記位相検波部は、 受信信号を 2値パルス信号 化する非線形増幅器および位相情報検出部からなり、 該位相検波部の非線形増幅 器により 2値パルス信号に波形整形し、 そのパルス信号を判別することによって 位相情報を検出するように構成されることを特徴とする振幅位相復調器。
8 . 請求の範囲第 6項または第 7項において、 上記振幅情報検出部が一つ以上の 異なるしきい値を持つ非線形増幅器の出力から生成されるパルス信号の有無を判 別した複数の振幅情報から、 受信強度を判定する受信強度判定部と、 受信強度判 定部の判定結果に基づいて複数の振幅情報から最適な振幅情報を選択する信号選 択部とから構成されることを特徴とする振幅位相復調器。
9 . 請求の範囲第 6項、 第 7項または第 8項において、 シンボルクロック再生部 で再生された再生シンボルごとにリセッ卜されるセットノリセット型フリップフ ロップにより、 そのパルス信号の有無を判別することによって振幅情報を検出す るように構成されることを特徴とする振幅位相復調器。
1 0 . 請求の範囲第 6項、 第 7項、 第 8項または第 9項において、 位相検波部は 受信信号を 2値パルス信号化する非線形増幅器および位相情報検出部からなり、 該位相情報検出部が請求項 1から請求項 5のいずれかにより構成されることを特 徴とする振幅位相復調器。
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