KR19990023345A

KR19990023345A - 복수 전송 선로간의 지연 시간 조정장치 및 조정방법

Info

Publication number: KR19990023345A
Application number: KR1019980031708A
Authority: KR
Inventors: 사토시 다카하시
Original assignee: 모리시다 요이치; 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 1997-08-04
Filing date: 1998-08-04
Publication date: 1999-03-25
Also published as: CN1155196C; CN1212399A; KR100546924B1; US6370200B1; TW401539B

Abstract

본 발명은 복수의 전송 선로를 이용한 신호의 동시 전송에 있어서, 각 신호 사이의 위상 어긋남이 클록신호의 1주기를 넘는 긴 지연량에서도, 그 지연량을 양호하게 검출하여 그 복수의 신호 사이의 위상 어긋남을 동일 주기로 조정하기 위한 것으로, 동기 사이클을 설정하고, 상기 동기 사이클에서 복수의 전송 선로에 복수의 신호(A, B, C 및 D)를 동시에 전송하여 상기 복수의 전송 선로를 통해 전송된 복수의 신호(A∼D)를 수신한다. 상기 동기 사이클 내에서 수신한 복수의 신호 사이의 지연량(τA, τB, τC 및 τD)을 검출하고, 이들의 지연량에 기초하여 상기 동시에 출력되는 복수의 신호(A∼D)가 상기 복수의 전송 선로를 거친 후에 동시에 수신되도록 각 전송 선로의 지연량을 조정한다.

Description

복수 전송 선로간의 지연 시간 조정장치 및 조정방법

본 발명은 고속인 신호전송으로서 복수의 전송 선로를 이용하여 이 전송 선로에 동시에 신호를 전송하는 경우에 각 전송 선로마다 다른 지연시간을 조정하는 복수 전송 선로간의 지연시간 조정장치의 개량 및 개량된 지연시간 조정방법에 관한 것이다.

일반적으로 복수의 신호 전송 선로에서는 그 각각이 가지는 신호전파 지연시간이 서로 다르기 때문에 전파하는 신호에 스큐(skew)가 발생한다. 예를 들면 복수의 데이터를 동일한 수신부에 전송하는 경우에는 이들 데이터가 수신부에 도달한 시점 상호에 차이가 생긴다. 또한 동일한 신호(예를 들면, 클록신호 등)를 복수의 수신부에 전송하는 경우에도 각 수신부가 상기 신호를 수신하는 시점에는 서로 차이가 있다. 이 스큐는 l개의 LSI 내부에서 신호 전송을 하는 경우 및 복수개의 LSl 사이에서 신호를 전송하는 경우의 어떤 경우에나 생긴다. 스큐가 생기면 LSI의 오동작을 생기게 하는 일이 있다.

이 때문에 종래에는 예를 들면 일본국 특개평 7-731l8호 공보에 개시된 바와 같이, 동기회로를 설치하여 복수의 전송 선로를 지나서 수신된 신호간에 위상 어긋남이 생긴 때에는 가장 늦은 하나의 전송 선로의 신호를 기준으로 다른 전송 선로의 지연 소자를 배치하여 위상 어긋남을 흡수함으로써 이들 신호간의 위상 어긋남을 조정하고 있다.

또한 종래의 예를 들면 일본국 특개평 6-54016호 공보에 개시된 것에서는 복수의 데이터를 이것과 같은 수의 전송 선로를 이용하여 전송하는 경우에, 이들 데이터의 수신부(플립플롭)에서의 데이터의 도입 타이밍, 즉 이들 플립플롭으로의 클록신호의 입력 시기를 조정 가능하게 하고, 모든 데이터가 수신된 후 클록신호를 입력함으로써 복수의 데이터를 동시에 수신부에서 수신하는 구성을 채용하고 있다.

그런데 최근의 LSI 등의 동작의 고속화에 따라 복수 라인의 전송 선로를 이용하여 병렬로 데이터를 전송하는 경우에 전송률이 550MB/초(즉, 250㎒) 이상의 고속인 신호 전송을 필요로 하는 것도 나와 있고, 예를 들면 500㎒의 신호 전송에서는 l사이클은 2나노초 이하로 된다.

그러나 이러한 고속 동작하는 LSI 등에 있어서, 신호 스큐에 의한 위상 어긋남을 조정하는 경우에 상기 종래의 기술을 적용할 수는 없다.

즉 전자의 종래 기술에서는 복수 개소에서 수신된 신호파형간의 위상차를 검출하므로, 클록신호의 1주기를 T로 하면 수신된 신호파형간의 위상 어긋남이 T/2 미만인 경우에는 그 위상 어긋남을 조정할 수 있지만, 예를 들어 도 l4의 (a)에 도시된 바와 같이, 3개의 신호(A, B, C) 중 2개의 신호(A, C)간의 위상 어긋남이 T/2를 넘어 T＋τ2로 되면, 도 14의 (b)에 도시된 바와 같이 신호(C)는 신호(A)에 대하여 1주기 T만큼 어긋나게 조정되는 것으로 된다. 이러한 사태는 예를 들어 전송선로간에 10cm 길이의 어긋남이 있으면 40pF의 부하에서 2나노초의 위상 어긋남으로 되고, 이 위상 어긋남은 상기 500㎒의 신호 전송에서는 1사이클 이상이므로 용이하게 상정할 수 있는 것을 알 수 있다.

또한 후자의 종래 기술에서는 복수의 데이터 신호의 수신 후에 클록신호를 수신하도록 상기 클록신호의 수신 타이밍을 조정하는 구성이기 때문에, 어떤 데이터의 위상 지연이 1주기를 넘는 경우에는 이 데이터의 수신 시점에서 다른 데이터는 이미 다음 주기의 값으로 변화하고 있는 일이 있고, 따라서 각 플립플롭으로의 데이터 도입 시기를 동일 시기에 조정하는 것이 불가능하다. 이상에서 상기 2개의 종래 기술에서는 고속동작하는 LSI등에서의 신호 스큐를 해결하는 것은 불가능하게 된다.

본 발명은 상기 종래의 결점을 해소하는 것으로, 그 목적은 고속으로 동작하는 LSI등에 있어서, 복수의 전송 선로를 이용하여 각 전송 선로에 신호를 동시에 전송하는 경우에, 그 어떤 전송 선로의 신호의 전파 지연시간이 1주기를 넘는 경우에도 모든 전송선로간의 신호의 위상 어긋남을 양호하게 조정하여 동일 주기의 사이클로 신호 스큐를 일치시키는 것에 있다.

도 1은 본 발명의 실시예를 도시하는 복수전송 선로간의 지연시간 조정장치의 전체 구성도

도 2의 (a)는 본 발명의 실시예에서의 타이밍 조정기구의 구성도

(b)는 본 발명의 실시예에서의 타이밍 조정기구의 다른 구성도

(c)는 본 발명의 실시예에서의 타이밍 조정기구의 또 다른 구성도

도 3은 본 발명의 실시예의 동기 검출수단의 내부 구성도

도 4는 본 발명의 실시예의 동기 검출수단의 동작 설명도

도 5는 본 발명의 실시예에서 동기 사이클 내에서의 복수의 신호간의 지연량의 검출 및 삽입해야 할 지연량의 결정에 관한 구체예의 흐름도

도 6은 본 발명의 실시예에서의 동기 사이클 내에서의 복수의 신호간의 지연량의 검출 및 삽입해야 할 지연량의 결정에 관한 모양을 설명한 도면

도 7의 (a)는 신호 A, B, C의 위상 어긋남에 관한 모양을 설명한 도면

(b)는 본 실시예의 효과의 설명도

도 8은 동기 사이클의 변형예를 도시한 도면

도 9는 동기 사이클의 다른 변형예를 도시한 도면

도 10은 동기 사이클의 또 다른 변형예를 도시한 도면

도 11은 본 실시예의 제 1 변형예를 도시한 도면

도 12는 본 실시예의 제 2 변형예를 도시한 도면

도 13은 본 실시예의 제 3 변형예를 도시한 도면

도 14의 (a)는 신호 A, B, C의 위상 어긋남에 관한 모양을 설명한 도면

(b)는 종래의 스큐 조정 모양의 설명도

도면의 주요 부분에 대한 부호의 설명

1a∼le : 전송선로 2, 2' : 제 l의 LSI

3, 3' : 제 2의 LSI 4, 31 : 데이터 발생수단

5 : 데이터 출력수단(신호 출력부)

6 : 데이터 입력수단(신호 수신부) 7, 42 : 데이터 보유수단

1Oa∼1Oe : 타이밍 조정수단 15 : 마스터(동기 사이클 설정수단)

16 : 동기 이벤트 발생수단 17 : 동기신호 발생수단

18 : 동기 검출수단 19 : 지연값 설정수단

21, 22, 24 : 셀렉터(선택회로) 23 : 지연소자

25, 26 : 데이터 처리수단 27, 28 : 데이터 입출력수단

30 : 제 3의 LSI 32 : 데이터 출력수단

40 : 제 4의 LSI 41 : 데이터 입력수단

50 : 제어수단

이상의 목적을 달성하기 위해, 본 발명에서는 복수의 전송 선로를 이용하여 각 전송 선로에 신호를 병렬 전송하는 경우에 회로의 동작 등에 필요한 원래의 신호의 전송을 일단 정지하고, 소정의 동기 사이클을 실행하여, 소정의 시점을 기준으로 각 전송선로간의 신호의 위상 어긋남을 검출함으로써, 각 전송 선로를 거쳐 수신된 신호 사이에 1주기를 넘는 위상 어긋남이 있어도 그 위상 어긋남을 적절히 조정하여 동일 주기의 사이클로 신호 스큐를 일치시키는 것으로 한다.

즉, 본 발명의 복수 전송선로간의 지연시간 조정장치는 신호 출력부와, 상기 신호 출력부에 접속되어 상기 신호 출력부의 출력 신호가 동시에 전송되는 복수의 전송 선로와, 상기 각 전송 선로의 신호를 수신하는 신호 수신부와, 상기 신호 출력부로부터 상기 복수의 전송 선로를 거쳐 상기 신호 수신부에 이르는 경로의 도중에 배치되어 각 전송 선로의 신호전파 지연시간을 조정하는 타이밍 조정수단과, 소정의 동기 사이클을 설정하는 동기 사이클 설정수단과, 상기 동기 사이클 설정수단에 의해 설정된 동기 사이클 내에서 상기 신호 출력부로부터 동시 출력되면서 상기 신호 수신부가 수신한 각 전송 선로의 신호간의 지연량을 검출하는 지연량 검출수단과, 상기 지연량 검출수단이 검출한 각 전송 선로의 신호간의 지연량에 기초하여 상기 타이밍 조정수단을 제어하는 제어수단을 구비하는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간 조정장치에서, 상기 제어수단도 상기 지연량 검출수단이 검출한 각 전송 선로의 신호간의 지연량에 기초하여, 상기 신호 수신부가 상기 각 전송 선로의 신호를 동시에 수신하도록 각 전송 선로에 삽입해야 할 지연량을 결정하는 지연량 결정수단과, 상기 지연량 결정수단에 의해 결정된 각 지연량을 대응하는 전송 선로에 삽입하도록 상기 타이밍 조정수단을 제어하는 지연값 설정수단을 구비하는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간 조정장치에서, 상기 동기 사이클 설정수단도 소정의 시간 간격으로 동기 사이클을 설정하는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간의 조정장치에서, 각 전송 선로로의 신호의 전송은 패리티를 부가하여 행해지고, 상기 동기 사이클 설정수단은 상기 패리티에 기초하여 신호 수신부가 수신한 신호의 전송 에러를 검출하고, 이 전송 에러가 검출되었을 때 동기 사이클을 설정하는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간 조정장치에서, 신호 출력부, 신호 수신부 및 복수의 전송 선로의 적어도 1개소에 온도센서가 배치되고, 상기 동기 사이클 설정수단은 상기 온도 센서가 소정 온도 이상의 변화를 검출하였을 때 동기 사이클을 설정하는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간 조정장치에서, 상기 동기 사이클 설정수단에 의한 동기 사이클의 설정은 별도로 부가한 전용의 전송 선로에 동기 신호를 전송함으로써 행해지는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간 조정장치에서, 상기 동기 사이클 설정수단에 의한 동기 사이클의 설정은 상기 각 전송 선호에 동시 전송되는 신호를 소정 기간동안 소정의 전위 레벨로 고정함으로써 행해지는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간 조정장치에서, 신호 출력부와 신호 수신부 사이의 신호 전송은 소정의 프로토콜에 기초하여 행해지고, 상기 동기 사이클 설정수단에 의한 동기 사이클의 설정은 상기 프로토콜의 출력에 의해 행해지는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간 조정장치에서, 상기 타이밍 조정수단이 복수개의 지연소자와, 이들의 지연소자의 조합을 선택하는 선택회로를 구비하는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간 조정장치에서, 상기 타이밍 조정수단은 상기 복수의 전송 선로와 같은 수로 구비되고, 각 타이밍 조정수단은 대응하는 전송 선로의 도중에 배치되는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간 조정장치에서, 상기 지연량 검출수단은 동기 사이클 내에서 상기 신호 출력부로부터 동시 출력되면서 상기 신호 수신부가 각 전송 선로를 거쳐 수신한 신호 중, 신호 수신부가 가장 늦게 수신한 하나의 전송 선로의 신호를 기준으로 하여, 이 기준 신호와 다른 전송 선로의 신호 사이의 지연량을 검출하는 것을 특징으로 한다.

또 본 발명의 복수 전송선로간의 지연시간 조정장치에서, 신호 출력부로부터의 복수 신호의 출력은 클록 신호에 기초하여 행해지고, 상기 동기 사이클 설정수단이 설정하는 동기 사이클의 기간은 상기 클록신호의 1주기를 넘는 것을 특징으로 한다.

본 발명의 복수 전송선로간의 지연시간 조정방법은 상기에서 복수의 전송 선로의 신호간의 동기를 취하는 사이클로서 동기 사이클을 설정하고, 상기 동기 사이클에서 신호 출력부의 출력신호를 복수의 전송 선로에 동시에 전송하고, 상기 복수의 전송 선로의 신호를 신호 수신부에서 수신하며, 상기 동기 사이클 내에서 상기 신호 수신부가 수신한 각 전송 선로의 신호간의 지연량을 검출하고, 상기 검출한 지연량에 기초하여 상기 신호 출력부에서 동시에 출력된 상기 각 전송 선로의 신호가 상기 신호 수신부에서 동시에 수신되도록 각 전송 선로의 지연량을 조정하는 것을 특징으로 한다.

또 상기 복수 전송선로간의 지연시간의 조정방법에서 상기 동기 사이클의 기간이 클록신호의 l주기를 넘는 것을 특징으로 한다.

이상의 구성에 의해 본 발명에서는 복수의 전송 선로를 이용하여 1개 또는 복수의 신호를 병렬 전송하는 경우에 소정의 동기 사이클을 실행하고, 이 동기 사이클 내에서 각각 신호가 동일 시점에서 신호 출력부로부터 복수의 전송 선로로 전송된다. 신호 수신부에서는 상기 각 전송 선로를 거친 신호를 수신하고 지연량 검출수단은 이들 전송 선로를 거쳐 수신된 신호 사이의 지연량을 검출한다. 여기에 동기 사이클 기간을 클록신호의 1주기를 넘는 기간(예를 들면 클록신호의 복수 주기)으로 할 뿐만 아니라, 상기 동기 사이클 내에서 각 전송 선로에 전송된 신호 사이의 지연량을 검출하므로 어떤 전송 선로의 신호의 전파 지연량이 1주기를 넘는 긴 지연량이어도 이들 복수의 전송 선로를 거쳐 수신된 신호를 동일 주기의 사이클로 동기시키는 것이 가능하다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

( 실시예 )

이하, 본 발명의 실시예를 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시예의 복수 전송선로간의 지연시간 조정장치를 도시한다.

도 1에서 1a∼1e는 제 l 내지 제 5의 5개의 전송 선로, 2 및 3은 상기 전송 선로(1a∼1e)를 통해 서로 접속되는 제 l 및 제 2의 LSI이다. 상기 제 1의 LSI(2)에는, 예를 들면 프로세서 또는 DSP로 구성되고, 동시에 4개의 데이터를 발생하는 데이터 발생수단(4)과, 이 데이터 발생수단(4)이 발생한 데이터(신호)를 상기 5개의 전송 선로 중 제 5 전송 선로(1e)를 제외한 4개의 전송 선로(la∼1d)에 출력하는 데이터 출력수단(신호 출력부)(5)이 구비된다. 또 데이터 출력수단(5)은 후술하는 바와 같이 제 5 전송 선로(le)에 동기 신호를 출력한다.

한편 상기 제 2의 LSI(3)에는 상기 제 1 내지 제 4의 전송 선로(1a∼1d)에 전송된 데이터 및 제 5의 전송 선로(1e)에 전송된 동기 신호를 수신한 데이터 입력수단(데이터 수신부)(6)과, 이 수신한 4개의 데이터를 유지하는 데이터 보유수단(7)이 구비된다. 상기 데이터 보유수단(7)은 예를 들면 메모리로 구성된다.

상기 각 전송 선로(1a∼le)는 도 1에서 알 수 있는 바와 같이, 도 1에서 우측으로 연장된 후에 도 1에서 하방으로 구부러지므로 각 전송 선로(la∼1e)는 서로 선로 길이가 다르다. 또한 상기 각 전송 선로(1a∼le)에는 각각 타이밍 조정기구(타이밍 조정수단)(1Oa∼1Oe)가 배치된다. 이들 타이밍 조정기구(lOa∼1Oe)는 대응하는 전송 선로의 신호전파 지연시간을 변경한다. 상기 타이밍 조정수단(l0a∼10e)은 서로 동일한 구성으로서 그 내부 구성을 도 2에 도시한다. 도 2의 (a)에서는 지연시간(τ)을 갖는 6개의 인버터 지연회로(지연소자)(20a∼20f)가 직렬로 접속되고, 이들 6개의 지연회로(20a∼20f)를 바이패스하는 선로(20g)와, 제 1단째의 지연회로(20a)만을 지나는 선로(20h)와, 제 1 및 제 2단째의 지연회로(20a, 20b)를 지나는 선로(20i)와, 제 3단째까지의 지연회로(20a∼20c)를 지나는 선로(20j)와, 제 4단째까지의 지연회로(20a∼20d)를 지나는 선로(20k)와, 제 5단째까지의 지연회로(20a∼20e)를 지나는 선로(20l)와, 모든 지연회로(20a∼20f)를 지나는 선로(20m)를 갖고, 이들 7개의 선로(20g∼20m)의 어느 것을 셀렉터(선택회로)(21)로 선택하여 대응하는 전송 선로의 지연량을 7단계로 조정하는 구성이다. 이 셀렉터(21)는 후술하는 지연값 설정수단(19)으로부터의 지연값 설정신호에 의해 제어된다. 한편 지연회로의 수는 6개로 한정되지 않는다. 또한 타이밍 조정수단(10a∼10e)의 구성은 도 2의 (a)에 한정되지 않고, 예를 들면 도 2의 (b)에 도시된 바와 같이 길이가 다른 복수의 선로(지연 소자)를 복수개(도면에서는 4개)의 셀렉터(선택회로)(22)로 선택하여 각각 선택한 선로를 직렬로 접속하고, 그 선로 길이의 장단으로 전송 선로의 지연량을 조정하는 구성으로 해도 된다. 또 도 2의 (c)에 도시된 바와 같이 복수개(도 2의 (c)에서는 3개)의 지연 소자(23)와 이들을 바이패스하는 선로와, 이들을 선택하는 복수개(도 2의 (c)에서는 3개)의 셀렉터 (선택회로)(24)를 설치하여 직렬 접속하는 지연 소자(23)의 수로 전송 선로의 지연량을 조정하는 구성으로 해도 된다.

또 도 l에서 15는 마스터(동기 사이클 설정수단)로서, 이 마스터(l5)에는 상기 데이터 입력수단(6)이 접속되어 있고, 이 데이터 입력수단(6)이 수신하는 각 전송 선로(1a∼1d)로부터의 데이터에 기초하거나 또는 주기적으로, 각 데이터의 위상 어긋남을 조정하기 위해 동기 사이클로 이행할 것인지의 여부를 판단하여 동기 사이클로 이행할 것이라고 판단했을 때 동기 사이클 판정신호를 출력한다.

또 l6은 동기 이벤트 발생수단으로서, 상기 마스터(15)가 동기 사이클로 이행한다고 판단하였을 때, 그 동기 사이클 판정신호를 수신하여 동기 사이클 신호를 발생한다. 17은 동기신호 발생수단으로서 상기 동기 이벤트 발생수단(16)이 발생한 동기 사이클 신호를 수신하여 도 6에 도시된 동기 신호를 데이터 출력수단(5)에 출력한다. 본 실시예에서는 도 6에 도시된 바와 같이 동기 신호가 L레벨인 기간이 동기사이클이다. 상기 데이터 출력수단(5)은 이 동기신호를 제 5의 전송 선로(1e)에 출력한다. 상기 데이터 발생수단(4)은 상기 동기 이벤트 발생수단(16)이 발생한 동기 사이클 신호를 수신하여 도 6에 도시한 신호(A∼D)를 동시에 발생한다. 이들 신호(A∼D)의 발생시점은 도 6에 도시된 바와 같이 동기신호의 발생시점보다 소정 기간 뒤져 있다. 상기 발생한 신호(A∼D)는 데이터 출력수단(5)에 의해 제 l∼제 4 전송 선로(1a∼1d)에 전송된다.

또 18은 동기 검출수단으로서, 이 동기 검출수단(18)은 상기 동기 사이클에 있어서, 전송 선로(1a∼1e)에 전송된 데이터 및 동기신호를 상기 데이터 입력수단(6)을 통해 수신하여 그 동기 신호를 검출하고, 이 검출 시점을 기준으로 상기 수신한 4개의 데이터의 지연량(τl∼τ4)을 산출한다. 이 동기 검출수단(지연량 검출수단)(18)의 구성을 도 3에 도시한다. 또 도 3에서는 데이터 A에 대한 구성만을 도시하며, 데이터 B∼D에 대한 구성에 대해서는 생략하고 있다. 도 3에서 동기 검출수단(18)은 소정의 지연시간(τ)을 갖는 6개의 지연기(60a∼60f)가 직렬로 접속되고, 제 l단째의 지연기(60a)에는 동기 신호가 입력된다. 또 동기 검출수단(18)은 7개의 2입력형 AND 회로(71a∼71g)를 갖고, 제 l AND 회로(71a)는 상기 동기신호와 데이터(A)가 입력된다. 제 2 내지 제 7 AND 회로(71b∼71g)는 제 l 내지 제 6단째의 지연기(60a∼60f)에 대응하고, 각각 대응하는 지연기의 출력과 데이터(A)가 입력된다. 따라서 도 4의 예에서는 제 3단째와 제 4단째의 지연기(60c, 60d)의 출력, 즉 동기신호를 시간(3τ) 및 시간(4τ)만큼 지연한 양 신호의 하강시의 사이에서 데이터(A)가 각 AND 회로(71a∼71g)에 입력되기 때문에, 도 4에 도시된 바와 같이 제 1 내지 제 4 AND 회로(71a∼71d)만의 출력이 “하이”(High)레벨, 나머지의 제 5 내지 제 7 AND 회로(71a∼7ld)만의 출력이 “로우”(Low)레벨로 되고, 이들 7개의 AND 회로의 출력상태의 조합(11ll000)이 동기신호에 대하여 데이터(A)의 지연시간은 3τ인 것을 도시한다. 마찬가지로, 예를 들면 상기 조합이 (lll1100)에서는 지연시간은 4τ, (1l10000)에서는 2τ, (1100000)에서는 τ, (1000000)에서는 지연시간이 “0”으로 검출된다.

도 1로 되돌아가서 상기 마스터(지연값 결정수단)(l5)는 상기 동기 검출수단(18)이 검출한 각 전송 선로(1a∼1e)에서의 데이터의 지연량(τ1∼τ4)을 수신하여 이들의 지연량(τ1∼τ4)에 기초하여 제 l 내지 제 4 전송 선로(1a∼1d)에 삽입해야 할 지연값(τA∼τD)을 각각 결정한다. 이 마스터(l5)의 동작의 상세한 것은 도 5에 도시된 흐름도를 이용하여 후술하기로 한다.

19는 지연값 설정수단으로서, 상기 마스터(l5)가 결정한 각 지연값(τA∼τD)을 받아 이들 지연값(τA∼τD)을 대응하는 전송 선로(1a∼1d)에 삽입하도록, 상기 각 타이밍 조정수단(1Oa∼1Od)에 수 비트의 지연값 설정신호를 출력한다. 각 타이밍 조정수단(10a∼10d)에서는 도 2의 (a)에 도시된 바와 같이, 예를 들면 상기 지연값 설정신호가 2τ의 지연량의 설정을 지시하는 경우에는 2개의 지연회로(20a, 20b)를 지나는 선로(20i)를 선택하도록 셀렉터(21)가 상기 지연값 설정신호에 의해 선택동작한다. 상기 마스터(지연값 결정수단)(15) 및 지연값 설정수단(l9)에 의해 본 발명의 제어수단(50)을 구성한다.

다음으로 상기 동기 검출수단(18), 마스터(15) 및 지연값 설정수단(19)의 동작의 상세한 사항을 도 5의 흐름도를 참조하여 설명하기로 한다.

도 5의 단계 S1에서는 마스터(15)가 동기 사이클에 들어간다고 판단한다. 이 판단은, 예를 들면 소정시간의 경과마다 행해진다. 이 판단시에는 동기 이벤트 발생수단(16)이 동기 사이클 신호를 출력하고, 동기 이벤트가 시작된다. 단계 S2에서는 동기 이벤트의 시작에 의해 동기 사이클이 시작된다. 즉 동기신호 발생수단(l7)이 도 6에 도시된 “로우”레벨의 동기신호를 발생한다. 이 “로우”레벨의 기간은 클록 신호의 1주기를 넘는 기간, 구체적으로는 도 6에 도시된 바와 같이 클록신호의 4주기분으로서 이 기간이 동기 사이클이다. 또한 데이터 발생수단(4)은 상기 “로우”레벨의 동기신호의 출력후의 소정기간(예를 들면 클록신호의 1주기의 기간)의 경과후에 도 6에 도시된 시험용 데이터(A∼D)를 발생하고, 이들의 데이터(A∼D) 및 동기신호가 데이터 출력수단(5)으로부터 제 1∼제 5의 전송 선로(1a∼1e)에 전송된다.

그 후, 단계 S3에서는 동기 검출수단(18)이 상기 “로우”레벨의 동기 신호를 제 5의 전송 선로(1e) 및 데이터 입력수단(6)을 거쳐 수신할 것인지의 여부를 판단하여 이 동기신호의 수신이 검출되면 단계 S4로, 이 동기신호의 수신시를 각 전송 선로(1a∼1d)에서의 신호의 지연량 산출의 기준점(τo)으로 한다.

계속해서 단계 S5∼S8에서는 동기 검출수단(18)이 제 1 내지 제 4의 전송 선로(1a∼1d)를 거친 4개의 데이터(A, B, C 및 D)가 내부에 도달할 것인지의 여부를 검출하여 각 데이터가 도달하면 단계 S9∼S12로, 각각 상기 동기신호의 수신시(τo)로부터 각 데이터의 도달시까지의 시간(τ1∼τ4)을 산출한다.

상기 단계 Sl2 다음은 단계 S13으로, 마스터(지연량 결정수단)(15)가 상기 시간(τ1∼τ4) 중 가장 긴 시간(도 6에서는 시간 τl)을 추출하고, 이 시간(τ1)을 최대시간(τmax)으로 한다. 다음으로 단계 S14∼S17에서는 마스터(15)가 상기 최대 시간(τmax)과 상기 각 시간(τ1∼τ4)의 차를 연산하여 그 결과 얻어지는 각 데이터(A∼D) 사이의 위상 어긋남을 각각 τA(=τmax-τ1=0), τB(=τmax-τ2), τC (=τmax-τ3), τD(=τmax-τ4)로 한다. 계속해서, 단계 S18∼S2l에서는 지연값 설정수단(19)이 상기 얻어진 위상 어긋남(τA, τB, τC 및 τD)을 제 1 내지 제 4의 전송 선로(1a∼1d)에 삽입해야 할 지연시간으로서 설정하는 것과 함께, 제 1 내지 제 4의 전송 선로(1a∼1d)의 타이밍 조정기구(1Oa∼1Od)를 일단 지연값을 “0”에 리세트한 후, 이 삽입해야 할 지연시간(τA∼τD)에 제어하는 것과 함께 필요에 따라 동기신호의 기준점(τo)을 조정하도록 타이밍 조정기구(10e)를 제어하고, 제 5의 전송 선로(1e)의 지연량을 조정한다. 그 후 동기 사이클을 종료한다.

다음으로 동기 사이클로 이행하는 것을 상기 마스터(15)가 어떻게 판단하는지에 대하여 상세히 설명하기로 한다. 상기 마스터(15)는 기술한 바와 같이 소정주기마다, 즉 소정시간을 계측하여 그 시간 경과마다 동기 사이클에 들어간다고 판단한다. 예를 들면, lW의 전력의 LSI에서는 100msec에서 1℃ 변화하는 경우가 있으므로 100msec마다 동기 사이클을 실행한다. 마스터(l5)는 그밖에 다음과 같이 판단할 수도 있다. 즉 전송 선로(la∼1d)의 복수비트의 데이터에 패리티가 부가되는 경우에 그 비트의 전송 에러를 검출하고, 동기 사이클로 이행한다고 판단한다. 이 경우에는 동기 사이클을 실행한 후에 전송 에러가 생긴 데이터의 재송이 필요하다. 또한 다른 판단 방법으로서는 비트 수정 가능한 패리티 기능을 마스터(15)가 구비하고, 비트의 전송 에러 검출시에 그 전송 에러가 생긴 비트를 수정한 후, 동기 사이클로 이행한다고 판단한다. 이 경우에는 전송 에러가 생긴 데이터의 재송은 불필요하다. 또 다른 판단수법으로서는 제 1 및 제 2의 LSI(2), LSI(3) 및 전송 선로(1a∼1e)가 적어도 1개소에 온도 센서를 배치하고, 소정온도 변화한 시점에서 동기 사이클을 실행한다. 예를 들면, 온도가 1O℃만큼 변화하면 신호 스큐는 수 나노초 어긋남을 발생시키므로 1O℃의 온도변화마다 동기 사이클을 실행한다.

따라서 본 실시예에서는 동기 사이클을 설정하고, 이 동기 사이클의 기간을 클록 신호의 1주기를 넘는 기간(예를 들면 클록 신호의 복수 주기)으로 조정하면 이 동기 사이클 내에서 각 전송 선로(la∼1d)를 거친 각 신호(A∼D) 사이의 전파 지연시간의 차를 검출할 수 있고, 그 지연시간차와 같은 지연값을 대응하는 전송 선로(1a∼1d)에 삽입할 수 있으므로 도 7의 (a)에 도시된 바와 같이, 예를 들면 신호(A)에 대하여 신호(B)가 클록신호의 1주기 미만의 지연시간을 갖고, 신호(C)가 클록신호의 l주기 이상 긴 지연시간을 갖는 경우에도, 도 7의 (b)에 도시된 바와 같이 신호(B) 및 신호(C)의 쌍방을 신호(A)와 동일한 클록 주기 내에 조정하는 것이 가능하다.

또 제 1의 LSL2가 메모리 컨트롤러이고, 제 2의 LSI(3)가 메모리인 경우 등에서는 타이밍 조정기구(10a∼10e), 마스터(15), 동기 이벤트 발생수단(16), 동기신호 발생수단(17), 동기 검출수단(18) 및 지연값 설정수단(19)을 한쪽 LSI측(예를 들면 메모리 컨트롤러측)에 집약하면 다른쪽 LSI측(예를 들면 메모리측)의 구성이 간단하게 된다. 이 경우에는 별도로 신호의 리턴 패스가 필요하게 된다.

또한 본 실시예에서는 타이밍 조정기구(1Oa∼1Oe)를 전송 선로(1a∼1e)에 끼워 설치하였으나, 그밖에 제 1의 LSI(2)에 내장하거나, 또는 제 2의 LSI(3)에 내장하거나, 또는 제 1 및 제 2의 LSI(2, 3)의 쌍방에 내장해도 됨은 물론이다. 또 본 실시예에서는 제 5 전송 선로(1e)에 타이밍 조정기구(1Oe)를 배치하였지만, 이 전송 선로(le)는 동기신호(즉, 위상 어긋남을 조정해야 할 원래의 신호와는 다른 신호) 의 전송용이므로 이 타이밍 조정기구(1Oe)는 생략해도 상관없다.

또 본 실시예에서는 제 1 및 제 2의 LSI(2, 3) 사이에서 복수의 신호를 전송하는 경우를 설명하였지만, 동일한 LSI(1개의 칩) 내에 신호 수신부와 신호 출력부가 배치되는 경우에도 이 양자간의 신호의 전송에 본 발명을 적용할 수 있는 것은 물론이다.

도 8은 동기 사이클, 이 동기 사이클 내에서 출력하는 시험용 데이터 및 이 데이터의 변형예를 도시한다. 상기 실시예에서는 동기 사이클을 도 6에 도시된 “로우”레벨의 동기 신호의 출력 기간으로 하였지만, 도 8에서는 동기 사이클은 제 5의 전송 선로(1e)에 상시 출력되고 있는 “하이”의 동기신호가 “로우”로 되는 기간(클록신호의 2주기분의 기간)과, 그 후의 클록신호의 2주기분의 기간의 합계 기간으로 설정된다. 이 동기신호의 “하이”로부터 “로우”로의 하강시(동기 사이클의 개시시)에는 데이터 발생수단(4)은 상기 동기신호와 동일 파형의 신호를 발생하고, 이 신호는 데이터 출력수단(5)에 의해 전송 선로(1a∼1d)에 전송된다(도 8에서는 전송 선로(1a, 1b만의 신호를 그리고 있다). 따라서 동기신호의 “로우”로부터 “하이”로의 상승시에는 이 시점(동기 에지)에서, 전송 선로(la∼1d)에는 “로우”로부터 “하이”로 천이하는 신호가 동시에 전송된다. 이들 신호는 동기 사이클의 종료까지(즉, 동기 에지후의 클록신호의 2주기의 기간에서) “하이”를 유지한다. 따라서 동기 에지 전후의 클록신호의 1주기의 기간(여유기간)에서는 각각 전송 선로(1a∼ld)의 신호에 변화는 없고, 동기 검출수단(18)이 상기 동기 사이클 내에서 이들 전송 선로(1a∼1d)의 신호의 수신시를 각각 검출하면 2신호간의 위상 어긋남이 클록신호의 1주기를 넘는 경우이어도 이들 신호간의 위상 어긋남을 검출할 수 있다. 또 상기 여유 기간을 클록신호의 2주기 이상의 기간에 설정하면 신호간의 위상 어긋남이 클록신호의 2주기를 넘는 경우이어도 각 신호간의 지연량을 검출할 수 있다.

도 9는 동기 사이클의 다른 예를 도시한다. 도 9에서는 동기 이벤트 발생수단(16)이 동기 사이클 신호를 발생한 때는 데이터 발생수단(4)은 “로우” 레벨의 신호를 발생한다. 이 신호의 “로우”레벨의 상태는 클록신호의 소정 주기분(도면에서는 6주기분)계속한다. 이 신호는 데이터 출력수단(5)에 의해 전송 선로(1a∼1d)에 전송된다. 동기 검출수단(18)은 상기 신호의 “로우”레벨의 상태가 6주기 계속된 것을 검출하고, 이 검출 시점을 동기 사이클의 시작 시점으로 인식한다. 이 예에서는 동기 사이클은 클록신호의 3주기분의 기간으로 된다. 이 동기 사이클에서 클록신호의 2주기째의 동기 에지로 데이터 발생수단(4)이 “하이”레벨의 신호를 발생하고, 이 신호를 데이터 출력수단(5)이 각 전송 선로(1a∼1d)에 전송한다. 이 예의 이점은 상기 실시예와 같이 동기신호를 전송하기 위한 특별한 전송 선로(1e)가 불필요하게 되는 점이다.

도 10은 동기 사이클의 또 다른 예를 도시한다. 도 10은 제 1 및 제 2의 LSI(2, 3)가 신호의 송수신을 소정의 프로토콜에 따라 행하는 경우를 도시하며, 동기 사이클을 행하는 프로토콜의 출력에 의해 양 LSI(2, 3)가 동기 사이클에 들어간다. 프로토콜을 출력하는 것은 LSI(2) 및 LSI(3)의 한쪽 또는 다른 회로가 출력해도 상관없다.

도 11은 상기 실시예의 변형예를 도시한다. 도 11은 도 1의 지연시간 조정장치에 대하여, 또 제 2의 LSI(3')로부터 제 1의 LSI(2')에 대하여 신호를 전송하는 기능을 부가한 것이다. 즉 제 1 및 제 2의 LSI(2', 3')에는 각각 데이터의 발생 및 보유를 행하는 데이터 처리수단(25, 26)과 데이터 입출력 수단(27, 28)을 구비한다. 그 밖의 구성은 상기 도면 1과 마찬가지이므로 동일 부분에 동일 부호를 붙여 그 설명을 생략하기로 한다.

또한 도 l2는 상기 실시예의 제 2의 변형예를 도시한다. 도 12는 도 1의 지연시간 조정장치에 대하여, 또 제 3의 LSI(30)를 추가하고, 이 제 3의 LSI(30)를 신호 출력측의 LSI(2)와 병렬로, 제 1 내지 제 5 전송 선로(1a∼1e)에 접속한 것이다. 상기 제 3의 LSI(30)는 상기 제 1의 LSI(2)와 같이 데이터 발생수단(3l)과 데이터 출력수단(32)을 갖는다. 제 3의 LSI(30)에 대응하여 동기 이벤트 발생수단(16) 및 동기신호 발생수단(17)이 부가된다. 다른 구성은 상기 실시예와 마찬가지이다.

또 도 l3은 상기 실시예의 제 3 변형예를 도시한다. 도 13은 도 1의 지연시간 조정장치에 대하여, 또 제 4의 LSI(40)를 추가하며 이 제 4의 LSI(30)를 신호 입력측의 LSI(3)와 병렬로, 제 1 내지 제 5의 전송 선로(1a∼1e)에 접속한 것이다. 상기 제 4의 LSI(30)는 상기 제 2의 LSI(3)와 마찬가지로 데이터 입력수단(4l)과, 데이터 보유수단(42)을 갖는다. 제 4의 LSI(40)에 대응하여 동기 검출수단(18)이 부가됨과 동시에, 제 4의 LSI(40)를 전송 선로(1a∼1e)에 접속하는 5개의 선로에는 각각 별도로 타이밍 조정기구(10a∼10e)가 배치되고, 이들의 타이밍 조정기구(1Oa∼1Oe)는 이들에 대응하여 새롭게 설치한 지연값 결정수단(19)에 의해 지연값이 조정된다. 다른 구성은 상기 제 1 실시예와 같다.

또 이상의 설명에서는 각 전송 선로에 신호로서 데이터를 전송하는 경우를 설명하였으나, 본원 발명은 각 전송 선로에 전송하는 데이터로서 동일한 데이터 또는 복수의 다른 데이터를 이용하는 경우의 쌍방을 포함하고, 또 각 전송 선로에 전송하는 신호로서 동일한 클록 신호를 이용하는 경우에 포함하는 것은 물론이다.

이상 설명한 바와 같이 본 발명의 복수 전송선로간의 지연시간 조정장치 및 조정방법에 의하면, 복수의 전송 선로를 이용하여 각 전송 선로에 신호를 병렬 전송하는 경우에 소정의 동기 사이클을 실행하고, 이 동기 사이클의 기간을 클록 신호의 1주기를 넘는 기간(예를 들면 클록 신호의 복수 주기)으로 할 뿐만 아니라 이 동기 사이클 내에서 신호를 복수의 전송 선로에 전송하고, 이 전송한 신호를 수신하므로, 이 각 신호 사이의 지연량(위상 어긋남)이 가령 클록신호의 1주기를 넘는 긴 지연량이어도 이들의 지연량을 양호하게 검출할 수 있고, 이들 복수의 전송 선로를 거쳐 수신된 신호를 동일 주기의 사이클로 동기시키는 것이 가능하다.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims

신호 출력부와,

상기 신호 출력부에 접속되어 상기 신호 출력부의 출력 신호가 동시에 전송되는 복수의 전송 선로와,

상기 각 전송 선로의 신호를 수신하는 신호 수신부와,

상기 신호 출력부로부터 상기 복수의 전송 선로를 거쳐 상기 신호 수신부에 이르는 경로의 도중에 배치되어 각 전송 선로의 신호전파 지연시간을 조정하는 타이밍 조정수단과,

소정의 동기 사이클을 설정하는 동기 사이클 설정수단과,

상기 동기 사이클 설정수단에 의해 설정된 동기 사이클 내에서 상기 신호 출력부로부터 동시 출력되면서 상기 신호 수신부가 수신한 각 전송 선로의 신호간의 지연량을 검출하는 지연량 검출수단과,

상기 지연량 검출수단이 검출한 각 전송 선로의 신호간의 지연량에 기초하여 상기 타이밍 조정수단을 제어하는 제어수단을 구비하는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

상기 제어수단은,

상기 지연량 검출수단이 검출한 각 전송 선로의 신호간의 지연량에 기초하여 상기 신호 수신부가 상기 각 전송 선로의 신호를 동시에 수신하도록 각 전송 선로에 삽입해야 할 지연량을 결정하는 지연량 결정수단과,

상기 지연량 결정수단에 의해 결정된 각 지연량을 대응하는 전송 선로에 삽입하도록 상기 타이밍 조정수단을 제어하는 지연값 설정수단을 구비하는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

상기 동기 사이클 설정수단은,

소정의 시간 간격으로 동기 사이클을 설정하는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

각 전송 선로로의 신호의 전송은 패리티를 부가하여 행해지고,

상기 동기 사이클 설정수단은,

상기 패리티에 기초하여 신호 수신부가 수신한 신호의 전송 에러를 검출하고, 이 전송 에러가 검출되었을 때 동기 사이클을 설정하는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

신호 출력부, 신호 수신부 및 복수의 전송 선로의 적어도 1개소에 온도센서가 배치되고,

상기 동기 사이클 설정수단은,

상기 온도 센서가 소정 온도 이상의 변화를 검출하였을 때, 동기 사이클을 설정하는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

상기 동기 사이클 설정수단에 의한 동기 사이클의 설정은,

별도로 부가한 전용의 전송 선로에 동기 신호를 전송함으로써 행해지는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

상기 동기 사이클 설정수단에 의한 동기 사이클의 설정은,

상기 각 전송 선로에 동시 전송되는 신호를 소정 기간동안 소정의 전위 레벨로 고정함으로써 행해지는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

신호 출력부와 신호 수신부 사이의 신호 전송은 소정의 프로토콜에 기초하여 행해지고,

상기 동기 사이클 설정수단에 의한 동기 사이클의 설정은 상기 프로토콜의 출력에 의해 행해지는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

상기 타이밍 조정수단은,

복수개의 지연소자와, 이들 지연소자의 조합을 선택하는 선택회로를 구비하는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

상기 타이밍 조정수단은,

상기 복수의 전송 선로와 같은 수 구비되고, 각 타이밍 조정수단은 대응하는 전송 선로의 도중에 배치되는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

상기 지연량 검출수단은,

동기 사이클 내에서 상기 신호 출력부로부터 동시 출력되면서 상기 신호 수신부가 각 전송 선로를 거쳐 수신한 신호 중, 신호 수신부가 가장 늦게 수신한 하나의 전송 선로의 신호를 기준으로 하여 이 기준 신호와 다른 전송 선로의 신호 사이의 지연량을 검출하는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
제 1항에 있어서,

신호 출력부로부터의 복수 신호의 출력은 클록 신호에 기초하여 행해지고,

상기 동기 사이클 설정수단이 설정하는 동기 사이클의 기간은 상기 클록신호의 1주기를 넘는 것을 특징으로 하는 복수 전송 선로간의 지연시간 조정장치.
복수의 전송 선로의 신호간의 동기를 취하는 사이클로서 동기 사이클을 설정하고,

상기 동기 사이클에서 신호 출력부의 출력신호를 복수의 전송 선로에 동시에 전송하고, 상기 복수의 전송 선로의 신호를 신호 수신부에서 수신하고,

상기 동기 사이클 내에서 상기 신호 수신부가 수신한 각 전송 선로의 신호간의 지연량을 검출하고,

상기 검출한 지연량에 기초하여 상기 신호 출력부에서 동시에 출력된 상기 각 전송 선로의 신호가 상기 신호 수신부에서 동시에 수신되도록 각 전송 선로의 지연량을 조정하는 것을 특징으로 하는 복수 전송선로간의 지연시간 조정방법.
제 13항에 있어서,

상기 동기 사이클의 기간은 클록신호의 l주기를 넘는 것을 특징으로 하는 복수 전송선로간의 지연시간의 조정방법.