KR19990003634A - 반도체 소자의 플러그 제조방법 - Google Patents
반도체 소자의 플러그 제조방법 Download PDFInfo
- Publication number
- KR19990003634A KR19990003634A KR1019970027535A KR19970027535A KR19990003634A KR 19990003634 A KR19990003634 A KR 19990003634A KR 1019970027535 A KR1019970027535 A KR 1019970027535A KR 19970027535 A KR19970027535 A KR 19970027535A KR 19990003634 A KR19990003634 A KR 19990003634A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- plug
- insulating film
- bit line
- conductive layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 비트라인 및 메머리 콘택 플러그를 형성하는데 적당한 반도체 소자의 플러그 제조방법에 관한 것으로서, 비트라인 및 메모리 콘택 플러그를 형성하는 반도체 소자의 플러그 제조방법에 있어서, 반도체 기판상에 일정한 간격을 갖는 복수개의 게이트 절연막 및 게이트 전극과 텡스텐 실리사이드 및 제 1 절연막을 차례로 형성하는 단계와, 상기 제 1 절연막상에 반원형태의 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴 및 제 1 절연막과 텅스텐 실리사이드와 게이트 전극 및 게이트 절연막의 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층을 선택적으로 제거하여 셀 내의 액티브영역에 비트라인 및 메모리 콘택 부분에 플러그를 형성하는 단계와, 상기 비트라인의 플러그의 표면이 노출되도록 제 3 절연막을 형성하는 단계와, 그리고 상기 제 3 절연막이 노출된 비트라인 콘택 플러그와 연결되도록 제 2 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 비트라인(Bit-line) 및 메모리 콘택 플러그(Memory Contact Plug)를 형성하는데 적당한 반도체 소자의 플러그 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 플러그 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 플러그 제조방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체 기판(11)상에 게이트 절연막(12) 및 제 1 폴리 실리콘(13)과 텅스텐 실리사이드(14) 및 제 1 질화막(15)을 차례로 형성한다.
이어, 상기 제 1 질화막(15)상에 제 1 포토레지스트(16)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(16)를 패터닝한다.
도 1b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(16)를 마스크로 이용하여 상기 제 1 질화막(15)을 선택적으로 제거하여 복수개의 제 1 질화막 패턴(15a)들을 형성한다.
이어, 상기 제 1 포토레지스트(16)를 제거하고, 상기 제 1 질화막 패턴(15a)들을 마스크로 이용하여 상기 텅스텐 실리사이드(14)와 제 1 폴리 실리콘(13) 및 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(13a)을 형성한다.
그리고 상기 제 1 질화막 패턴(15a)들을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입한다(도면에는 도시되지 않음).
이어, 상기 반도체 기판(11)의 전면에 제 2 질화막을 형성한 후, 에치백 공정을 실시하여 상기 제 1 질화막 패턴(15a) 및 텅스텐 실리사이드(14)과 게이트 전극(13a) 및 게이트 절연막(12)의 양측면에 질화막 측벽(17)을 형성한다.
도 1c에 도시한 바와같이 상기 질화막 측벽(17)을 포함한 반도체 기판(11)의 전면에 제 3 질화막(18) 및 제 1 HLD(High temperature Low Deposition)(19)를 차례로 형성하고, 상기 제 1 HLD(19)상에 제 2 포토레지스트(20)를 도포한 후, 노광 및 현성공정으로 제 2 포토레지스트(20)를 패터닝한다.
여기서 상기 제 3 질화막(18)은 이후 포토공정에서 미스얼라인이 발생할 경우 얼라인 마진을 향상시키기 위해 형성한다.
도 1d에 도시한 바와같이 상기 패터닝된 제 2 포토레지스트(20)를 마스크로 이용하여 상기 반도체 기판(11)의 표면이 일정부분 노출되도록 상기 제 1 HLD(19) 및 제 3 질화막(18)을 선택적으로 제거하여 메모리 콘택용 제 1 콘택홀(21)을 형성한다.
도 1e에 도시한 바와같이 상기 제 2 포토레지스트(20)를 제거하고, 상기 제 1 콘택홀(21)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘을 형성한 후, 에치백 공정을 실시하여 상기 제 1 콘택홀(21)내부에 제 1 실리콘 플러그(22)를 형성한다.
이어, 상기 제 1 실리콘 플러그(22)를 포함한 반도체 기판(21)의 전면에 제 2 HLD(23)를 형성하고, 상기 제 2 HLD(23)상에 제 3 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 제 3 포토레지스트(24)를 패터닝한다.
그리고 상기 패터닝된 제 3 포토레지스트(24)를 마스크로 이용하여 상기 반도체 기판(11)의 표면이 일정부분 노출되도록 상기 제 2 HLD(23) 및 제 1 HLD(19) 및 제 3 질화막(18)을 선택적으로 제거하여 비트 라인 콘택용 제 2 콘택홀(25)을 형성한다.
도 1f에 도시한 바와같이 상기 제 3 포토레지스트(24)를 제거하고, 상기 제 2 콘택홀(25)을 포함한 반도체 기판(11)의 전면에 제 3 폴리 실리콘을 형성하고, 사진석판술 및 식각공정으로 상기 2 콘택홀(25) 내부 및 그에 인접한 제 2 HLD(23)상에만 남도록 상기 제 3 폴리 실리콘을 선택적으로 제거하여 제 2 실리콘 플러그(26)를 형성한다.
그러나 이와같은 종래의 반도체 소자의 플러그 제조방법에 있어서 비트 라인과 메모리 콘택 플러그를 각각의 포토공정에 의하여 형성함으로써 각 포토공정에서 미스얼라인(Misalign)이 발생하고, 각각의 포토공정으로 인한 공정수가 증가하여 비용이 상승하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 비트라인과 메모리 콘택 플러그를 한 번의 포토공정으로 형성함으로써 미스얼라인을 최소로하고 공정수를 줄이도록 한 반도체 소자의 플러그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 플러그 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 플러그 제조방법을 나타낸 공정단면도
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트 절연막
33 : 제 1 폴리 실리콘 33a : 게이트 전극
34 : 텅스텐 실리사이드 35 : 제 1 HLD
36 : 질화막 36a : 질화막 패턴
37 : 제 1 포토레지스트 38 : HLD 측벽
39 : 제 2 폴리 실리콘 39a : 실리콘 플러그
40 : 제 2 포토레지스트 41 : ILD
42 : 제 3 폴리 실리콘
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 플러그 제조방법은 비트라인 및 메모리 콘택 플러그를 형성하는 반도체 소자의 플러그 제조방법에 있어서, 반도체 기판상에 일정한 간격을 갖는 복수개의 게이트 절연막 및 게이트 전극과 텡스텐 실리사이드 및 제 1 절연막을 차례로 형성하는 단계와, 상기 제 1 절연막상에 반원형태의 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴 및 제 1 절연막과 텅스텐 실리사이드와 게이트 전극 및 게이트 절연막의 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층을 선택적으로 제거하여 셀 내의 액티브영역에 비트라인 및 메모리 콘택 부분에 플러그를 형성하는 단계와, 상기 비트라인의 플러그의 표면이 노출되도록 제 3 절연막을 형성하는 단계와, 그리고 상기 제 3 절연막이 노출된 비트라인 콘택 플러그와 연결되도록 제 2 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 플러그 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 플러그 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 반도체 기판(31)상에 게이트 절연막(32) 및 제 1 폴리 실리콘(33)과 텅스텐 실리사이드(34)및 제 1 HLD(35)와 질화막(36)을 차례로 형성한다.
이어, 상기 질화막(36)상에 제 1 포토레지스트(37)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(37)를 패터닝(Patterning)한다.
도 2b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(37)를 마스크로 이용하여 상기 텡스텐 실리사이드(34)의 표면이 일정부분 노출되도록 상기 질화막(36) 및 제 1 HLD(35)를 선택적으로 제거한다.
이어, 상기 제 1 포토레지스트(37)를 마스크로 이용하여 등방성 식각공정으로 표면이 반원형태를 갖는 질화 패턴(36a)을 형성한다.
도 2c에 도시한 바와같이 상기 질화막 패턴(36a)과 제 1 HLD(35)를 마스크로 이용하여 상기 텅스텐 실리사이드(34)와 제 1 폴리 실리콘(33) 및 게이트 절연막(32)을 선택적으로 제거하여 게이트 전극(33a)을 형성한다.
이어, 상기 질화막 패턴(36a) 및 제 1 HLD(35)를 마스크로 이용하여 상기 반도체 기판(31)의 전면에 소오스/드레인용 불순물 이온을 주입한다(도면에는 도시하지 않음).
도 2d에 도시한 바와같이 상기 반도체 기판(31)의 전면에 제 2 HLD를 형성한 후, 에치백 공정을 실시하여 상기 질화막 패턴(36a) 및 제 1 HLD(35)와 텅스텐 실리사이드(34) 및 게이트 전극(33a) 및 게이트 절연막(32)의 양측면에 HLD 측벽(38)을 형성한다.
이어, 상기 HLD 측벽(38)을 포함한 반도체 기판(31)의 전면에 제 2 폴리 실리콘(39)을 형성한다.
도 2e에 도시한 바와같이 상기 제 1 폴리 실리콘(39)의 표면에 에치백(Etch Back) 공정 또는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 질화막 패턴(36a)의 표면보다 낮게 실리콘 플러그(39a)를 형성한다.
이어, 상기 반도체 기판(31)의 전면에 제 3 포토레지스트(40)를 도포한 후, 노광 및 현상공정으로 상기 제 3 포토레지스트(40)를 패터닝한다.
도 2f에 도시한 바와같이 상기 패터닝된 제 3 포토레지스트(40)를 마스크로 이용하여 상기 실리콘 플러그(39a)를 셀 내의 액티브 부분에만 남도록 선택적으로 제거하여 메모리 및 비트라인 콘택을 형성한다.
이어, 상기 제 3 포토레지스트(40)를 제거하고, 상기 반도체 기판(31)의 전면에 ILD(Inter Layer Directic)(41)를 형성하고, 상기 비트라인의 실리콘 플러그(39a)의 표면이 노출되도록 상기 ILD(41)를 선택적으로 제거한다.
그리고 상기 노출된 비티라인의 실리콘 플러그(39a)를 포함한 반도체 기판(31)의 전면에 제 3 폴리 실리콘(42)을 형성한후, 상기 ILD(41)가 제거된 부분의 상기 비트라인의 실리콘 플러그(39a)와 연결되도록 선택적으로 제거한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 플러그 제조방법에 있어서 비트라인 및 메모리 콘택 플러그를 동시에 형성함으로써 메모리 콘택 플러그와 비트라인 콘택 플러그간의 오버레이(Overlay)를 항상 일정한 간격(Pitch)을 유지시키며, 1회의 포토공정 진행에 따른 공정단순화를 기대할 수 있는 효과가 있다.
Claims (5)
- 비트라인 및 메모리 콘택 플러그를 형성하는 반도체 소자의 플러그 제조방법에 있어서, 반도체 기판상에 일정한 간격을 갖는 복수개의 게이트 절연막 및 게이트 전극과 텡스텐 실리사이드 및 제 1 절연막을 차례로 형성하는 단계, 상기 제 1 절연막상에 반원형태의 질화막 패턴을 형성하는 단계, 상기 질화막 패턴 및 제 1 절연막과 텅스텐 실리사이드와 게이트 전극 및 게이트 절연막의 양측면에 제 2 절연막 측벽을 형성하는 단계, 상기 반도체 기판의 전면에 제 1 도전층을 형성하는 단계, 상기 제 1 도전층을 선택적으로 제거하여 셀 내의 액티브영역에 비트라인 및 메모리 콘택 부분에 플러그를 형성하는 단계, 상기 비트라인의 플러그의 표면이 노출되도록 제 3 절연막을 형성하는 단계, 상기 제 3 절연막이 노출된 비트라인 콘택 플러그와 연결되도록 제 2 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 플러그 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전층을 선택적으로 제거할 때 에치백 이나 CMP 공정 등을 사용함을 특징으로 하는 반도체 소자의 플러그 제조방법
- 제 1 항에 있어서, 상기 제 1, 제 2 절연막은 HLD로 형성하고 제 2 절연막 측벽을 형성할 때 상기 제 1 절연막도 표면으로부터 소정부분이 제거됨을 특징으로 하는 반도체 소자의 플러그 제조방법
- 제 3 항에 있어서, 상기 제 2 절연막 측벽을 형성할 때 상기 질화막 패턴 하부의 제 1 절연막은는 제거되지 않고 잔존함을 특징으로 하는 반도체 소자의 플러그 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극상에 텅스텐 실리사이드 및 제 1 절연막으로 더블 캡을 형성함으로써 제 2 절연막측벽을 형성할 때 식각선택비의 차이를 이용하여 이후공정에서 상기 플러그 상부의 폭을 확장시킴을 특징으로 하는 반도체 소자의 플러그 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970027535A KR100244261B1 (ko) | 1997-06-26 | 1997-06-26 | 반도체 소자의 플러그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970027535A KR100244261B1 (ko) | 1997-06-26 | 1997-06-26 | 반도체 소자의 플러그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990003634A true KR19990003634A (ko) | 1999-01-15 |
| KR100244261B1 KR100244261B1 (ko) | 2000-02-01 |
Family
ID=19511316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970027535A KR100244261B1 (ko) | 1997-06-26 | 1997-06-26 | 반도체 소자의 플러그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100244261B1 (ko) |
-
1997
- 1997-06-26 KR KR1019970027535A patent/KR100244261B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100244261B1 (ko) | 2000-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100223832B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100192521B1 (ko) | 반도체장치의 제조방법 | |
| KR20000042460A (ko) | 반도체소자의 비트라인 콘택 형성방법 | |
| KR100244261B1 (ko) | 반도체 소자의 플러그 제조방법 | |
| KR100396686B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR100226778B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100379531B1 (ko) | 반도체 소자의 제조방법 | |
| KR100365755B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100226753B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100215871B1 (ko) | 반도체 소자의 제조방법 | |
| KR100218735B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100396685B1 (ko) | 반도체소자의배선및그제조방법 | |
| KR100317333B1 (ko) | 반도체 소자 제조방법 | |
| KR100252892B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR100314738B1 (ko) | 반도체소자의게이트전극형성방법 | |
| KR100277883B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20040008600A (ko) | 반도체 메모리 소자의 콘택홀 형성방법 | |
| KR100258368B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR0139575B1 (ko) | 반도체 소자 제조방법 | |
| KR100386625B1 (ko) | 반도체 소자의 제조방법 | |
| KR19980077340A (ko) | 반도체소자의 저장전극 형성방법 | |
| KR19990074636A (ko) | 반도체소자의 콘택 형성방법 | |
| KR20000021000A (ko) | 반도체장치의 콘택홀 형성방법 | |
| KR19980017256A (ko) | 반도체 소자의 제조 방법 | |
| KR19990057080A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081027 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |