KR19980087292A - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 기판 상에 형성된 산화막 또는 BPSG로 만들어진 막에 대응하는 층간절연막을 포함하는 반도체 장치를 제조하는 것이 본 제조 방법이다. 여기서, 층간절연막 상에 형성되는 알루미늄 배선층에 대하여 에칭 가스를 사용하여 선택적으로 에칭이 실시된다. 이때, 선택적인 에칭에 의해서 노출된 층간절연막의 표면이 리포밍된다. 그 후, 불화 비정질 카본층이 CVD법 등에 따라서 형성된다. 리포밍하는 한가지 방법에 따르면, 알루미늄 배선층의 선택 에칭 이후, 층간절연막의 표면 상에 플라즈마 공정이 실시되도록 에칭 가스는 CF4를 포함하는 가스로 대체된다. 리포밍하는 또 다른 방법에 따르면, 불화 비정질 카본의 형성 전에 층간절연막의 표면 상에 실리콘의 이온 주입이 실시된다. 상기 리포밍에 의해서, 불화 비정질 카본과 층간절연막 사이의 밀착성을 유지하는 것이 가능하다.

Description

반도체 장치 제조 방법
본 발명은 비정질 탄화 불소를 포함하는 막을 배선층간의 절연막으로 사용하는 반도체 장치를 제조하는 방법에 관한 것이다. 본 출원은 일본국 특허 출원 97-150408호에 기초한 것으로서, 그 내용은 본 명세서에서 참조적으로 설명된다.
최근에는 반도체 장치에 대하여 소형화 및 고속화가 요구되고 있으며, 그 집적도는 향상되었다. 그러므로, 설계 룰에 따라서 0.25㎛ 이하(이하에서는 간단히 0.25㎛ 설계 룰로 한다)로 결정된 구성 소자들이 실리콘 기판 상에 형성된다.
반도체 장치의 소형화 및 고속화를 달성하기 위하여, 개별 소자들의 측정에서의 미세 구조에 더해서 소자간을 결합하는 배선을 위한 다층 구조를 사용하는 것이 중요하다. 배선을 다층 구조로하기 위하여, 배선간을 절연막을 사용하여 분리할 필요가 있다.
소자들의 측정이 미세화 됨에 따라서, 반도체 장치를 소형화하기 위하여 배선 측정 및 배선간의 간격은 미세화된다. 예를 들어, 현재 가장 미세한 구조의 제품을 제공하는 0.35㎛ 설계 룰의 경우, 배선 피치는 약 1.5㎛ 정도이다. “차세대”인 0.25㎛ 설계 룰의 경우, 배선 피치의 범위는 0.8㎛ 에서 1.0㎛ 사이이며, 0.18㎛ 설계 룰의 경우에는, 요구되는 배선 피치의 범위는 약 0.4㎛ 에서 0.6㎛ 사이이다.
배선 측정 및 배선간의 간격이 더 작아짐에 따라서, 배선 용량은 더욱 증대된다. 그러므로, 회로의 동작 속도 및 소비 전력이 더 커진다는 문제점(결점)이 있다. 이러한 문제점에 대처하기 위해, 종래의 산화막계의 재료와 비교해 유전 상수(비유전율)가 낮은 재료를 배선층간의 재료로서 사용할 필요가 있다.
이러한 저 비유전율막의 후보로서, 탄소와 불소(이하, 불화 비정질 카본)로 구성되는 절연막을 제공하는 것이 가능하다. 예를 들어, 약 2.5인 저 비유전율을 갖는 위의 절연막을 사용하는 반도체 장치를 제조하기 위한 종래의 제조 방법의 예를 일본국 특개평 5-74960호 공보(이하 “공보 1”)에서 개시한다.
이하에서, 도 4a, 4b 및 4c를 참조하여 종래의 위의 반도체 장치의 제조 방법(이하에서는, 간단히 “제1 종래예”로한다)에 관한 설명을 한다.
도 4a, 4b 및 4c는 제1 종래예에서의 제조 공정의 순서를 도시하는 공정 단면도이다.
우선, 도 4a에 도시된 바와 같이, 1㎛의 두께를 갖고 알루미늄으로 구성된 제1 배선층(416)이 실리콘 기판(401) 상에 형성된다.
다음으로, 도 4b에 도시된 바와 같이, 재료로서 불화 비정질 카본을 피착하도록, 원료 가스로 C2F4를 사용한 플라즈마 중합체를 사용하여 약 1㎛ 두께를 갖는 층을 형성한다. 유량 250 sccm, 압력 0.1 Torr, 전력 300 W, 및 도포 시간은 10분인 조건에서 이 플라즈마 중합체가 사용된다.
다음, 도 4c에 도시된 바와 같이, 포토리소그래피법을 시행하여 블화 비정질 카본 층 내에 VIA 홀들을 형성하면서, 알루미늄을 사용하여 제2 배선층을 형성하고 패터닝한다. 상술한 조건 하에서, 불화 비정질 카본(408)은 2.4의 비유전율을 갖도록 형성된다.
그러나, 상술한 종래의 반도체 제조 방법에 따라서 산화막 상에 블화 비정질 카본층을 형성할 때는, 밀착성이 불량해서 층이 쉽게 박리된다는 문제점이 있다. 상술한 공보 1은 상술한 문제점에 대한 해결책을 제시하지 않는다. 이 공보 1은 불화 비정질 카본이 실리콘 기판 상에 형성된 예를 단순히 설명할 뿐이다.
본 발명은 산화막 상에 형성된 불화 비정질 카본의 밀착성을 향상시킬 수 있도록 하는데, 이하에서 설명될 것이다. 다시 말하면, 본 발명은 하층의 산화막 표면을 Al 에칭을 실시할 때, 리포밍함으로써 상술한 목적을 달성하는 반도체 장치의 새로운 제조 방법을 제안한다.
다음으로, 산화막의 표면의 리포밍할 수 있도록 설계된 종래예들에 관하여 설명할 것이다.
우선, 아래와 같은 순서의 단계들을 포함하는 방법을 제공하는 반도체 장치의 종래의 제조 방법의 일 실시예(이하 “제2 종래예”로 함)가 일본국 특개평 2-278731호의 공보(“공보 2”로 함)에서 개시된다.
Al 배선이 형성되도록, Al 막의 패터닝을 시행하는 건식 에칭이 실시된다. 패터닝을 한 후, 건식 에칭법 또는 습식 에칭법을 사용하여 Al 막의 표면은 클리닝된다. 이와 같이, Al 표면에 잔유 가스 이온들의 존재에 기인한 VIA 홀들에서의 접촉 저항 증가를 방지하는 것이 가능하다.
상술한 제2 종래예의 내용은 공정 단면도인 도 5a 내지 5e를 참조하여 설명될 것이다.
도 5a에 도시된 바와 같이, 알루미늄(504, 제1 배선층에 대응) 및 실리콘막(511, 반사 방지용으로 제공됨)은 반도체 기판(511) 상에 순서대로 형성된다.
다음에, 도 5b에 도시된 바와 같이, 도 5a의 반도체 장치는 포토레지스트(506)로써 도포되고, 선택적으로 노광하여 마스크를 형성한다. Al에 대하여 에칭 가스를 사용하여, 실리콘막(511) 및 알루미늄부들(504)이 선택적으로 에칭된다.
이때, 도 5c에 도시된 바와 같이 포토레지스트(506)가 박리된다. 이후, 실리콘막에 에칭 가스를 사용한 에칭을 실시하여 실리콘막(511)을 제거한다.
도 5d에 도시된 바와 같이, 잔유 가스 이온들(513)은 알루미늄(504) 상에 존재한다. 그래서, Ar과 같은 불활성 가스(514)를 사용한 플라즈마 에칭법이 실시되어 잔유 가스 이온들(513)이 제거된다.
다음, 도 5e에 도시된 바와 같이, 플라즈마 CVD법이 실시되어 SiNx막(515)이 형성된다. 거기에, VIA홀들(509)이 SiNx막(515) 내에 형성된다. 그 후, VIA홀들(509)과 접촉하는 SiNx막(515) 상에 알루미늄을 사용하여 제2 배선층(516)이 형성된다.
다음으로, 반도체 장치의 종래의 제조 방법의 또 다른 실시예(이하 “제3 종래예”으로 함)가 설명되는데, 이는 일본국 특개소 63-287036호의 공보(“공보 3”으로 함)에서 개시된다. 제3 종래예의 내용은 공정 단면도인 도 6a 내지 6d를 참조하여 설명될 것이다.
도 6a에 도시된 바와 같이, 반도체 기판(601) 상에 제1 층간절연막(602), 알루미늄(604, 제1 배선층에 대응) 및 반사방지용 실리콘막(611)이 순서대로 형성된다. 포토리소그래피 공정 및 반응성 이온 에칭을 사용하여, 실리콘막(611) 및 알루미늄(604)이 선택적으로 에칭된다.
이때, 도 6b에 도시된 바와 같이, 실리콘막(611)이 에칭에 의해 제거된다. 다음으로, 도 6c에 도시된 바와 같이, 아르곤 가스를 사용한 RF 스퍼터 에칭 공정이 베드(또는 기판)인 제1 층간절연막(602)의 표면 뿐만아니라 알루미늄(604) 상에 실시된다.
그 후, 도 6d에 도시된 바와 같이, 제3 종래예는 제2 층간절연막(618)을 피착한다. VIA홀들(609)이 제2 층간절연막(618) 내에 형성된다. 이때, 선택 에칭을 사용함으로써 VIA홀들(609)과 접촉하는 제2 층간절연막(618) 상에 제2 배선층으로서 알루미늄(604A)이 형성된다. 이에 수반하여, 피착용 베드로서 사용되는 알루미늄막의 표면에 에칭 반응 생성물이 밀착된다. 그래서, 제2 층간절연막(618)의 피착 전에, 제3 종래예는 에칭에 의해서 에칭 반응 생성물을 제거한다. 이와 같이, 알루미늄막 상에 형성된 층간절연막의 밀착성을 강화하는 것이 가능하다.
종래 제조 방법들은 알루미늄 배선 상에 형성된 층간절연막의 밀착성만을 향상시키는 것을 목적으로 한다. 그러나, 이 방법들은 층간막들 사이의 밀착성은 고려되지 않는다. 게다가, 종래 제조 방법들은 산화막 상의 불화 비정질 카본의 형성에 효과적이지 않다.
비정질 카본을 사용하는 층간 형성법에서는, 비정질 카본이 직접 산화막에 밀착하는데, 여기서 비정질 카본층은 양호한 밀착성을 갖고 형성되지 않으며, 쉽게 박리되는데, 이는 종래 방법들이 해결할 수 없는 문제점이다.
산화막 상으로 직접 밀착된 불화 비정질 카본의 밀착 불량을 개선할 수 있는 반도체 장치의 제조 방법을 제공하는 것이 본 발명의 목적이다.
배선의 단락 회로 결함 및 개방 회로 결함의 발생을 감소시킴으로써, 고수율을 갖는 반도체 장치를 제조할 수 있는 제조 방법을 제공하는 것이 본 발명의 또 다른 목적이다.
본 발명의 제조 방법은 반도체 장치를 제조하는 것을 제공하는데, 이 반도체 장치는 반도체 기판 상에 형성된 산화막 또는 BPSG로 만든 막에 대응하는 층간절연막을 포함한다.
우선, 층간절연막 상에 형성된 알루미늄 배선층에 대하여 에칭 가스를 사용하는 선택적 에칭이 실시된다. 이때, 선택적 에칭에 의해 노출되는 층간절연막의 표면이 리포밍된다. 그 후, 불화 비정질 카본층이 CVD법 등에 따라서 형성된다.
리포밍하는 한 방법에 따라서, 알루미늄 배선층의 선택적 에칭 이후, 층간절연막의 표면 상에 플라즈마 공정이 실시되도록, 에칭 가스가 CF4를 포함하는 가스로 대체된다. 리포밍하는 또 다른 방법에 따라서, 불화 비정질 카본의 형성 전에, 실리콘의 이온 주입이 층간절연막의 표면 상에 실시된다.
리포밍때문에, 불화 비정질 카본과 층간절연막간의 밀착성을 유지하는 것이 가능하다. 그래서, 배선의 단락 회로 결함 및 개방 회로 결함의 발생을 감소시키는 것이 가능하다.
도 1a, 1b, 1c, 1d, 및 1e는 본 발명의 제1 실시예에 따른 제조 방법에 따라서 제조된 반도체 장치의 단면들을 도시하는 공정단면도.
도 2는 종래 실시예들과 비교해 본 발명의 실시예들에 관하여 웨이퍼 상의 불화 비정질 카본 상의 박리 개소수를 도시하는 그래프.
도 3은 본 발명의 제2 실시예에 따른 제조 방법에 따라서 제조된 반도체 장치의 단면을 도시하는 단면도.
도 4a, 4b 및 4c는 제1 종래예에 따른 제조 방법에 따라서 제조된 반도체 장치의 단면을 도시하는 공정단면도.
도 5a, 5b, 5c, 5d,5e 및 5f는 제2 종래예에 따른 제조 방법에 따라서 제조된 반도체 장치의 단면을 도시하는 공정단면도.
도 6a, 6b, 6c 및 6d는 제3 종래예에 따른 제조 방법에 따라서 제조된 반도체 장치의 단면을 도시하는 공정단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판
2 : 제1 층간절연막
3 : 제1 베리어 금속층
4 : 제1 알루미늄층
5 : 제1 티타늄 질화물층
6 : 포토레지스트
7 : 포러스 손상층
8 : VIA 홀
본 발명의 본 실시예에 의해 설명된 반도체 장치의 제조 방법은 다음과 같은 공정에 의해 주로 실시된다.
알루미늄 배선이 선택 에칭된다. 이때, 알루미늄 배선 아래에 형성된 산화막의 표면은 리포밍된다. 그 후, 본 실시예는 불화 비정질 카본의 형성을 시작한다.
산화막의 표면을 리포밍하는 방법으로서, 다음과 같은 두가지 방법이 있다.
첫번째 방법은 알루미늄 에칭 후에 산화막의 표면 상에 CF4를 포함하는 가스를 사용하여 플라즈마 공정을 실시하는 것이다. 두번째 방법은 불화 비정질 카본의 형성 전에 이온 주입을 실시하는 것이다.
본 발명의 본 실시예에 따라서, 알루미늄 배선의 에칭 후, 알루미늄 배선 아래에 위치된 산화막의 표면 상에 리포밍을 시행하도록, 반도체 제조 방법이 설계된다. 이와 같이, 산화막과 불화 비정질 카본 사이의 밀착성을 유지하는 것이 가능하다. 또한, 불화 비정질 카본 위에 위치된 배선 및 층간막이 박리될 때 발생할 수 있는 배선의 개방 회로 결함 및 단락 회로 결함의 발생을 방지할 수 있다.
다음으로, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 1a 내지 1e는 본 발명의 제1 실시예에 따른 제조 방법의 단계들에 따른 반도체 장치의 단면들을 도시하는 공정단면도이다.
도 1a는 본 발명의 제1 실시예의 방법으로 제조되는 반도체의 단면도를 도시한다. 여기서, 제1 층간절연막(2)이 반도체 기판(1) 상에 약 800㎚ 의 두께로 형성된다. 제1 층간절연막(2)은 BPSG(“Boronpho sphosilicate glass”의 약어임) 등의 재료로 만들어진다. 컨택홀들(도시 생략)의 개구의 형성 이후, 스퍼터링법 등에 의해 제1 층간절연막(2) 상에 제1 베리어 금속(3, barrier metal), 제1 알루미늄(4) 및 제1 티타늄 질화물(5, titanium nitride)의 층들이 순서대로 형성된다. 여기서, 알루미늄(4)은 제1 배선층으로 사용되고, 이후에 실시될 포토리소그래피 공정에서 제1 티타늄 질화물(5)는 반사방지용으로 사용된다. 이때, 티타늄 질화물층(5)이 포토레지스트(6)로 도포된다. 통상의 포토리소그래피 프로세스를 사용하여, 포토레지스트(6)가 패터닝된다. 그 후, Cl2와 N2의 혼합 가스(대략 4:1 내지 5:1의 혼합률)를 사용하여, 예를 들어, 약 10 mTorr의 기압 및 약 100 W의 RF 전력 조건하에서 제1 티타늄 질화물(5), 제1 알루미늄(4) 및 제1 베리어 금속(3)이 선택적으로 에칭된다.
도 1a의 반도체가 에칭되어 도 1b의 반도체를 형성하도록, 상술한 에칭 가스는 CF4로 교체된다. 제1 베리어 금속(3)의 에칭의 완결 후에는, 제1 층간절연막(2)이 노출된다. 다음으로, 도 1c에 도시된 바와 같이, 포러스 손상층(7, porous damage layer)이 제1 층간절연막(2)의 표면 상에 형성된다. 여기서, CF4의 유량은 20 sccm, RF 전력은 500 W, 및 기압은 20 mTorr 의 조건하에서, 플라즈마 공정이 CF4를 사용하여 실시된다.
이때, 도 1d에 도시된 바와 같이, O2플라즈마를 사용하여 포토레지스트(6)가 박리되고; 그 후, 플라즈마 CVD법을 사용하여 불화 비정질 카본층(8)이 형성된다.
다음으로, 도 1e의 반도체 장치는 다음 단계들에 따라서 제조된다.
VIA 홀들(9)이 선택적으로 개구된다. 이때, VIA 홀들(9)의 내벽이 제2 베리어 금속(3B)로 도포되도록, 스퍼터링법에 의해 제2 베리어 금속층(3B)이 형성된다. 텅스텐(17)이 VIA 홀들(9) 내에 장착된다. 제2 알루미늄층(4B) 및 제2 티타늄 질화물층(5B)이 형성되어, 스퍼터링법 등에 의해서 반도체의 전 표면을 도포한다. 여기서, 제2 알루미늄(4B)은 제2 배선층에 대응하며, 제2 티타늄 질화물(5B)는 반사방지용으로 사용된다. 이때, 반도체 상에 순서대로 형성되는 제2 티타늄 질화물층(5B), 제2 알루미늄층(4B), 및 제2 베리어 금속층(3B)은 포토리소그래피법 및 반응성 이온 에칭을 사용하여 패터닝된다. 그 후, 실리콘 질화물막으로된 커버막(10)이 상술한 반도체 전체를 덮도록 형성된다.
다음으로, 반도체 장치의 제1 실시예의 실시를 도2를 참조하여 설명한다. 도 2는 크기가 6 인치인 한 웨이퍼에 대해 박리가 발생하는 박리 개소수를 도시하는데, 여기서 본 발명의 실시예들이 종래예들과 비교된다. 도 2는 본 발명의 제1 실시예가 종래예들에 비해 명확히 우수하다는 것을 보인다.
종래예들에서는, 웨이퍼 상의 불화 비정질 카본 상에서 박리가 발생하는 박리 개소수는 “100” 이상이다. 이와 대조적으로, 본 발명의 제1 실시예는 거의 0인 박리 개소수를 갖는다.
다음으로, 도3을 참조하여 본 발명의 제2 실시예에 관하여 설명한다. 도 3은 본 발명의 제2 실시예에 따른 제조 방법에 따라서 제조된 반도체 장치의 단면을 도시하는 단면도이다. 상세하게는, 본 발명의 제1 실시예에 따른 제조 방법에 따라서 제조된 반도체 장치의 공정단면도인 도 1b에 도시된 상술한 단면에 도 3에 도시된 단면이 대응한다. 포러스 손상층의 형성을 제외하고는 제2 실시예의 제조 방법은 상술한 제1 실시예의 제조 방법과 거의 동일하다. 이와 같은 이유로, 도 3에서의 제2 실시예를 설명하기 위한 도면들이 생략되었다.
제2 실시예에서는, Si 이온들(23)의 주입에 의해 제1 층간절연막(2)의 표면 상에 손상층이 형성된다. 여기서, 20 keV 내지 100keV 범위의 에너지 및 1E16(1×1016) ㎝-2내지 1E17(1×1017) ㎝-2범위의 도즈량의 조건하에서, Si 이온들(23)의 주입이 실시된다.
손상층의 상술한 형성에 따라서, BPSG 등으로 만들어진 산화막계의 절연막에 대응하는 제1 층간절연막(2)의 표면 상에 손상층을 형성하는 것이 가능하다. 또한, 제1 층간절연막의 표면 상에 다량의 실리콘을 포함하는 영역을 형성하는 것도 가능하다. 이 영역은 쉽게 불화 비정질 카본(8)과 결합될 수 있다. 그래서, 반도체 장치의 막들 또는 층들 사이의 밀착성을 더욱 향상시키는 것이 가능하다.
도 2에 도시된 바와 같이, 제2 실시예는 6-인치 웨이퍼 상에 거의 0인 박리 개소수를 갖는다.
간단히 말하면, 알루미늄 배선의 에칭 후에, 알루미늄 배선층 아래에 위치된 산화막의 표면이 포러스되도록 본 발명의 실시예들은 설계된다.
이와 같이, 본 발명은 아래와 같은 효과를 제공할 수 있다.
불화 비정질 카본과 하층인 산화막 사이의 밀착성을 유지할 수 있다. 또한, 불화 비정질 카본 위에 위치된 배선 및 층간막들의 박리 현상에 의해서 야기되는 개방 회로 결함 및 단락 회로 결함의 발생을 감소시킬 수 있다. 따라서, 반도체 장치의 신뢰도 및 제조 수율을 뚜렷하게 향상시킬 수 있다.
본 발명은 중요한 특성들의 사상으로부터 벗어남이 없이 다른 형태들로도 구현될 수 있으므로, 본 실시예들이 도시된 것에 제한되지 않으며, 본 발명은 상세한 설명보다는 첨부된 청구항들에 의해서 정의되기 때문에, 본 발명의 범주 내에 포함되는 모든 변경들 또는 그 범주와 등가들은 상기 청구항들에 포함되어야 한다.

Claims (15)

  1. 반도체 장치 제조 방법에 있어서: 알루미늄 배선들을 선택적으로 에칭하는 단계; 상기 알루미늄 배선들 아래에 위치된 산화막의 표면을 리포밍하는 단계; 및 유기층간막을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 산화막의 표면을 리포밍할 때, 상기 알루미늄 배선의 에칭 이후 플라즈마 공정이 CF4를 사용하여 함유하는 가스를 실시되는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 산화막의 표면을 리포밍할 때, 상기 알루미늄 배선의 에칭 이후 이온 주입이 실리콘에 관하여 실시되는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 유기층간막이 불화 비정질 카본으로 만들어지는 반도체 장치 제조 방법.
  5. 반도체 장치 제조 방법에 있어서: 반도체 기판 상의 절연막 상에 금속 배선층을 선택적으로 에칭하는 단계; 상기 에칭에 의해 노출된 상기 절연막의 표면을 리포밍하는 단계; 및 상기 금속 배선층 및 상기 절연막을 덮는 유기층간막을 형성하는 단계를 포함하는 반도체 장치 제조 방법
  6. 제5항에 있어서, 상기 금속 배선층이 알루미늄 배선층을 포함하며, 상기 유기층간막은 불화 비정질 카본으로 만들어지는 반도체 장치 제조 방법.
  7. 제5항에 있어서, 상기 금속 배선층의 에칭 이후 CF4를 함유하는 가스를 사용하여 상기 절연막의 표면 상에 플라즈마 공정을 실시하거나 불화 비정질 카본으로 만들어지는 상기 유기층간막의 형성 전에 실리콘의 이온 주입을 실시함으로써 상기 절연막의 표면 상에 리포밍이 실시되는 반도체 장치 제조 방법.
  8. 반도체 장치 제조 방법에 있어서: 반도체 기판 상의 절연막 상에 알루미늄 배선층을 형성하는 단계; 상기 알루미늄 배선층 상에 도포되어 소정의 패턴을 갖고 있는 레지스트를 마스크로 사용하여 상기 알루미늄 배선층의 건식 에칭을 실시하는 단계; CF4가스를 사용하여 건식 에칭에 의해 노출된 절연막의 표면 상에 손상층을 형성하는 단계; 상기 레지스트를 박리하는 단계; 및 상기 반도체 장치의 전체 표면 상에 불화 비정질 카본막을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 알루미늄 배선층의 건식 에칭 이후 이온 주입이 실리콘에 관하여 실시되는 반도체 장치 제조 방법.
  10. 반도체 장치 제조 방법에 있어서: 포토리소그래피 공정을 사용하여 반도체 기판의 층간절연막 상에 형성되는 알루미늄으로 만들어진 제1 배선층 상에 도포된 포토레지스트의 패터닝을 실시하는 단계; 에칭 가스를 사용하여 상기 제1 배선층에 대하여 선택적으로 에칭을 실시하는 단계; 상기 선택적인 에칭에 의해 노출된 상기 층간절연막의 표면을 리포밍하는 단계; O2플라즈마를 사용하여 상기 포토레지스트를 박리하는 단계; CVD법에 따라서 불화 비정질 카본층을 형성하는 단계; 상기 불화 비정질 카본층을 통과하는 VIA홀을 형성하는 단계; 및 상기 VIA 홀을 경유하여 상기 제1 배선층과 접촉하는 알루미늄으로 만들어진 제2 배선층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 층간절연막의 표면의 리포밍은 상기 선택적인 에칭에 의해 노출된 상기 층간절연막의 표면 상에 포러스 손상층이 형성되도록 CF4가스를 사용하여 실시되는 플라즈마 공정에 의해서 달성되는 반도체 장치 제조 방법.
  12. 제10항에 있어서, 상기 층간절연막의 표면의 리포밍은 상기 선택적인 에칭에 의해 노출된 층간절연막의 표면 상에 손상층이 형성되도록 실리콘의 이온 주입을 실시함으로써 달성되는 반도체 장치 제조 방법.
  13. 제10항에 있어서, 상기 층간절연막은 BPSG로 만들어지는 반도체 장치 제조 방법.
  14. 제10항에 있어서, 상기 에칭 가스는 Cl2와 N2를 포함하는 혼합 가스인 반도체 장치 제조 방법.
  15. 제10항에 있어서: 상기 제2 배선층을 패터닝하는 단계; 및 실리콘 질화물로 만들어진 커버막을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
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