KR19980087030A - Mis구조를 가진 반도체 장치의 제조방법 - Google Patents

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Abstract

개시된 내용은, 게이트 절연막이 대략 3㎚이하의 박막인 경우에도 붕소 침투 현상이 발생하는 것을 방지하는, MIS구조가 제공된 반도체 장치의 제조방법에 관한 것이다. 실리콘 질화막을 반도체 기판 상에 형성한 후, 열산화, 이온 주입 또는 플라스마 도핑법과 같은 적절한 과정에 의해 산소를 실리콘 질화막 내로 도핑하여서 실리콘 산질화막을 형성하며, 이 실리콘 산질화막은 실리콘 산질화막과 기판 사이의 계면을 따라서 뻗쳐있는 산소-리치 영역을 갖는다. 이 산소-리치 영역은 실리콘 산질화막의 나머지 영역 보다 산소 농도가 더 높다. 실리콘 산질화막의 적어도 일 부분은 MISFET의 게이트 절연막으로 작용한다. 다음으로, MISFET의 게이트 전극을 실리콘 산질화막 상에 형성한다. 붕소-도핑 게이트 전극의 각 측면에서 MISFET의 한 쌍의 소스-드레인 영역을 기판에 형성하기 위해, 기판 내로 도펀트를 선택적으로 주입한다. 마지막으로, 기판 내로 주입된 도펀트를 활성화 또는 서냉하기 위해 기판을 열처리한다.

Description

ＭＩＳ구조를 가진 반도체 장치의 제조방법
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 기판 상에 소위 금속-절연체-반도체 전계효과 트랜지스터(Metal-Insulator-Semiconductor Field-Effect Transistor:이하 MISFET라 한다)를 제조하는 방법에 관한 것이다.
종래에는, MISFET의 게이트 절연체로서, 우수한 절연성, 우수한 신뢰성 및 낮은 계면준위를 갖는, 실리콘 디옥사이드(SiO2)막을 주로 사용하였다. 이 경우, MISFET는, 예를 들어, 다음의 방법으로 제조하였다.
먼저, 도 1a에 도시하듯이, 분리 영역(isolation region)(102)을, 선택적인 산화과정, 즉 실리콘의 부분 산화(LOCOS) 과정에 의해, n- 또는 p-형 단일-결정 실리콘(S1) 기판(101)의 주요 표면에 형성한다. 그리고 나서, 실리콘 디옥사이드(SiO2)막(108)을 열산화 과정에 의해 기판(101)의 노출 표면에 형성한다.
그 다음으로, 도 1b에 도시하듯이, 게이트 전극(105)을 SiO2막(108)상에 형성한다. 그리고 나서, 한 쌍의 측벽 공간(106)을 게이트 전극(105)의 각 측면에서 SiO2막(108)상에 형성한다. 이 한 쌍의 측벽 공간(106)은 주로 SiO2로 제조한다.
마스크로서 분리 영역(102), 게이트 전극(105) 및 한 쌍의 측벽 공간(106)을 사용하여, 붕소(B)와 같은 p-형 도펀트 또는 비소(As)와 같은 n-형 도펀트를, 기판(101)의 전도 형태에 따라서, SiO2막(108)을 매개로 하여, 선택적으로 기판(101)의 표면 영역으로 이온-주입한다. 그래서, 도 1c에 도시하듯이, 한 쌍의 p-형 또는 n-형 소스/드레인 영역(107)을, 게이트 전극(105)의 양 측면에서, 기판(101)에 형성한다.
또한, 상기 이온-주입 과정 동안, p-형 또는 n-형 도펀트를 게이트 전극(105)으로도 주입하기 때문에, 이온-주입 게이트 전극을 도 1c에서 참조부호(105a)로 표시한다.
마지막으로, 한 쌍의 소스/드레인 영역(107)을 형성하는 단계 동안, 기판(101)에 주입된 도펀트 원자들을 활성화 또는 서냉하기 위해, 기판(101)을 열처리한다.
그래서, p- 또는 n-채널 MISFET을 한 쌍의 소스/드레인 영역(107), SiO2막(108), 및 게이트 전극(105a)에 의해, n-형 또는 p-형 단일-결정 실리콘 기판(101)상에 형성한다. 이 게이트 전극(105a)의 바로 아래에 위치한 SiO2막(108)의 부분이 MISFET의 게이트 절연체로서 작용한다.
근래에는, MISFET를 더욱 미세화하고 그 성능을 향상하기 위해, 게이트 절연막이 더 박막일 것이 요청되고 있다. 이러한 요구에 대처하기 위해, p-형 다결정 실리콘(예를 들어, 폴리실리콘)을 p-형 MISFET에서 게이트 전극을 형성하기 위해 종종 사용하였다. p-형 폴리실리콘을 p-형 도펀트, 주로 붕소(B)를 비도핑 폴리실리콘에 도핑하여서 제조하였다.
게이트 전극(105a)을, 도 1a∼1c에 도시한 종래의 방법으로, 붕소-도핑 폴리실리콘으로 제조한 경우, 다음의 문제점이 발생한다.
특히, 기판(101) 내로 주입한 도펀트 원자들을 활성화 또는 서냉하기 위한 열-처리 과정 동안, 게이트 전극(105a) 내로 도핑된 붕소 원자들은 SiO2막(108)을 통해서 침투하며, 그리고 나서, SiO2막(108)을 통해서 침투된 붕소 원자들이, 한 쌍의 소스/드레인 영역(107)사이의 SiO2막(108) 바로 아래의 기판(101) 부분(101a)으로 확산하는 경향이 있다. 기판의 이 부분(101a)을 채널 영역이라고 칭한다. 채널 영역(101a)으로 확산한 붕소 원자들은 MISFET의 임계 전압을 변동시키고 일탈시킬 것이다.
게이트 절연막(108)을 통한 붕소 원자들의 침투를 붕소 침투(boron penetration)현상이라고 칭한다.
이 붕소 침투현상이 발생하는 것을 방지하기 위해, 게이트 절연막으로서 질소(N)(예를 들어, 질소-도핑 SiO2)로 도핑된 SiO2막을 사용한 향상된 방법이 개발되었으며, 이 방법이 C. Lin등에 의해 작성된, 초박막(32-36Å) 산소-산화물 및 N2O/NO 산화질화물의 누출 전류, 신뢰성, 및 붕소 침투라는 제목으로, 1996의 IEDM 테크닉컬 다이제스트, 331-334p에 기재되어 있다.
그러나, 이 방법은 다음과 같은 문제점을 가지고 있다.
첫 번째로, 질소-도핑 SiO2를 게이트 절연막을 형성하기 위해 사용하며, 그래서 채널 영역(101a)에서의 캐리어의 이동도가, 비도핑 SiO2를 게이트 절연막을 형성하기 위해 사용한 경우보다 저하된다. 결과적으로, MISFET의 성능이 떨어진다.
두 번째로, 붕소 침투 현상을 방지하기 위해, 질소-도핑 SiO2막의 질소의 도핑 농도를 게이트 절연막의 두께를 감소시키면서 증가할 필요가 있다. 예를 들어, 만일 게이트 절연막이 대략 3㎚이하의 박막이면, 질소-도핑 SiO2막의 질소의 도핑 농도를 10% 이상으로 할 필요가 있다. 그러나, 이것은 다음의 이유 때문에 실현하는 것이 매우 어렵다.
특히, 질소-도핑 SiO2막은 질소 산화물(예를 들어, NO 또는 N2O)을 함유하는 분위기에서 비도핑 SiO2막을 열처리 하여서 주로 형성한다. 그래서, 비도핑 SiO2막은, 질소로 도핑될 뿐만 아니라 열-처리 과정에서 산화되기도 한다. 이 산화는 결과 물인 질소-도핑 SiO2막의 두께를 불가피하게 증가시킨다. 결과적으로, 상기 열-처리 과정에 의해 질소-도핑 SiO2막의 질소의 도핑 농도를 10% 이상으로 증가시키는 것이 쉽지 않다. 이것은, 만일 게이트 절연막이 대략 3㎚ 이하의 박막인 경우, 질소-도핑 SiO2막을 사용하여서 붕소 침투 현상을 방지하는 것이 어렵다는 것을 의미한다.
더욱이, 게이트 절연막을 형성하기 위해 비도핑 SiO2대신 실리콘 질화물(SiNx)을 사용하는 기술이 알려져 있으며, 이것은, 예를 들어, 1994년에 발행된 일본 특허공개공보 59-172729에 기재되어 있다. 그러나, 이 기술은, 실리콘 질화막과 단일-결정 실리콘 기판 사이의 계면 준위가 높기 때문에, MISFET의 하위 임계 특성이 감소한다는 문제점이 있다.
본 발명의 목적은, 게이트 절연막이 대략 3㎚ 이하의 박막이여도, 붕소 침투 현상이 발생하는 것을 방지하는 MIS구조를 가진 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 임계 전압 변동을 줄이는 MIS구조를 가진 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 캐리어 이동도 감소와 같은 MISFET의 어떤 성능 감소 및 하위 임계 특성의 악화 없이, 게이트 절연막의 두께를 대략 3㎚ 이하로 줄일 수 있는 MIS구조를 가진 반도체 장치의 제조방법을 제공하는데 있다.
도 1a∼1c는 종래의 실리콘 기판 상에서의 MISFET 제조방법을 나타내는 각각의 부분 단면도이며,
도 2a∼2c는 본 발명의 제 1실시예에 따른 실리콘 기판 상에서의 MISFET 제조방법을 나타내는 각각의 부분 단면도이며,
도 3a∼3d는 본 발명의 제 2실시예에 따른 실리콘 기판 상에서의 MISFET 제조방법을 나타내는 각각의 부분 단면도이며,
도 4a∼4d는 본 발명의 제 3실시예에 따른 실리콘 기판 상에서의 MISFET 제조방법을 나타내는 각각의 부분 단면도이며,
도 5는 제 1, 제 4 및 제 5실시예에 따른 MISFET 제조방법에서의 실리콘 산질화막의 상세한 구조를 나타내는 확대 모식 단면도이며,
도 6은 제 2 및 제 3실시예에 따른 MISFET 제조방법에서의 실리콘 산질화막의 상세한 구조를 나타내는 확대 모식 단면도이며,
도 7은 열-처리 온도와 임계 전압 변동 사이의 관계를 나타내는 그래프이며,
도 8은 게이트 전도체 두께와 임계 전압 변동 사이의 관계를 나타내는 그래프이다.
상기 목적과 함께 특별히 언급하지 않은 목적도 다음의 설명으로부터 본 분야에서 분명하게 이해될 것이다.
본 발명에 따른 반도체 장치의 제조방법은, 다음의 단계:
(a) 반도체 기판 상에 실리콘 질화막을 형성하는 단계;
(b) 이 실리콘 질화막 내로 산소를 도핑하여서, 실리콘 산질화막(oxygen-doped silicon nitride film)을 형성하는 단계로서, 이 실리콘 산질화막은 실리콘 산질화막과 기판 사이의 계면을 따라서 뻗어있는 산소-리치 영역(oxygen-rich region)을 가지며,
이 산소-리치 영역이 실리콘 산질화막의 나머지 영역보다 산소 농도가 더 높으며, 실리콘 산질화막의 적어도 일 부분이 MISFET의 게이트 절연막으로서 작용하는 단계;
(c) 실리콘 산질화막 상에 MISFET의 게이트 전극을 형성하는 단계;
(d) 붕소-도핑 게이트 전극의 각 측면에서 MISFET의 한 쌍의 소스/드레인 영역을 기판에 형성하기 위해 기판 내로 도펀트를 선택적으로 주입하는 단계; 및
(e) (d)단계에서 기판 내로 주입된 도펀트를 활성화 또는 서냉하기 위해 기판을 열-처리하는 단계를 함유한다.
본 발명에 따른 바람직한 실시예에서는, 실리콘 질화막 내로 산소를 도핑하는 (b)단계를, 산소-함유 분위기(oxygen-containing atmosphere)에서 실리콘 질화막과 함께 기판을 열산화 하여서 행한다. 이 경우, (b)단계를 간단히 행할 수 있다는 부가적인 이점이 있다.
열산화는 700∼900℃의 온도에서 행하는 것이 바람직하다. 온도가 700℃보다 낮은 경우에는, 채널 영역에서 캐리어의 충분히 높은 이동도가 실현되지 않는다. 온도가 900℃보다 높은 경우에는, 획득할 수 있는 산화비가 지나치게 높아서, 실리콘 산질화막의 두께 조절 능력이 불충분하게 낮다.
산소-함유 분위기로서는, 산소(O2) 가스 또는 산소와 수소(H2)의 혼합 가스를 사용하는 것이 바람직하다. 산소-함유 분위기의 산소 농도는 필요에 따라서 20∼100%부피로 설정하는 것이 바람직하다.
본 발명의 또 다른 바람직한 실시예에서는, 실리콘 질화막으로 산소를 도핑하는 (b)단계를, 실리콘 질화막으로 산소를 이온-주입하고 산소-주입 실리콘 산화막을 열-처리 하여서 행한다. 이 경우, 실리콘 산질화막의 산소-리치 영역을 쉽게 형성할 수 있다는 부가적인 이점이 있다.
실리콘 질화막으로의 산소의 이온 주입을, 필요에 따라서, 어떤 이온 주입 조건하에서 행할 수 있다.
산소 이온의 도즈는, 5×1013∼5×1015원자/㎠로 설정하는 것이 바람직하며, 더 바람직하게는 5×1014∼5×1015원자/㎠로 설정한다. 이것은, 만일 산소 이온의 도즈를 이러한 범위 내에서 설정하면, 실리콘 산질화막이 상기 목적을 수행하기 위한 양질을 가지기 때문이다.
산소-주입 실리콘 질화막의 열처리를 산소-함유 또는 질소-함유 분위기에서 행하는 것이 바람직하다. 이 열처리를 산소-함유 분위기에서 행하는 경우에는, 열-처리를 간단히 행할 수 있고, 그 산소가 산소-주입 실리콘 산화막으로 더 도핑된다는 부가적인 이점이 있다. 이 열처리를 질소-함유 분위기에서 행하는 경우에는, 열-처리 과정 동안 산소-주입 실리콘 질화막의 두께 증가를 억제하면서, 열-처리를 간단히 수행할 수 있다는 부가적인 이점이 있다.
산소-함유 분위기로서는, 산소 가스만을 함유하거나 또는 산소와 수소의 혼합 가스를 사용하는 것이 바람직하다. 질소-함유 분위기로서는, 질소 가스만을 함유하는 분위기를 사용하는 것이 바람직하다.
산소-함유 분위기에서 산소-주입 실리콘 질화막의 열-처리를 700∼1100℃의 온도에서 행하는 것이 바람직하다. 온도가 700℃보다 낮은 경우에는, 실리콘 질화막에서 발생되는 열적 스트레스를 이완하는 것이 어렵다. 온도가 1100℃보다 높은 경우에는, 실리콘 질화막에서 발생되는 열적 스트레스 때문에, 실리콘 질화막의 질이 저하된다.
산소-주입 실리콘 질화막의 열-처리 시간은 60분 이하로 하는 것이 보통이다. 그러나, 이 시간은, 열-처리 온도, 실리콘 질화막의 두께 등에 따라서, 적절하게 조절할 수 있다.
본 발명에 따른 방법의 또 다른 바람직한 실시예에서는, 실리콘 질화막 내로 산소를 도핑하는 (b)단계를, 실리콘 질화막 내로 산소를 플라스마-도핑시키고 그리고 이 산소-주입 실리콘 질화막을 열-처리 하여서 행한다. 이 경우, 실리콘 산질화막의 산소-리치 영역을 쉽게 형성할 수 있다고 하는 부가적인 이점이 있다. 플라스마 도핑이 이온 주입보다 더 높은 도핑비를 갖는다는 이점이 알려져 있다.
실리콘 질화막 내로의 산소의 플라스마 도핑은, 필요에 따라서, 어떤 플라스마-도핑 조건하에서 수행할 수 있다.
실리콘 산질화막의 열 처리를 산소-함유 또는 질소-함유 분위기에서 행하는 것이 바람직하다. 열처리를 산소-함유 분위기에서 행하는 경우, 이 열-처리를 간단하게 행할 수 있으며, 그 산소가 실리콘 산질화막 내로 더 도핑된다는 부가적인 이점이 있다. 열처리를 질소-함유 분위기에서 행하는 경우, 열-처리 과정 동안 실리콘 산질화막의 두께 증가를 억제하면서, 이 열-처리를 간단히 행할 수 있다는 이점이 있다.
산소-함유 분위기로서는, 산소 가스만을 함유하거나 또는 산소와 수소의 혼합가스를 함유하는 분위기를 사용하는 것이 바람직하다. 질소-함유 분위기로서는, 질소 가스만을 함유하는 분위기를 사용하는 것이 바람직하다.
산소-함유 또는 질소-함유 분위기에서 실리콘 산질화막의 열-처리를 700∼1100℃의 온도에서 행하는 것이 바람직하다. 온도가 700℃보다 낮은 경우에는, 실리콘 질화막에서 생성되는 열적 스트레스를 이완하는 것이 어렵다. 온도가 1100℃보다 높은 경우에는, 실리콘 질화막에서 발생되는 열적 스트레스 때문에, 실리콘 질화막의 질이 저하된다.
산소-주입 실리콘 질화막의 열-처리 시간은 60분 이하로 하는 것이 보통이다. 그러나, 이 시간은, 열-처리 온도, 실리콘 질화막의 두께 등에 따라서, 적절히 조절할 수 있다.
본 발명에 따른 방법에서, 실리콘 질화막을 (a)단계에서 어떠한 과정으로 형성할 수 있다. 그러나, (a)단계에서 실리콘 질화막을 NH3, NO, 또는 NO2와 같은 질소-함유 분위기에서 기판을 열질화(thermal nitridation) 하여서 형성하는 것이 바람직하다. 이것은 양질을 가진 실리콘 질화막을 간단히 형성할 수 있기 때문이다.
기판의 열질화를 800∼1000℃의 온도에서 행하는 것이 바람직하다. 온도가 800℃보다 낮은 경우에는, 실리콘 질화막의 성장 속도가 지나치게 낮다. 온도가 1000℃보다 높은 경우에는, 실리콘 질화막에서의 열적 스트레스가 지나치게 높다.
(a)단계에서 실리콘 질화막의 두께는 1∼5㎚로 설정하는 것이 바람직하며, 더 바람직하게는 1.5∼3㎚로 설정한다. 만일 두께가 1㎚보다 얇은 경우에는, 직접 터널 전류에 기인한 게이트 전극에서의 누설 전류가 대폭으로 증가할 것이며, 실리콘 질화막이 큰 결함을 갖는 경향이 있다. 만일 두께가 5㎚보다 크다면, 본 발명의 이점이 효과가 없을 것이다.
(a)단계에서의 실리콘 질화막의 두께가 3㎚보다 크다면, 실리콘 질화막 내로 산소를 도핑하는 그 다음의 (b)단계 후에, 실리콘 질화막이 지나치게 두껍게 되는 경향이 있다(예를 들어 5㎚이상의 두께). 만일 (a)단계에서 실리콘 질화막의 두께를 1.5㎚보다 얇게 하면, 누설 전류의 단점 및 결함이 나타나는 경향이 있다.
(b)단계에서의 실리콘 산질화막의 두께는 1∼5㎚로 설정하는 것이 바람직하면, 더 바람직하게는 1.5∼4㎚로 설정한다. 만일 실리콘 산질화막의 두께를 1㎚보다 얇게 하면, 직접 터널 전류에 기인한 게이트 전극에서의 누설 전류가 대폭으로 증가할 것이며, 실리콘 질화막이 큰 결함을 갖는 경향이 있다. 만일 두께가 5㎚보다 크다면, 양질의 실리콘 산질화막을 제조하는 것이 어려울 것이다.
만일 (b)단계에서 실리콘 산질화막의 두께가 1.5∼4㎚의 범위라면, 실리콘 산질화막은 어떠한 결함도 없이 양질을 가질 것이다.
본 발명을 효과적으로 쉽게 수행하기 위해, 첨부한 도면을 참고하여 설명하기로 한다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명하기로 한다.
(제 1실시예)
본 발명의 제 1실시예에 따른 반도체 장치의 제조방법을 도 2a∼2c에 도시한다.
우선, 도 2a에 도시하듯이, 분리 영역(2a)을 LOCOS법에 의해 n-형 단일-결정 실리콘 기판(1)의 주요 표면상에 형성한다.
다음으로, 3㎚의 두께를 가진 실리콘 질화(SiNX)막(3)을, 900℃의 암모니아(NH3)가스를 함유한 분위기에서, 열질화 과정으로 기판(1)의 노출 표면상에 형성한다. 이 SiNX막(3)은 질소 산화물(NO 또는 NO2) 가스를 함유하는 분위기에서 열질화 과정에 의해 제조할 수 있다.
그 다음으로, 실리콘 질화(SiNX)막(3)을 10분간 800℃의 산소(O2)와 수소 (H2)의 혼합가스를 함유하는 분위기에서 열산화 하며, 그렇게 해서 도 2b에 도시하듯이, 3.5㎚의 두께를 가진 실리콘 산질화막(4a)을 형성한다. 산소/수소(O2/H2)의 유동비는 1/2로 설정한다. 산소/수소(O2/H2)의 유동비는, 필요에 따라서, 0.2∼1(즉, 20∼100%부피)로 설정할 수 있다.
열산화 과정의 분위기가 산소를 함유하기 때문에, 이 과정 후에, 실리콘 질화막(3)은 성장하여서 실리콘 산질화막(4a)보다 더 두껍게 된다.
이 열산화 과정 동안, 실리콘 질화막(3) 뿐만 아니라, 실리콘 질화막(3)과 기판(1)사이의 계면(20) 근처의 기판(1)의 표면 영역도 열산화 된다. 이 열산화 과정을 통해, 산소를 실리콘 질화막(3) 전체 내로 도핑한다. 그러나, 도핑된 산소 원자들은 전체 실리콘 질화막(3)에 균일하게 분포되어 있지 않다. 도핑된 산소 원자들은 주로 실리콘 질화막(3) 내의 계면(20) 근처에 분포되어 있으며, 이것은 실리콘 기판(1)의 산화에 기인한다. 결과적으로, 거의 모든 도핑된 산소 원자들은, 실리콘 산질화막(4a)과 기판(1) 사이의 계면(21) 근처의 실리콘 산질화막(4a)의 하측 부분에 분포되어 있다.
도 5는 제 1실시예에 의한 방법에서 형성된 실리콘 산질화막(4a)의 상세한 구조를 모식적으로 나타낸다. 도 5에 도시하듯이, 실리콘 산질화막(4a)의 하측 부분은, 실리콘 산질화막(4a)과 실리콘 기판(1) 사이의 계면(21)을 따라서 뻗어있는 산소-리치 영역(4aa)을 형성한다. 이 산소-리치 영역(4aa)은 실리콘 산질화막(4a)의 나머지 영역(예를 들어, 상측 부분)보다 산소 농도가 더 높다.
또한, 폴리실리콘막(도시되지 않음)을 화학적 기상 성장(CVD)법에 의해 실리콘 산질화막(4a) 및 분리영역(2a) 상에 퇴적한다. 그리고 나서 이 폴리실리콘막을 알려진 방법에 의해 패턴하며, 그렇게 해서 도 2c에 도시하듯이, 실리콘 산질화막(4a) 상에 게이트 전극(5)을 형성한다.
한 쌍의 측벽 공간(6)을, CVD법 및 에칭-백 과정에 의해, 게이트 전극(5)의 각 측면에서 실리콘 산질화막(4a) 상에 형성한다. 이 한 쌍의 측벽 공간(6)은 SiO2로 제조한다.
분리 영역(2a), 게이트 전극(5) 및 한 쌍의 측벽 공간(6)을 마스크로서 사용하여, p-형 도펀트로서 플루오르 붕소(BF2)를, 3×1015원자/㎠의 도즈와 10keV의 가속 에너지에서, 실리콘 산질화막(4a)을 통해서, n-형 기판(1)의 표면 영역으로 선택적으로 이온 주입한다. 그래서, 도 2c에 도시하듯이, 게이트 전극(5)의 각 측면에서, 한 쌍의 p-형 소스/드레인 영역(7)을 n-형 기판(1)에 형성한다.
또한, 이온-주입 과정 동안, 플루오르 붕소를 게이트 전극(5)내로 이온-주입한다.
마지막으로, 게이트 전극이 모여 있는 기판(1)을, 한 쌍의 소스/드레인 영역(7)을 형성하는 단계 동안, 기판(1)내로 주입된 BF3원자를 활성화 또는 서냉하기 위해 1000℃의 온도에서 열처리한다.
그래서, p-채널 MISFET를, 한 쌍의 소스/드레인 영역(7), 산소-도핑 SiNX막(4a) 및 붕소-함유 게이트 전극(5)에 의해, n-형 단일-결정 실리콘 기판(1)상에 형성한다. 게이트 전극의 바로 아래에 위치한 산소-도핑 SiNX막(4a) 부분(5)은 MISFET의 게이트 절연막으로 작용한다. 이 MISFET의 게이트 길이는 0.15㎛이다.
상술한 바와 같이, 제 1실시예에 따른 반도체 장치의 제조방법으로, 산소-도핑 SiNX막(4a)을 MISFET의 게이트 절연막으로 사용할 수 있다. 그래서, 붕소-도핑 게이트 전극(5)으로부터 기판(1) 쪽으로의 붕소 침투 현상이, 비도핑 SiNX가 게이트 절연막에 사용되는 경우와 비슷한 방법으로 발생하는 것을 효과적으로 방지한다.
그래서, 게이트 절연막(4a)이 대략 3㎚ 이하의 박막인 경우에도, 임계 전압 변동을 줄일 수 있다.
또한, 산소-도핑 SiNX막(4a)이 SiNX막(4a)과 기판(1)사이의 계면(21)을 따라서 뻗어있는 산소-리치 영역(4aa)을 가지며, 이 산소-리치 영역(4aa)은 막(4a)의 나머지 상측 영역(4ab)보다 산소 농도가 더 높다. 그래서, p-채널 MISFET의 채널 영역(1a)에서의 캐리어의 이동도가, 비도핑 SiO2를 게이트 절연막으로 사용하는 경우와 거의 동일하다.
또한, 산소-도핑 SiNX막(4a)에서의 산소-리치 영역(4aa)의 존재에 기인해서, 게이트 절연막(4a)과 기판(1)사이의 계면(21)에서의 준위가 비도핑 SiO2의 경우와 거의 비슷하게 낮다. 그래서, MISFET의 하위 임계 특성이 비도핑 SiO2의 경우와 거의 비슷하다.
결과적으로, MISFET의 성능 감소 없이, 게이트 절연막의 두께를 거의 3㎚ 이하로 줄일 수 있다.
(제 2실시예)
본 발명의 제 2실시예에 따른 반도체 장치의 제조방법을 도 3a∼3d에 도시한다. 본 실시예에 있어서, 산소의 이온-주입 과정을 제 1실시예에서의 SiNX막(3)에 대한 열산화 과정 전에 부가적으로 제공한다.
우선, 도 3a에 도시하듯이, 분리 영역(2b)을 알려진 방법에 의해 n-형 단일-결정 실리콘 기판(1)의 주요 표면상에 형성한다. 제 1실시예와는 다르게, 분리 영역(2b)은 트렌치 분리 구조를 갖는다.
그리고 나서, 2.5㎚의 두께를 가진 실리콘 질화(SiNX)막(3)을, 800℃의 암모니아(NH3)가스를 함유한 분위기에서, 열질화 과정에 의해 기판(1)의 노출 표면에 형성한다
그 다음으로, 도 3b에 도시하듯이, 산소(O)를, 1×1015원자/㎠의 도즈와 20keV의 가속 에너지에서, 실리콘 질화막(3)과 기판(1)의 표면 영역 내로 이온 주입한다. 또한, 이 과정에서, 산소를 분리 영역(2b)으로도 이온-주입한다. 기판(1)의 이온-주입 영역을 도 3b에서 참조 부호 9a로 표시한다.
예를 들어 충분히 낮은 계면 준위와 충분히 높은 캐리어의 이동도와 같은 소망의 질을 가진 실리콘 산질화막(4b)을 생성하기 위해, 산소 이온의 도즈를 5×1013∼5×1015원자/㎠로 설정하는 것이 바람직하며, 더 바람직하게는 5×1014∼5×1015원자/㎠로 설정한다.
상기 이온-주입 과정 다음으로, 실리콘 질화(SiNX)막(3)을 900℃의 산소(O2) 가스만을 함유하는 분위기에서 열산화하며, 그렇게 해서 도 3c에 도시하듯이, 3㎚의 두께를 가진 실리콘 산질화막(4b)을 형성한다.
열산화 과정의 분위기가 산소를 함유하기 때문에, 이 과정 후에, 실리콘 질화막(3)은 성장하여서 실리콘 산질화막(4b)보다 더 두껍게 된다.
이 열산화 과정 동안, 실리콘 질화막(3) 뿐만 아니라, 실리콘 질화막(3)과 기판(1)사이의 계면(20) 근처의 기판(1)의 표면 영역도 열산화 된다. 이 열산화 과정을 통해, 산소를 주위환경으로부터 실리콘 질화막(3) 전체 내로 새롭게 주입하며, 동시에 먼저-주입된 산소 원자들을 재 분포한다. 그러나, 주입된 산소 원자들은 전체 실리콘 질화막(3)에서 균일하게 분포되어 있지 않다. 주입된 산소 원자들은 주로 실리콘 질화막(3) 내의 계면(20) 근처에 분포되어 있으며, 이것은 실리콘 기판(1)의 산화에 기인한다. 결과적으로, 거의 모든 도핑된 산소 원자들은, 상기 막(4b)과 기판(1)간의 계면(21) 근처의 실리콘 산질화막(4b)의 하측 부분에 분포되어 있다.
도 6은 제 2실시예에 따른 방법으로 형성된 실리콘 산질화막(4b)의 상세한 구조를 모식적으로 나타낸다. 도 6에 도시하듯이, 실리콘 산질화막(4b)의 하측 부분은, 실리콘 산질화막(4b)과 실리콘 기판(1)사이의 계면(21)을 따라서 뻗어있는 산소-리치 영역(4ba)을 형성한다. 이 산소-리치 영역(4ba)은 실리콘 산질화막(4b)의 나머지 영역(예를 들어, 상측 부분)보다 산소 농도가 더 높다.
제 2실시예에서는, 이온화된 산소 원자들을 열산화 과정 전에 이온-주입법에 의해 주입하기 때문에, 기판(1)을 형성하는 SiNX막(3)으로 열적으로 주입된 산소 원자들의 양이 제 1실시예에서보다 더 많다. 따라서, 실리콘 산질화막(4b)의 산소-리치 영역(4bb)의 두께 및 산소 농도가, 실리콘 산질화막(4a)의 산소-리치 영역(4ab)에서 보다 더 크다.
또한, 제 1실시예와 동일한 방법으로, 폴리실리콘막을 퇴적하고 패턴하는 것에 의해, 실리콘 산질화막(4b) 상에 게이트 전극(5)을 형성하며, 그리고 나서, 한 쌍의 측벽 공간(6)을 게이트 전극(5)의 각 측면에서 실리콘 산질화막(4b) 상에 형성한다.
분리 영역(2b), 게이트 전극(5) 및 한 쌍의 측벽 공간(6)을 마스크로서 사용하여, p-형 도펀트로서 붕소(B)를, 3×1015원자/㎠의 도즈와 5keV의 가속 에너지에서, 실리콘 산질화막(4b)을 통해서, 기판(1)의 표면 영역으로 선택적으로 이온 주입한다. 그래서, 도 3d에 도시하듯이, 한 쌍의 p-형 소스/드레인 영역(7)을 게이트 전극(5)의 각 측면에서 n-형 실리콘 기판(1)에 형성한다. 또한, 이 이온-주입 과정 동안, 붕소를 게이트 전극(5)으로도 이온-주입한다.
마지막으로, 한 쌍의 소스/드레인 영역(7)을 형성하는 단계 동안, 기판(1)내로 주입된 붕소 원자를 활성화 또는 서냉하기 위해, 기판(1)을 1050℃의 온도에서 열처리한다.
그래서, p-채널 MISFET를, 한 쌍의 p-형 소스/드레인 영역(7), 산소-도핑 SiNX막(4b) 및 게이트 전극(5)에 의해 n-형 단일-결정 실리콘 기판(1)상에 형성한다. 게이트 전극(5)의 바로 아래에 위치한 산소-도핑 SiNX막(4b) 부분이 MISFET의 게이트 절연체로 작용한다. 이 MISFET의 게이트 길이는 0.1㎛이다.
제 2실시예에 따른 반도체 장치의 제조방법으로, 제 1실시예에서와 같이, 산소-도핑 SiNX막(4b)을 MISFET의 게이트 절연막으로 사용할 수 있다. 그래서, 제 1실시예에서와 같은 이점이 있다.
제 2실시예에서는, 제 1실시예와는 다르게, SiNX막(3)으로 산소 원자를 주입하기 위한 이온-주입 과정이, SiNX막(3)의 열산화 과정 전에 부가적으로 행해진다. 그래서, 도 6에 도시하듯이, 산소-도핑 SiNX막(4b)이 제 1실시예에서보다 더 큰 두께와 산소 농도를 가진 산소-리치 영역(4ba)을 가진다. 결과적으로, MISFET의 획득 가능한 성능이 제 1실시예에서보다 더 우수하다.
(제 3실시예)
본 발명의 제 3실시예에 따른 반도체 장치의 제조방법을 도 4a∼4d에 도시한다. 본 실시예에서는, 제 2실시예에서 사용한 이온-주입법 대신 플라스마-도핑법을 사용한다.
우선, 도 4a에 도시하듯이, 분리 영역(2b)을 알려진 방법에 의해 n-형 단일-결정 실리콘 기판(1)의 주요 표면상에 형성한다. 제 2실시예와 같이, 분리 영역(2b)은 트렌치 분리 구조를 갖는다.
그리고 나서, 3㎚의 두께를 가진 실리콘 질화(SiNX)막(3)을, 900℃의 암모니아(NH3) 가스를 함유한 분위기에서, 열질화 과정에 의해 기판(1)의 노출 표면에 형성한다
그 다음으로, 도 4b에 도시하듯이, 산소 가스를 사용하여 바이어스 전압 -1keV를 기판(1)에 적용하는 동안, 산소(O)를 플라스마 도핑법에 의해 실리콘 질화막(3)과 기판(1)의 표면 영역 내로 주입하거나 도핑한다. 또한, 이 과정에서, 산소 원자를 분리 영역(2b)내로도 주입한다. 기판(1)의 산소-도핑 영역을 도 4b에서 참조 부호 9b로 표시한다.
플라스마-도핑법에서, 산소 원자를 진공 캐비티 내에서 이온화하고, 그리고 나서, 이 이온화된 산소 원자를 전기장에 의해 가속화하여서, 실리콘 질화막(3) 및 기판(1) 내로 주입한다.
상기 플라스마-도핑 과정 다음으로, 실리콘 질화막(SiNX)막(3)을 800℃의 산소(O2) 가스만을 함유하는 분위기에서 열산화 하며, 그렇게 해서 도 4c에 도시하듯이, 3.2㎚의 두께를 가진 실리콘 산질화막(4b)을 형성한다.
또한, 제 1실시예에서와 동일한 방법으로, 폴리실리콘막을 퇴적하고 패턴하는 것에 의해, 실리콘 산질화막(4b) 상에 게이트 전극(5)을 형성하며, 그리고 나서, 한 쌍의 측벽 공간(6)을 게이트 전극(5)의 각 측면에서 실리콘 산질화막(4c) 상에 형성한다.
분리 영역(2b), 게이트 전극(5) 및 한 쌍의 측벽 공간(6)을 마스크로서 사용하여, p-형 도펀트로서 플루오르 붕소(BF2)를, 3×1015원자/㎠의 도즈와 10keV의 가속 에너지에서, 실리콘 산질화막(4c)을 통해서, 기판(1)의 표면 영역으로 선택적으로 이온 주입한다. 그래서, 도 4d에 도시하듯이, 한 쌍의 p-형 소스/드레인 영역(7)을 게이트 전극(5)의 각 측면에서 n-형 기판(1)에 형성한다. 이 이온-주입 과정 동안, 붕소 원자들을 게이트 전극(5)으로도 주입한다.
마지막으로, 한 쌍의 소스/드레인 영역(7)을 형성하는 단계 동안, 기판(1)내로 주입된 붕소 원자를 활성화 또는 서냉하기 위해, 기판(1)을 950℃의 온도에서 열처리한다.
그래서, p-채널 MISFET를 한 쌍의 p-형 소스/드레인 영역(7), 산소-도핑 SiNX막(4c) 및 게이트 전극(5)에 의해 n-형 단일-결정 실리콘 기판(1)상에 형성한다. 게이트 전극(5)의 바로 아래에 위치한 산소-도핑 SiNX막(4c) 부분이 MISFET의 게이트 절연체로 작용한다. 이 MISFET의 게이트 길이는 0.13㎛이다.
제 3실시예에 따른 반도체 장치의 제조방법으로, 제 1실시예에서와 같이, 산소-도핑 SiNX막(4c)을 MISFET의 게이트 절연막으로 사용할 수 있다. 그래서, 제 1실시예에서와 같은 이점이 있다.
제 3실시예에서는, 산소-도핑 SiNX막(4c)을 형성하기 위해 SiNX막(3)으로 산소를 주입하기 위한 플라스마-도핑 과정을, SiNX막(3)의 열산화 과정 전에 부가적으로 행한다. SiNX막(3)으로 주입된 산소 원자들은 전체 막(3) 내에 균일하게 분포되어 있으며, 기판(1)으로 주입된 산소 원자들은, 열산화 과정 동안, SiNX막(3)과 기판(1) 사이의 계면(20) 근처에 모인다. 결과적으로, SiNX막(3)이 열산화에 의해 성장하여서 SiNX막(4c)이 상기 막(3)보다 더 두껍게 된다.
그래서, 도 6에 도시하듯이, 산화-도핑 SiNX막(4c)은 제 2실시예에서의 산소-도핑 SiNX막(4b)의 산소-리치 영역(4ba)과 실질적으로 동일한 산소-리치 영역(4ca)을 갖는다. 이것은 MISFET의 획득 가능한 성능이 제 2실시예와 실질적으로 동일하다는 것을 의미한다.
(제 4실시예)
제 4실시예에 따른 반도체 장치의 제조방법은, MISFET의 전도 형태가 반대, 즉 n-형이라는 것을 제외하고는, 제 2실시예의 제조방법과 실질적으로 동일하다. 그래서, 본 과정 단계를 도 3a∼3d를 참고하여 설명하기로 한다.
우선, 도 3a에 도시하듯이, 트렌치 분리 구조를 갖는 분리 영역(2b)을 알려진 방법에 의해 p-형 단일-결정 실리콘 기판(1)의 주요 표면상에 형성한다.
그리고 나서, 2㎚의 두께를 가진 실리콘 질화(SiNX)막(3)을, 850℃의 암모니아(NH3) 가스를 함유한 분위기에서, 열질화 과정에 의해 기판(1)의 노출 표면에 형성한다
그 다음으로, 도 3b에 도시하듯이, 산소(O)를, 5×1014원자/㎠의 도즈와 15keV의 가속 에너지에서, 실리콘 질화막(3) 및 기판(1)의 표면 영역 내로 이온 주입한다. 이 과정에서, 산소를 분리 영역(2b)으로도 이온 주입한다. 기판(1)의 이온-주입 영역을 도 3b에서 참조 부호 9a로 표시한다.
상기 이온-주입 과정 다음으로, 실리콘 질화(SiNX)막(3)을 1000℃의 질소(N2) 가스만을 함유하는 분위기에서 열적 서냉하며, 그렇게 해서 도 3c에 도시하듯이, 2.8㎚의 두께를 가진 실리콘 산질화막(4b)을 형성한다. 이 과정을 상기 막(3)을 서냉하기 위해 N2분위기에서 행하기 때문에, 실리콘 산질화막(4b)은 도 5(도 6이 아님)에 도시한 구조를 갖는다.
또한, 제 2실시예와 동일한 방법으로, 폴리실리콘막을 퇴적하고 패턴하는 것에 의해, 실리콘 산질화막(4b) 상에 게이트 전극(5)을 형성하며, 그리고 나서, 한 쌍의 측벽 공간(6)을 게이트 전극(5)의 각 측면에서 실리콘 산질화막(4b) 상에 형성한다.
분리 영역(2b), 게이트 전극(5) 및 한 쌍의 측벽 공간(6)을 마스크로서 사용하여, n-형 도펀트로서 비소(As)를, 2×1015원자/㎠의 도즈와 20keV의 가속 에너지에서, 실리콘 산질화막(4b)을 통해서, 기판(1)의 표면 영역 내로 선택적으로 이온 주입한다. 그래서, 도 3d에 도시하듯이, 한 쌍의 p-형 소스/드레인 영역(7)을 게이트 전극(5)의 각 측면에서 p-형 기판(1)에 형성한다. 또한, 이 이온-주입 과정 동안, 비소를 게이트 전극(5)으로도 이온-주입한다.
마지막으로, 한 쌍의 소스/드레인 영역(7)을 형성하는 단계 동안, 기판(1)내로 주입된 As 원자를 활성화 또는 서냉하기 위해, 기판(1)을 1050℃의 온도에서 열처리한다.
그래서, n-채널 MISFET를 한 쌍의 n-형 소스/드레인 영역(7), 산소-도핑 SiNX막(4b) 및 게이트 전극(5)에 의해, p-형 단일-결정 실리콘 기판(1)상에 형성한다. 게이트 전극(5)의 바로 아래에 위치한 산소-도핑 SiNX막(4b) 부분이 MISFET의 게이트 절연체로 작용한다. 이 MISFET의 게이트 길이는 0.1㎛이다.
제 4실시예에 따른 반도체 장치의 제조방법이, 붕소 투과 현상을 방지하는 이점을 제외하고는, 제 2실시예에서와 동일한 이점이 있다는 것이 분명하다. 제 4실시예에 따른 방법에 의해 제조된 n-채널 MISFET에 게이트 전극(5)을 붕소와 함께 도핑하지 않기 때문에, 붕소 투과 현상은 일어나지 않을 것이다.
(제 5실시예)
제 5실시예에 따른 반도체 장치의 제조방법은 제 3실시예에 따른 반도체 장치의 제조방법과 실질적으로 동일하다. 그래서, 본 과정의 단계들을 도 4a∼4d를 참조하여 설명하기로 한다.
우선, 도 4a에 도시하듯이, 트렌치 분리 구조를 가진 분리 영역(2b)을 알려진 방법에 의해 p-형 단일-결정 실리콘 기판(1)의 주요 표면상에 형성한다.
그리고 나서, 1.5㎚의 두께를 가진 실리콘 질화(SiNX)막(3)을, 800℃의 암모니아(NH3) 가스를 함유한 분위기에서, 열질화 과정에 의해 기판(1)의 노출 표면에 형성한다
그 다음으로, 도 4b에 도시하듯이, 산소 가스를 사용하여 바이어스 전압 -0.5keV를 기판(1)에 적용하는 동안, 산소(O)를 플라스마 도핑법에 의해 실리콘 질화막(3) 및 기판(1)의 표면 영역 내로 주입하거나 또는 도핑한다. 이 과정에서, 산소 원자를 분리 영역(2b)내로도 주입한다. 기판(1)의 산소-도핑 영역을 도 4b에서 참조 부호 9b로 표시한다.
플라스마-도핑 과정에서는, 산소 원자를 진공 캐비티 내에서 이온화하고, 그리고 나서, 이 이온화된 산소 원자를 전기장에 의해 가속화하여서, 실리콘 질화막(3) 및 기판(1)내로 주입한다.
상기 플라스마-도핑 과정 다음으로, 실리콘 질화(SiNX)막(3)을 950℃의 질소(N2) 가스만을 함유하는 분위기에서 열적 서냉하며, 그렇게 해서 도 4c에 도시하듯이, 2㎚의 두께를 가진 실리콘 산질화막(4c)을 형성한다.
또한, 제 1실시예에서와 동일한 방법으로, 폴리실리콘막을 퇴적하고 패턴하는 것에 의해, 실리콘 산질화막(4c) 상에 게이트 전극(5)을 형성하며, 그리고 나서, 한 쌍의 측벽 공간(6)을 게이트 전극(5)의 각 측면에서 실리콘 산질화막(4c) 상에 형성한다.
분리 영역(2b), 게이트 전극(5) 및 한 쌍의 측벽 공간(6)을 마스크로서 사용하여, n-형 도펀트로서 비소(As)를, 2×1015원자/㎠의 도즈와 15keV의 가속 에너지에서, 실리콘 산질화막(4c)을 통해서, 기판(1)의 표면 영역으로 선택적으로 이온 주입한다. 그래서, 도 4d에 도시하듯이, 한 쌍의 n-형 소스/드레인 영역(7)을 게이트 전극(5)의 각 측면에서 p-형 기판(1)에 형성한다. 이 이온-주입 과정 동안, 비소 원자들을 게이트 전극(5)으로도 주입한다.
마지막으로, 한 쌍의 소스/드레인 영역(7)을 형성하는 단계 동안, 기판(1)내로 주입된 비소 원자를 활성화하기 위해, 기판(1)을 1000℃의 온도에서 열처리 한다.
그래서, n-채널 MISFET를 한 쌍의 n-형 소스/드레인 영역(7), 산소-도핑 SiNX막(4c) 및 게이트 전극(5)에 의해, p-형 단일-결정 실리콘 기판(1)상에 형성한다. 게이트 전극(5)의 바로 아래에 위치한 산소-도핑 SiNX막(4c) 부분이 MISFET의 게이트 절연체로 작용한다. 이 MISFET의 게이트 길이는 0.1㎛이다.
제 5실시예에 따른 반도체 장치의 제조방법이, 붕소 투과 현상을 방지하는 이점을 제외하고는, 제 2실시예에서와 동일한 이점을 갖는다는 것이 분명해진다. 제 5실시예에 따른 방법에 의해 제조된 n-형 MISFET에 게이트 전극(5)을 붕소와 함께 도핑하기 않기 때문에, 붕소 투과 현상은 일어나지 않을 것이다.
(테스트)
본 발명자는 본 발명에 따른 방법의 장점을 확인하기 위해 확인 테스트를 행하였다. 이 테스트의 결과를 도 7 및 8에 도시하였다.
도 7은, 한 쌍의 소스/드레인 영역(7)으로 주입된 도펀트를 활성화 또는 서냉하기 위한 열-처리 온도와 MISFET의 임계 전압 변동과의 관계를 나타낸다.
도 7에서, 곡선 11a는 제 2실시예에 의한 방법으로 제조된 MISFET와의 관계를 나타내며, 곡선 12a는 질화 SiO2막을 사용하는 종래의 방법에 의해 제조된 MISFET와의 관계를 나타내며, 곡선 13a는 비도핑 SiO2막을 사용하는 종래의 방법에 의해 제조된 MISFET와의 관계를 나타낸다.
제 2실시예에 의한 MISFET가, 열-처리 온도와 관계없는 임계 전압 변동을 실질적으로 가지지 않는다는 것을 도 7에서 분명히 알 수 있으며, 이것은 두 종래 MISFET에 따른 MISFET와는 다르다. 이것은, 붕소 침투 현상이 제 1실시예에 따라 제조된 MISFET에서 발생되는 것을 효과적으로 방지된다는 것을 의미한다.
도 8은 게이트 절연체 두께와 임계 전압 변동과의 관계를 나타낸다.
도 8에서, 곡선 11b는 제 2실시예에 의한 방법으로 제조된 MISFET와의 관계를 나타내며, 곡선 12b는 질화 SiO2막을 사용하는 종래의 방법에 의해 제조된 MISFET와의 관계를 나타내며, 곡선 13b는 비도핑 SiO2막을 사용하는 종래의 방법에 의해 제조된 MISFET와의 관계를 나타낸다.
제 2실시예에 따른 MISFET가, 게이트 절연체 두께와는 관계없는 임계 전압 변동을 실질적으로 가지지 않는다는 것을 도 8에서 분명히 알 수 있으며, 이것은 두 종래의 MISFET에 따른 MISFET와는 다르다. 이것은, 게이트 절연체가 대략 3㎚ 이하와 같은 박막이라고 하더라도, 제 1실시예에 따라 제조된 MISFET에서 붕소 침투 현상이 발생하는 것을 효과적으로 방지되는 것을 의미한다.
상술한 제 1∼제 5실시예에서는, 실리콘 질화막(3) 및 실리콘 산질화막(4a, 4b, 또는 4c)이 기판(1)의 노출된 전체 주요 표면을 피복 하도록 형성한다. 그러나, 이것들이 게이트 전극(5)이 형성되는 기판(1)의 주요 표면의 일 부분만을 피복 하여서, 한 쌍의 소스/드레인 영역(7) 위의 기판(1)의 주요 표면의 나머지 영역을 피복하지 않도록 형성할 수 있다는 것은 말할 필요도 없다.
본 발명의 바람직한 형태를 상술하였지만, 본 발명의 사상을 벗어나지 않는 변형이 본 분야에서 이해될 것이라는 것은 분명하다. 그래서, 본 발명의 범위는 다음의 청구범위에 의해서만 결정된다.
본 발명에 따른 반도체 장치의 제조방법에서는, 실리콘 산질화막을 MISFET의 게이트 절연막으로 사용한다. 그래서 붕소를 게이트 전극에 도핑한 경우에도, 게이트 전극으로부터 기판 쪽으로의 붕소 침투 현상이, 비도핑 실리콘 질화물을 게이트 절연막으로 사용한 경우에서와 비슷한 방법으로 발생하는 것을 효과적으로 방지할 수 있다.
그래서, 게이트 절연막이 대략 3㎚ 이하의 박막인 경우에도, 임계 전압 변동을 줄일 수 있다.
더욱이, 실리콘 산질화막이 게이트 절연막과 기판 사이의 계면을 따라서 뻗어있는 산소-리치 영역을 가지며, 이 산소-리치 영역은 실리콘 산질화막의 나머지 영역보다 산소 농도가 더 높다. 그래서, MISFET의 채널 영역에서의 캐리어의 이동도가, 비도핑 실리콘 디옥사이드를 게이트 절연막으로 사용한 경우와 거의 동일하다.
또한, 실리콘 산질화막의 산소-리치 영역에 기인해서, 게이트 절연막과 기판 사이의 계면 준위가, 비도핑 실리콘 디옥사이드의 경우와 거의 같은 정도로 낮다. 그래서, MISFET의 하위 임계 특성이 비도핑 실리콘 디옥사이드의 경우에 거의 동일하다.
결과적으로, 게이트 절연막의 두께를 MISFET의 어떠한 성능 감소 없이, 대략 3㎚ 이하로 줄일 수 있다.

Claims (14)

  1. 다음의 단계:
    (a) 반도체 기판 상에 실리콘 질화막을 형성하는 단계;
    (b) 상기 실리콘 질화막내로 산소를 도핑하여서 실리콘 산질화막을 형성하는 단계로서, 상기 실리콘 산질화막은 상기 실리콘 산질화막과 상기 기판 사이의 계면을 따라서 뻗어있는 산소-리치 영역을 가지며; 상기 산소-리치 영역이 상기 실리콘 산질화막의 나머지 영역보다 산소 농도가 더 높으며; 상기 실리콘 질화막의 적어도 일 부분이 MISFET의 게이트 절연막으로서 작용하는 단계;
    (c) 상기 실리콘 산질화막 상에 상기 MISFET의 게이트 전극을 형성하는 단계;
    (d) 상기 게이트 전극의 각 측면에서 상기 MISFET의 한 쌍의 소스/드레인 영역을 상기 기판에 형성하기 위해 상기 기판 내로 도펀트를 선택적으로 주입하는 단계; 및
    (e) 상기 (d)단계에서의 상기 기판 내로 주입된 상기 도펀트를 활성화하기 위해 상기 기판을 열-처리하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제 1항에 있어서, 상기 실리콘 질화막내로 산소를 도핑하는 상기 (b)단계를, 산소-함유 분위기에서 상기 실리콘 질화막과 함께 상기 기판을 열산화 하여서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2항에 있어서, 상기 열산화를 700∼900℃의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 2항에 있어서, 상기 실리콘 질화막내로 산소를 도핑하는 상기 (b)단계를, 상기 실리콘 질화막내로 산소를 주입하고 그리고 상기 실리콘 산질화막을 열-처리하여서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4항에 있어서, 상기 실리콘 산질화막의 상기 열 처리를 산소-함유 분위기에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5항에 있어서, 상기 실리콘 산질화막의 상기 열처리를 700∼1100℃의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 4항에 있어서, 상기 실리콘 산질화막의 상기 열처리를 질소-함유 분위기에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 7항에 있어서, 상기 실리콘 산질화막의 상기 열처리를 700∼1100℃의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 2항에 있어서, 상기 실리콘 질화막 내로 산소를 도핑하는 상기 (b)단계를, 상기 실리콘 질화막 내로 산소를 플라스마-도핑하고 그리고 상기 실리콘 산질화막을 열-처리하여서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 9항에 있어서, 상기 실리콘 산질화막의 상기 열처리를, 산소 가스 및 산소와 수소 가스의 혼합가스 중에서 선택된 하나를 함유하는 분위기에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 10항에 있어서, 상기 실리콘 산질화막의 상기 열처리를, 700∼1100℃의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 1항에 있어서, 상기 실리콘 질화막을 NH3, NO 및 NO2로 이루어진 그룹 중에서 선택된 하나를 함유하는 분위기에서 상기 기판을 열질화 하여서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 1항에 있어서, 상기 (a)단계에서 실리콘 질화막이 1∼5㎚의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 1항에 있어서, 상기 (b)단계에서의 실리콘 산질화막이 1∼5㎚의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
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