KR19980074371A - 부가 채널을 이용한 q시그널링 처리 장치 및 방법 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 인터네트워킹을 위한 Q시그널링을 처리하기 위한 장치 및 방법에 관한 것이다.

나. 발명이 해결하고자 하는 기술적 과제

PRI링크를 통해 입력되는 Q시그널을 처리할시 D채널을 고유의 시그널 처리 채널로 이용 가능하도록 한다.

다. 발명의 해결방법의 요지

일반 시그널 처리 채널인 D채널 외에 부가 채널을 이용하여 Q시그널을 처리하는 장치를 제공한다.

라. 발명의 중요한 용도

인터네트워킹을 위한 Q시그널을 처리하는데 이용한다.

Description

부가 채널을 이용한 Q시그널링 처리 장치 및 방법

본 발명은 인터네트워킹에 사용되는 Q시그널링 처리에 관한 것으로, 특히 부가채널을 이용한 Q시그널링 처리 장치 및 방법에 관한 것이다.

일반적으로 Q시그널링이란 네트워크와 네트워크간의 접속(인터네트워킹: inter-networking)을 위해 사용되는 프로토콜(Protocol)이다. 이러한 Q시그널링을 처리하는 대표적인 방법으로는 1차군 이용자 망 인터페이스(Primary Rate Interface: 이하 PRI라 칭함)를 이용하는 방법이 있다.

이러한 PRI의 채널구성에는, 다수의 B채널에 관련된 신호정보, 패킷정보 등의 시그널링 처리 채널인 D채널 1개와, 음성, 데이터 등의 정보 전달 채널인 B채널 30개(30B+D) 또는 23개의 B채널과 한 개의 D채널(23B+D)이 이용되는 것이 일반적이다.

도 1은 PRI링크를 통해 인터네트워킹을 위한 Q시그널을 입력받아 처리하는 종래 기술의 Q시그널 처리 장치의 블록 구성도이다.

도 1을 참조하면, PRI 인터페이스 장치(1O1)는 PRI링크 LO1을 통한 입력을 시그널 처리 채널인 하나의 D채널과 사용자 정보 채널인 다수의 B채널로 분리한다. 이때 분리된 D채널의 시그널과 B채널들의 이용자 정보는 각각 전달경로 LO2와 LO3을 통해 D채널 제어장치(102)와 B채널 제어장치(103)로 전달된다. 상기 분리된 D채널의 시그널이 D채널 제어장치(102)로 전달되는 경우 D채널 제어장치(102)는 상기 D채널이 시그널링 처리채널로 설정되었다는 메시지를 LO6을 통해 CPU(106)로 출력한다. 그러면 CPU(106)는 상기 입력받은 메시지에 따라 제어신호 C1을 출력하여 D채널 제어장치(102)가 D채널의 시그널을 처리하도록 한다.

이때 만일 PRI링크 LO1을 통해 Q시그널링 메시지가 입력되었다면, CPU(106)는 LO6을 통해 D채널이 Q시그널 처리 채널로 설정되었다는 메시지를 입력받을 것이며, 이 메시지에 응답하여 제어신호 C1을 출력하여 D채널제어장치(102)가 D채널의 Q시그널을 처리하도록 한다. 즉 CPU(106)는 D채널 제어장치(102)를 제어하여 D채널을 Q시그널 처리 채널로 설정한다.

또한 CPU(106)는 상기 입력된 Q시그널 메시지에 따라 제어 신호 C2와 C4를 출력하여 B채널 제어장치(103)와 내선분배장치(104)를 동작시켜 Q시그널이 처리되도록 한다.

상술한 바와 같이 종래 기술에 따르면, PRI링크를 통해 입력된 Q시그널을 처리할 시 시그널 처리 채널인 D채널을 Q시그널 처리채널로 사용함을 알 수 있다. 이러한 D채널은 한 개의 채널로만 구성되기 때문에 Q시그널 처리시에는 D채널의 본래 기능인 시그널 처리 기능을 수행하지 못하게 되는 문제점이 있다.

이러한 문제점, 즉 Q시그널 처리시에도 D채널을 통해 본래의 시그널이 처리되도록 하기 위해서는 위에서 설명한 바와 같은 장치를 더 구비시켜야 한다. 그러나 이러한 장치를 더 구비시킨다는 것은 네트워크의 크기를 크게 할뿐만 아니라 추가의 PRI링크가 반드시 확보되어야하는 비효율성이 있다.

따라서 본 발명의 목적은 PRI링크를 통해 Q시그널을 처리할시, D채널이 본래의 시그널링 기능을 수행할 수 있도록 함에 있다.

본 발명의 다른 목적은 PRI링크를 통해 입력된 Q시그널을 처리할시 Q시그널 처리와 동시에 D채널 본래의 시그널 처리가 수행되도록 하여 효율적인 인터네트워킹이 가능하도록 함에 있다.

이러한 목적들을 달성하기 위한 본 발명은 시그널 전용 처리 채널인 D채널 외의 별도의 부가 채널을 사용하여, 이 부가채널이 상기 D채널 기능을 하여 Q시그널 처리를 행하도록 하는 Q시그널 처리 장치를 제안한다.

도 1은 종래 기술에 따른 Q시그널 처리장치의 블록 구성도.

도 2는 본 발명에 따른 Q시그널 처리장치의 블록 구성도.

도 3은 본 발명에 따른 Q시그널 처리 동작 과정을 도시하는 흐름도.

이하 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 2는 본 발명에 따른 Q시그널 처리 장치의 블록 구성도로, 이 처리 장치는 PRI를 통한 Q시그널 처리를 D채널을 사용하는 대신에 B채널을 사용하여 처리하는 것을 특징으로 한다.

도 2를 참조하면, 본 발명의 Q시그널 처리 장치는 도 1에 도시된 종래 Q시그널 처리 장치의 구성요소들을 동일하게 포함하고 있다. 또한 본 발명의 Q시그널 처리장치는 이러한 종래 Q시그널 처리 장치의 B채널 제어장치(103)와 CPU(106)의 사이에 접속된HDLC(High-Level Data Link Control)콘트롤러(108A)와 D채널 제어장치(108B)를 부가적으로 포함하고 있다. 상기 부가된 HDLC콘트롤러(108A)는 D채널에서 시그널을 처리 할 수 있도록 하는 HDLC 프레임 계층 프로토콜을 B채널에 만들어 준다. 따라서 상기 HDLC콘트롤러(108A)에 의해 B채널은 D채널과 같은 시그널 처리 기능을 가지게 된다. 또한 상기 부가된 D채널 제어장치(108B)는 상기 HDLC콘트롤러(108A)에 의해 D채널과 같은 HDLC 프레임 계층 프로토콜을 가지도록 만들어진 B채널을 제어하기 위한 것으로, 상기 D채널 제어장치(102)와 같은 동작을 한다.

본 발명에서는 상기 HDLC콘트롤러(108A)와 D채널 제어장치(108B)가 하나의 장치(이하 D채널 제어장치(HDLC)(108)라 칭함)내에 공통으로 구성되도록 하고, 공통의 제어신호 C5와 전송로 LO7을 가지도록 하고 있다. 그러나 자체에 HDLC콘트롤 기능을 내장하고 있는 CPU를 이용할 경우에는 D채널 제어장치(HDLC)(108)를 D채널 제어장치(108B)로만 이용할 수 있을 것이다.

다시 도 2를 참조하면, CPU(106)는 LO6을 통해 D채널 제어장치(102)에서 출력된 Q시그널 처리에 대한 설정 요구 메시지가 입력됨에 응답하여 D채널 제어장치(HDLC)(108)에 제어 신호를 출력한다. 보다 구체적으로 말하면, CPU(106)로부터 출력된 제어신호에 따라 D채널 제어장치(HDLC)(108)의 HDLC콘트롤러(108A)는 B채널이 D채널과 같은 시그널 처리기능을 수행하도록 설정하고, 동시에 B채널 제어장치(103)를 제어하여 LO7을 통해 B채널이 연결되도록 한다. 이때 HDLC콘트롤러(108A)와 연결된 B채널은 HDLC콘트롤러(108A)에 의해 D채널의 시그널 처리 기능을 가지게 되므로, 입력되는 Q시그널을 B채널을 이용하여 처리할 수 있게 된다. 또한 상기 HDLC콘트롤러(108A)와 연결된 B채널은 LO7을 통해 D채널 제어장치(HDLC)(108)의 D채널 제어장치(108B)와도 연결된다. 따라서 상기 D채널 제어장치(108B)는 B채널의 Q시그널을 제어하여 해당되는 동작을 수행시키게 되는 것이다.

도 3은 상기 도 2와 같은 블록 구성을 갖는 Q시그널 처리 장치의 처리동작을 상세히 도시하는 흐름도이다.

도 3을 참조하면, 먼저 CPU(106)는 301단계에서 시작 명령을 내리고 302단계와 303단계에서 D채널과 주변장치를 각각 초기화시킨다.

CPU(106)는 상기 303단계를 수행한 후 PRI인터페이스장치(101)를 통해 입력된 데이터의 D채널 정보메시지의 유무 판단을 304단계에서 수행한다. 상기 304단계에서 D채널 정보메시지가 존재하는 것으로 판단되면, CPU(106)는 305단계에서 B채널 제어 관련 메시지 유무를 판단한다. 이와 달리 상기 304단계에서 D채널 정보 메시지가 존재하지 않는 것으로 판단되면 CPU(106)는 다시 상기 304단계를 수행한다.

305단계에서 CPU(106)는 304단계에서 입력된 것으로 판단된 정보내에 B채널 제어 관련 메시지가 존재하는지 유무를 판단한다. 상기 305단계에서 B채널 제어관련 메시지가 존재하는 것으로 판단되면, CPU(106)는 306단계에서 B채널 제어장치(103)를 동작시킨다. 상기 306단계에서 동작된 B채널 제어장치(103)는 307단계에서 내선 분배장치를 동작시키고, 이 동작에 따른 정보를 CPU(106)는 308단계에서 메모리(107)의 데이터베이스(DB)에 업데이트(Update)시킨다. 상기 308단계를 수행한 후에 CPU(106)는 304단계로 되돌아가 D채널 정보메시지의 입력유무 판단동작을 수행한다

한편 305단계에서 B채널 제어 관련 메시지가 존재하지 않는 것으로 판단되면, CPU(106)는 315단계에서 LO6을 통해 입력된 메시지에 Q시그널 처리 설정요구의 메시지가 존재하는지 유무를 판단한다. 상기 315단계에서 Q시그널 처리 설정요구 메시지가 존재하는 것으로 판단되면, CPU(106)는 316단계에서 Q시그널을 처리하기 위한 B채널을 협상하는 협상 과정을 수행하고, 316단계에서 B채널로 협상된 결과에 따라 317단계에서 HDLC콘트롤러(108A)를 동작시킨다. 그러면 318단계에서 HDLC콘트롤러(108A)는 30B+D채널이나 23B+D채널로 구성된 PRI의 다수 B채널들 중에서 협상한 하나의 B채널을 HDLC콘트롤러(108A)에 스위칭한다. 상기 HDLC콘트롤러(108A)는 상기 협상한 B채널을 통해 Q시그널 처리가 이루어지도록 하기 위해 상기 B채널에 319단계에서 D채널과 같은 HDLC 프레임 계층 프로토콜을 설정한다. 이때 HDLC콘트롤러(108A)와 공통으로 구성된 D채널 제어장치(108B)는 LO7을 통해 B채널에서 해당하는 Q시그널 처리를 하게 한다. 상기 319단계가 종료된 후 CPU(106)는 320단계에서 B채널의 Q시그널 처리 정보를 상기 메모리(107)의 데이터베이스(DB)에 업데이트(Update)시키고 상기 304단계로 되돌아가 D채널 정보메시지의 입력유무 판단 동작을 수행한다.

다른 한편 상기 315단계에서 Q시그널 처리 설정요구 메시지가 존재하지 않는 것으로 판단되면, CPU(106)는 326단계에서 Q시그널 처리 해제요구 메시지의 유무를 판단한다. 이때 Q시그널 처리에 대한 해제요구 메시지가 존재하지 않은 것으로 판단되면 CPU(106)는 상기 304단계로 되돌아가 D채널 정보메시지의 입력유무 판단 동작을 수행한다. 하지만 상기 326단계에서 Q시그널 처리 해제요구 메시지가 존재하는 것으로 판단되면, CPU(106)는 현재 Q시그널 처리를 하고 있는 B채널을 327단계에서 해제시킨다. 상기 327단계를 수행한 후에 CPU(106)는 328단계에서 B채널의 Q시그널 처리 정보를 상기 메모리(107)에 업데이트하고 상기 304단계로 되돌아가 D채널 정보메시지의 입력유무 판단 동작을 수행한다.

위에서 설명한 본 발명을 요약하면, 본 발명에서 제시하는 방법에 따른 Q시그널 처리 동작은 다음과 같이 수행된다.

도 3에서와 같이 PRI에서의 D채널 본래의 시그널 처리에는 도 2의 D채널 제어장치(102)를 이용하여 처리한다. 이때 Q시그널 처리 설정요구가 입력되는 경우에는 PRI의 다수의 B채널 중에서 소정 협상한 B채널을 HDLC 콘트롤러(108A)를 사용하여 D채널과 같은 기능을 하도록 설정한다. 그리고 D채널 제어장치(108B)는 이렇게 설정된 B채널에서 Q시그널이 처리되도록 한다.

한편 Q시그널 처리 해제 요구가 입력되는 경우에는 Q시그널 처리 설정절차의 역순으로 해제 절차를 수행한다.

상술한 바와 같이, 본 발명은 통신 장치간의 인터네트워킹시 PRI 링크당 시그널링 채널을 D채널 하나만으로 사용 할 수밖에 없었던 종래의 방법을 개선하여 PRI의 D채널 외에 정보 처리 채널인 B채널을 통해서도 Q시그널을 처리할 수 있으므로 인터네트워킹을 위한 네트웍구조상 유용한 방법이 될 수 있는 이점이 있다.

또한 본 발명은 PRI 링크 하나를 이용하여도 시그널 처리와 Q시그널 처리가 동시에 가능하므로, 인터네트워킹에 있어서 좀더 효율적인 네트웍구성을 구현할 수 있다.

Claims (2)

1차군 이용자 망 인터페이스(PRI)를 각각 종단에 구비하고 있는 네트워크와 네트워크간의 접속을 위한 Q시그널을 처리하는 장치에 있어서:

소정 1차군 이용자 망 인터페이스 링크로부터의 입력되는 신호를 시그널 처리를 위한 D채널 또는 정보 처리를 위한 B채널의 신호로서 분리하는 인터페이스 장치와;

하나의 D채널을 통해 상기 인터페이스장치에 접속되며 상기 인터페이스장치에 의해 분리된 D채널의 신호를 입력하는 제1D채널 제어장치와;

다수의 B채널을 통해 상기 인터페이스장치에 접속되며 상기 인터페이스장치에 의해 분리된 B채널의 신호를 입력하는 B채널 제어장치와;

상기 1차군 이용자 망 인터페이스 링크로부터 Q시그널이 입력됨을 나타내는 메시지가 상기 D채널 제어장치로부터 출력됨에 응답하여 상기 B채널 제어장치에 의해 제어되는 상기 다수 B채널중의 어느 한 B채널을 협상하는 중앙처리장치(CPU)와;

상기 B채널 제어장치와 상기 중앙처리장치의 사이에 접속되며, 상기 중앙처리장치에 의해 제어되어 상기 협상된 B채널을 에이치디엘씨 프레임 계층 프로토콜로 설정하여 상기 협상된 B채널이 D채널로서 기능 하도록 하는 에이치디엘씨 콘트롤러와;

상기 B채널 제어장치와 상기 중앙처리장치의 사이에 접속되며, 상기 협상된 B채널을 통해 입력되는 상기 Q시그널을 입력하여 처리하는 제2D채널 제어장치로 이루어짐을 특징으로 하는 Q시그널 처리장치.

1차군 이용자 망 인터페이스를 각각 종단에 구비하고 있으며 하나의 D채널과 다수의 B채널을 수용하는 네트워크와 네트워크간의 접속을 위한 Q시그널을 처리 하는 방법에 있어서,

상기 1차군 이용자 망 인터페이스를 통해 입력되는 Q시그널을 상기 D채널을 통해 감지하는 Q시그널 입력 감지과정과,

상기 Q시그널이 입력됨에 응답하여 상기 다수의 B채널중 어느 한 B채널을 협상하는 B채널 협상과정과,

상기 협상된 B채널을 통해 상기 Q시그널을 입력하고 그 입력된 Q 시그널을 처리하는 Q시그널 처리과정으로 이루어짐을 특징으로 하는 방법.