KR19980053391A - 반도체 소자 격리구조 및 그 형성방법 - Google Patents

반도체 소자 격리구조 및 그 형성방법 Download PDF

Info

Publication number
KR19980053391A
KR19980053391A KR1019960072490A KR19960072490A KR19980053391A KR 19980053391 A KR19980053391 A KR 19980053391A KR 1019960072490 A KR1019960072490 A KR 1019960072490A KR 19960072490 A KR19960072490 A KR 19960072490A KR 19980053391 A KR19980053391 A KR 19980053391A
Authority
KR
South Korea
Prior art keywords
trench
forming
semiconductor substrate
isolation structure
device isolation
Prior art date
Application number
KR1019960072490A
Other languages
English (en)
Other versions
KR100226488B1 (ko
Inventor
김영관
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960072490A priority Critical patent/KR100226488B1/ko
Priority to US08/898,574 priority patent/US5994200A/en
Priority to JP9331399A priority patent/JPH10189713A/ja
Publication of KR19980053391A publication Critical patent/KR19980053391A/ko
Application granted granted Critical
Publication of KR100226488B1 publication Critical patent/KR100226488B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체기판에 형성되고 반도체기판의 상면(A MAJOR SURFACE)로부터 아래로 향하는 방향을 갖는 트렌치와, 트렌치를 충전하는 트렌치플러그와, 트렌치 바닥 아래에, 트렌치와 인접하여 형성된 매몰(BURIED)절연 영역을 포함하여 이루어진 반도체 소자 격리구조와, 반도체기판에 반도체기판의 상면(A MAJOR SURFACE)로부터 아래로 향하는 방향을 갖는 트렌치를 형성하는 공정과, 반도체기판의 트렌치 바닥 아래 부위에 산소 이온을 선택적으로 주입하는 공정과, 트렌치를 충전하는 트렌치플러그를 형성하는 공정을 포함하여 이루어진 반도체 소자 격리구조 형성방법에 관한 것이다.

Description

반도체 소자 격리구조 및 그 형성방법
제 1a도 내지 제 1c도는 기존의 트렌치 격리구조 및 그 형성방법을 설명하기 위해 도시한 단면도.
제 2a도 내지 제 2d는 종래의 다른 트렌치 격리구조 및 그 형성방법을 설명하기 위해 도시한 단면도.
제 3도는 본 발명에 따른 반도체 소자 격리구조의 일실시예를 설명하기 위해 반도체 소자의 일부를 도시한 단면도.
제 4a도 내지 제 4f도는 본 발명에 따른 반도체 소자 격리구조 형성방법의 일실시예를 설명하기 위해 반도체 소자 일부를 도시한 공정단면도.
*도면의 주요 부분에 대한 부호의 설명*
41, 반도체기판421, 421', 버퍼막
422, 422', 실리콘질화막42', 이온주입마스크층
43, 감광막마스크44, 트렌치
45, 산소이온이 주입된 영역46, 매몰절연영역
47, 트렌치안감48, 트렌치충전물질
48', 트렌치플러그49, 게이트절연막
본 발명은 반도체 소자 격리구조 및 그 형성방법에 관한 것으로써, 특히 고밀도의 집적회로에 적당한 반도체 소자 격리구조 및 그 형성방법에 관한 것이다.
반도체 장치가 고집적화되면서 소자격리영역의 사이즈 축소가 필요하게 되었다. 따라서 필요한 부위를 지정하여 트렌치를 형성하고 트렌치에 절연물 등의 충전물질을 채운 트렌치 격리구조가 반도체 소자 간 격리에 일반적으로 적용되고 있다. 그러나 반도체 장치의 집적도가 점점 커지면서 반도체 기판에 트렌치를 형성하고 단순히 그 트렌치에 절연물질의 충전물을 채우는 기존의 구조 및 방법은 트렌치의 종횡비(ASPECT RATIO) 상승에 따라 트렌치 미충전 및 트렌치 내 보이드(VOID)의 생성 등과 같은 다소간의 문제를 낳고 있다.
제 1a도 내지 제 1c도는 기존의 트렌치 격리구조 및 그 형성방법을 설명하기 위해 도시한 공정단면도이다. 기존의 일반적인 트렌치 격리구조를 제 1c도를 참조하여 개략적으로 설명하면, 반도체기판(11)에 형성되고, 원하는 격리구조의 깊이 정도로 형성된 트렌치와, 그 트렌치를 채운 한 개 종류의 절연물질 트렌치플러그(18')로 이루어진다. 또한 기존의 일반적인 반도체 소자 격리구조 형성방법을 보면, 제 1a도에서와 같이, 반도체기판(11)에 트렌치를 형성한 다음, 실리콘산화막(SiO2)(171)과, 실리콘질화막(172)을 형성한 후에, BPSG막(BORON PHOPHOSILICATE GLASS)(18)을 전면에 형성한다. 이때 제 1a도에서 보인 바와 같이, 큰 종횡비에 의한 BPSG막(18)에 보이드(VOID)(20) 등이 생성되게 된다. 따라서 제 1b도와 같이, 열처리를 실시하여 BPSG막(18)을 리플로우(REFLOW)를 시킨다. 이어서 제 1c와 같이, BPSG막(18)을 에치백(ETCH-BACK)하여 트렌치플러그(18')를 형성한다. 그런데 이와 같은 종래의 반도체 소자 격리구조 및 그 형성방법은, 상술한 바와 같이 그 형성과정에서 보이드(20)가 생성되기 때문에 BPSG막(18)의 리플로우를 위한 열처리 공정이 추가되어야 하고, 또한 제 1b-1c도에서 알 수 있는 바와 같이 BPSG막(18)의 리플로우 후에 그 표면이 평탄하지 못한 결함이 있다. 제 1a도 내지 제 1c도에서 나타낸 도면부호(12)는 트레치 형성을 위한 마스크층의 일부인 실리콘산화막이다.
제 2a도 내지 제 2d도는 종래의 다른 트렌치 격리구조 및 그 형성방법을 설명하기 위해 도시한 공정단면도이다.
미국 특허 5,099,304에서 제시된 바 있는 종래의 다른 트렌치 격리구조를 제 2d도를 참조하여 개략적으로 설명하면, 반도체기판(21)에 형성된 트렌치와, 폴리실리콘의 제 1트렌치충전물(281')과 BPSG막의 제 2트렌치충전물(282')로 이루어진 트렌치충전물을 포함하고 있는 구조이다. 도한 종래의 다른 반도체 소자 격리구조 형성방법은, 제 2a도에서와 같이, 반도체기판(21)에 트렌치를 형성한 다음, 실리콘산화막(271)과 실리콘질화막(272)을 형성하고 폴리실리콘층(281)을 증착 형성하여 트렌치를 충전하도록 한다. 이어서 제 2b도에서와 같이, 폴리실리콘층(281)을 에치백(ETCH-BACK)하여 트렌치의 일부를 채운 제 1 트렌치충전물(281')이 남도록 한다. 이어서 제 2c도에서와 같이, 전면에 BPSG막(282)을 형성하여 제 1트렌치충전물(281')이 채우고 난 트렌치의 나머지 부위를 채우도록 전면에 형성한다. 이후, BPSG막(282)의 리플로우를 위해 열처리를 진행하여 BPSG막(282)의 상면을 평평하게 한다. 그런 후 제 2d와 같이, BPSG막(282)을 선택적으로 식각하여 트렌치 외의 부위를 제거하여 트렌치의 미충전 부위를 완전히 충전시키는 제 2트렌치충전물(282')을 형성한 다음, 실리콘질화막 제 2트렌치충전물(282') 위를 덮는 실리콘산화막(29)을 형성한다. 제 2a도 내지 제 2d도에서 나타낸 도면부호(22)는 트렌치 형성을 위한 마스크층의 일부인 실리콘산화막이다. 그러나 미국특허 5,099,304에 나타난 소자 격리구조는 트렌치를 충전시키기 위해 2차의 충전물의 형성단계를 거쳐야 하므로써 공정을 복잡하게 하는 단점이 있다. 또한 리플로우를 위한 열처리 단계가 거의 필수적인 BPSG를 트렌치 충전물질로 사용하므로써, 졍션(JUNCTION) 형성을 위한 불순물 이온의 주입 조건들을 까다롭게 하게 된다. 이는 낮은 열싸이클(HEAT CYCLE)을 요구하는 차세대 고집적 회로에서는 치명적인 단점이다.
본 발명은 상술한 종래의 문제점을 해결하기 위해 안출된 것으로써, 트렌치 아래에 매몰절연영역을 가지므로써 고집적 회로에 적당한 반도체 소자 격리구조 및 그 형성방법을 제공하려는 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 격리구조는, 반도체기판에 형성되고 반도체기판의 상면(A MAJOR SURFACE)로부터 아래로 향하는 방향을 갖는 트렌치와, 트렌치를 충전하는 트렌치플러그와, 트렌치 바닥 아래에, 트렌치와 인접하여 형성된 매몰(BURIED)절연영역을 포함하여 이루어진다. 여기서, 매몰절연영역은 산화물(OXIDE)이며, 트렌치의 내면에 절연물질의 트렌치안감이 형성되어 상기 트렌치를 충전하는 트렌치플러그는 트렌치안감에 접한다.
또한 본 발명의 반도체 소자 격리구조의 형성방법은, 반도체기판에 반도체기판의 상면(A MAJOR SURFACE)로부터 아래로 향하는 방향을 갖는 트렌치를 형성하는 공정과, 반도체기판의 트렌치 바닥 아래 부위에 산소 이온을 선택적으로 주입하는 공정과, 트레치를 충전하는 트렌치플러그를 형성하는 공정을 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 3도는 본 발명에 따른 반도체 소자 격리구조의 일실시예를 설명하기 위해 반도체 소자의 일부를 도시한 단면도이다.
제 4a도 내지 제 4f도는 본 발명에 따른 반도체 소자 격리구조 형성방법의 일실시예를 설명하기 위해 반도체 소자 일부를 도시한 공정단면도이다.
제 3도에 도시한 바와 같이 본 발명의 반도체 소자 격리구조는, 반도체 기판(41)에 형성되고 반도체기판의 상면(A MAJOR SURFACE)으로부터 아래로 향하는 방향을 갖는 트렌치를 포함하고 있다. 반도체기판(41)으로는 실리콘 기판이 적용된다. 트렌치는 보이드 등이 생성되지 않을 정도가 되도록 종횡비가 적당한 깊이, 즉 원하는 격리구조 깊이 이하의 깊이를 갖는다.
트렌치의 내면에는 절연물질의 트렌치안감(47)이 형성되어 있다. 트렌치안감(47)으로는 열산화로 형성된 실리콘산화막(SiO2)이 바람직하다. 트렌치안감(47)은 열산화로 형성된 실리콘산화막 외에 화학기상증착(CVD ; CHEMICAL VAPOR DEPOSITION)로 형성된 실리콘산화막이 적용될 수 있다. 또한 트렌치안감(47)으로 실리콘질화막이 적용 가능하며, 실리콘질화막과 실리콘산화막이 적층된 적층막, 실리콘옥시나이트라이드(SILICON OXYNITRIDE)의 적용도 가능하다.
트렌치 내에는 트렌치를 충전하는 트렌치플러그(TRENCH PLUG)(48')가 있다. 이 트렌치플러그(48')는 트렌치안감(47)에 접하며 트렌치를 실질적이고 완전하게 충전하는 충전물로써, TEOS(TETRAETHYLORTHOSILICATE)를 이용하여 형성된 실리콘산화막(SiO2)이다. 또 다르게는 트렌치플러그는 폴리실리콘, 스핀온글라스(SPIN-ON-GLASS) 그리고 BPSG가 적용될 수 있다.
트렌치 바닥 아래에, 트렌치와 인접하여 형성된 매몰(BURIED)절연영역(46)이 있다. 이 매몰절연영역(46)은 산화물(OXIDE)로써, 산소이온을 주입하여 열공정 시에 형성된 실리콘산화막(SiO2)이다.
제 3도에서 도면부호(49)는 게이트절연막을 나타낸다.
본 발명의 반도체 소자 격리구조 형성방법은, 제 4a도와 같이, 실리콘인 반도체 기판(41) 상면에 열산화막인 버퍼막(BUFFER)(421)과, 실리콘질화막(422)을 순차로 형성한다. 실리콘질화막(422)의 형성은 CVD를 이용하여 형성한다.
이어서 제 4b도와 같이, 반도체기판(41)의 소정부위를 노출시키도록 버퍼막(421)과 실리콘질화막(422)의 일부를 선택적으로 제거하여 버퍼막(421')과 실리콘질화막(422')으로 이루어진 이온주입마스크층(42')을 형성한다. 이온주입마스크층(42')의 형성은 감광막마스크(43)를 실리콘질화막(422) 위에 형성한 다음, 실리콘질화막(422)과 버퍼막(421)을 식각한다. 이어서 반도체기판(41)의 노출된 부위를 식각하여 반도체기판에 트렌치(44)를 형성한다. 이 트렌치(44)는 트렌치 충전이 용이하도록 종횡비가 적당한 정도의 깊이로 형성하는 것으로써, 원하는 격리구조의 깊이 이하로 형성한다. 트렌치(44)를 형성하기 위한 식각으로는 플라즈마 식각가스를 이용한 비등방성 식각이 바람직하다. 이후 감광막마스크(43)를 제거한다.
계속하여 제 4c도와 같이, 트렌치(44) 바닥 아래 부위의 반도체기판(41)에 산소이온을 주입한다. 이때 트렌치(44) 부위를 제외한 반도체기판(41)의 상면부위는 상술한 이온주입마스크층(42')에 의해 이온주입이 저지되게 된다. 제 4c도에서 도면부호 (45)는 산소이온이 주입된 영역을 나타낸다.
이어서 제 4d도와 같이, 열산화(THERMAL OXIDATION) 공정을 진행하여 트렌치 내면에 실리콘산화막의 트렌치안감(47)을 형성한다. 이때 이온주입마스크층(42')의 실리콘질화막(422')은 산하방지막으로써의 역할을 하게 된다. 이 트렌치안감(47)은 트렌치(44) 형성 때의 식각 데미지(DAMAGE)를 제거하기 위한 것으로써, 열산화막 외에 CVD(CHEMICAL VAPOR DEPOSITION)으로 형성한 실리콘산화막 또는 실리콘옥시나이트라이드 등의 절연막이 적용될 수 있다. 특히 상술한 바와 같이 열산화 공정으로 트렌치안감(47)을 형성하였을 경우에는 그 과정에서, 제 4d도에서 알 수 있는 바와 같이, 트렌치 바닥 아래 산소이온이 주입된 영역 부위에 실리콘산화막 즉, 매몰절연영역(46)이 형성되는데, 이는 매몰절연영역(46)을 형성하기 위한 별도의 열공정을 거치지 않게 하므로써 바람직하다.
이어서 제 4e도와 제 4f도는 트렌치를 충전하는 트렌치플러그를 형성하는 공정을 나타내고 있다. 트렌치플러그의 형성은 제 4e도에서와 같이, 트렌치 부위를 포함한 이온주입마스크층(42') 위 전면을 덮는 트렌치충전물질층(48) 예로써 TEOS (TETRAETHYLORTHOSILICATE)를 이용하여 형성된 실리콘산화막(SiO2)을 형성한다. 이때 이미 언급한 바와 같이 종횡비가 적당한 깊이로 형성된 본 발명의 트렌치(44)는 그 충전 시에 보이드(VOID) 드이 형성되지 않게 된다. 트렌치충전물질층의 다른 예로써는 폴리실리콘, 스핀온글라스 그리고 BPSG가 적용될 수 있다.
이어 제 4f도와 같이, 트렌치플러그(48')의 형성을 위한 트렌치충전물질층의 선택적 식각공정 예로써 CMP(CHEMICAL MECHANICAL POLISHING)을 진행한다. 이때 이온주입마스크층(42')은 식각저지층으로 역할을 하게 된다. 트렌치플러그(48')의 형성을 위한 식각으로는 플라즈마(PLASMA) 식각가스를 이용한 건식각이 적용될 수 있다.
이와같은 과정을 포함하여 반도체 소자 격리구조를 형성하는 것이다.
본 발명은 상술한 일실시예에 한정되지 않는다. 즉, 트렌치안감은 다수개의 막이 적용될 수 있고, 트렌치안감 형성 공정과 산소이온 주입 공정은 그 진행 순서를 바꿔도 무방하다.
본 발명의 반도체 소자 격리구조는, 상술한 바와 같이 격리구조의 깊이가 트렌치와 그 아래 형성된 매몰절연영역의 깊이로 이루어지므로써, 충전시 보이드 등의 생성이 억제되도록 적당한 종횡비의 트렌치 형성이 가능하다. 이는 격리영역의 측면 면적 축소가 절대적으로 필요한 고집적 회로에 부응할 수 있는 장점이 있다. 또한 본 발명의 반도체 소자 격리구조 형성방법은, 보이드 생성을 막기 위해 트렌치를 2차로 충전하므로써 단계가 복잡한 종래 기술과는 달리, 추가 마스크 형성 공정 없이 기존과 같은 깊이의 격리구조를 형성할 수 있는 장점이 있다.

Claims (12)

  1. 반도체 소자 격리구조에 있어서,
    반도체기판에 형성되고 반도체기판의 상면(A MAJOR SURFACE)으로부터 아래로 향하는 방향을 갖는 트렌치와,
    상기 트렌치를 충전하는 트렌치플러그와,
    상기 트렌치 바닥 아래에, 트렌치와 인접하여 형성된 매몰(BURIED)절연 영역을 포함하여 이루어진 반도체 소자 격리구조.
  2. 제 1항에 있어서,
    상기 매몰절연영역은 산화물(OXIDE)인 것이 특징인 반도체 소자 격리구조.
  3. 제 1항에 있어서,
    상기 트렌치의 내면에 절연물질의 트렌치안감이 형성되어 상기 트렌치를 충전하는 트렌치플러그는 상기 트렌치안감에 접하는 것을 포함하는 반도체 소자 격리구조.
  4. 반도체 소자 격리구조 형성방법에 있어서,
    반도체기판에 상기 반도체기판의 상면(A MAJOR SURFACE)으로부터 아래로 향하는 방향을 갖는 트렌치를 형성하는 공정과,
    반도체기판의 상기 트렌치 바닥 아래 부위에 산소 이온을 선택적으로 주입하는 공정과,
    상기 트렌치를 충전하는 트렌치플러그를 형성하는 공정을 포함하여 이루어진 반도체 소자 격리구조 형성방법.
  5. 제 4항에 있어서,
    상기 산소 이온의 주입단계 후에, 상기 트렌치 내면에 절연물질의 트렌치안감을 형성하고 상기 트렌치 플러그를 형성하는 것을 포함하는 반도체 소자 격리구조 형성방법.
  6. 제 5항에 있어서,
    상기 트렌치안감의 형성은 상기 트렌치 내면을 열산화(THERMAL OXIDATION)시켜 형성하는 것이 특징인 반도체 소자 격리구조 형성방법.
  7. 반도체 소자 격리구조 형성방법에 있어서,
    반도체기판 위에 상기 반도체기판의 소정부위를 노출시키는 이온주입마스크층을 형성하는 공정과,
    상기 반도체기판의 노출된 부위를 식각하여 트렌치를 형성하는 공정과,
    상기 반도체기판의 트렌치 바닥 아래 부위에 산소이온을 주입하는 공정과,
    상기 트렌치 내면에 절연물질의 트렌지안감을 형성하는 공정과,
    상기 트렌치를 충전하는 트렌치플러그를 형성하는 공정을 포함하여 이루어진 반도체 소자 격리구조 형성방법.
  8. 제 7항에 있어서, 상기 이온주입마스크층의 형성은,
    상기 반도체기판 상면에 버퍼막을 형성하는 공정과,
    상기 버퍼막 위에 실리콘질화막을 형성하는 공정과,
    상기 반도체기판의 소정부위를 노출시키도록 상기 버퍼막과 실리콘질화막의 일부를 선택적으로 제거하는 공정을 포함하여 이루어진 반도체 소자 격리구조 형성방법.
  9. 제 7항에 있어서, 상기 트렌치의 형성은,
    상기 반도체기판의 노출된 부위를 비등방성 식각하여 형성하는 것이 특징인 반도체 소자 격리방법.
  10. 제 7항에 있어서, 상기 트렌치안감의 형성은,
    상기 트렌치 내면을 열산화(THERMAL OXIDATION)시켜 형성하는 것이 특징인 반도체 소자 격리방법.
  11. 제 7항에 있어서, 상기 트렌치플러그의 형성은,
    상기 트렌치 부위를 포함한 상기 이온주입마스크층 위 전면을 덮는 트레치충전물질층을 형성하는 공정과,
    상기 트렌치플러그의 형성을 위한 상기 트렌치충전물질층의 선택적 식각공정을 포함하여 이루어진 반도체 소자 격리구조 형성방법.
  12. 제 11항에 있어서, 상기 트렌치충전물질층의 선택적 식각은,
    폴리싱(POLISHING) 또는 플라즈마(PLASMA) 식각인 것이 특징인 반도체 소자 격리구조 형성방법.
KR1019960072490A 1996-12-26 1996-12-26 반도체 소자 격리구조 및 그 형성방법 KR100226488B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960072490A KR100226488B1 (ko) 1996-12-26 1996-12-26 반도체 소자 격리구조 및 그 형성방법
US08/898,574 US5994200A (en) 1996-12-26 1997-07-22 Trench isolation structure of a semiconductor device and a method for thereof
JP9331399A JPH10189713A (ja) 1996-12-26 1997-12-02 半導体素子隔離構造及びその形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960072490A KR100226488B1 (ko) 1996-12-26 1996-12-26 반도체 소자 격리구조 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR19980053391A true KR19980053391A (ko) 1998-09-25
KR100226488B1 KR100226488B1 (ko) 1999-10-15

Family

ID=19491100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960072490A KR100226488B1 (ko) 1996-12-26 1996-12-26 반도체 소자 격리구조 및 그 형성방법

Country Status (3)

Country Link
US (1) US5994200A (ko)
JP (1) JPH10189713A (ko)
KR (1) KR100226488B1 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280107B1 (ko) * 1998-05-07 2001-03-02 윤종용 트렌치 격리 형성 방법
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation
US6245638B1 (en) * 1998-08-03 2001-06-12 Advanced Micro Devices Trench and gate dielectric formation for semiconductor devices
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6472755B1 (en) 1999-01-05 2002-10-29 Advanced Micro Devices, Inc. Semiconductor device comprising copper interconnects with reduced in-line copper diffusion
TW407348B (en) * 1999-02-03 2000-10-01 United Microelectronics Corp Manufacture of the flash memory
US6133105A (en) * 1999-04-27 2000-10-17 United Microelectronics Corp. Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure
TW415017B (en) * 1999-08-11 2000-12-11 Mosel Vitelic Inc Method of improving trench isolation
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6146988A (en) * 2000-01-05 2000-11-14 Advanced Micro Devices, Inc. Method of making a semiconductor device comprising copper interconnects with reduced in-line copper diffusion
KR100401348B1 (ko) * 2000-06-30 2003-10-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US6277709B1 (en) * 2000-07-28 2001-08-21 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation structure
US6399461B1 (en) 2001-01-16 2002-06-04 Promos Technologies, Inc. Addition of planarizing dielectric layer to reduce a dishing phenomena experienced during a chemical mechanical procedure used in the formation of shallow trench isolation regions
US6645867B2 (en) * 2001-05-24 2003-11-11 International Business Machines Corporation Structure and method to preserve STI during etching
KR100428806B1 (ko) * 2001-07-03 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
JP5121102B2 (ja) * 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20030056217A (ko) * 2001-12-27 2003-07-04 동부전자 주식회사 반도체 섭스트레이트의 소자 분리 방법
JP4684523B2 (ja) * 2002-09-09 2011-05-18 株式会社デンソー 半導体装置の製造方法
KR100481558B1 (ko) * 2002-09-09 2005-04-08 동부아남반도체 주식회사 에어 갭 특성을 이용한 반도체 ｓｔｉ 형성 방법
US6794269B1 (en) * 2002-12-20 2004-09-21 Cypress Semiconductor Corp. Method for and structure formed from fabricating a relatively deep isolation structure
US6890833B2 (en) * 2003-03-26 2005-05-10 Infineon Technologies Ag Trench isolation employing a doped oxide trench fill
KR100571410B1 (ko) * 2003-12-31 2006-04-14 동부아남반도체 주식회사 반도체 소자의 트랜치 소자 분리막 형성 방법
US20060134882A1 (en) * 2004-12-22 2006-06-22 Chartered Semiconductor Manufacturing Ltd. Method to improve device isolation via fabrication of deeper shallow trench isolation regions
DE102005002675B4 (de) * 2005-01-20 2007-02-22 Infineon Technologies Ag Verfahren zum Herstellen einer ebenen Spin-on-Schicht auf einer Halbleiterstruktur
US20070087565A1 (en) * 2005-10-18 2007-04-19 Marcus Culmsee Methods of forming isolation regions and structures thereof
US20070132056A1 (en) * 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
US7648869B2 (en) * 2006-01-12 2010-01-19 International Business Machines Corporation Method of fabricating semiconductor structures for latch-up suppression
US20070158779A1 (en) * 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7491618B2 (en) * 2006-01-26 2009-02-17 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a conductive region
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US20070194403A1 (en) * 2006-02-23 2007-08-23 International Business Machines Corporation Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods
US20070224775A1 (en) * 2006-03-27 2007-09-27 Nick Lindert Trench isolation structure having an expanded portion thereof
US8112817B2 (en) * 2006-10-30 2012-02-07 Girish Chiruvolu User-centric authentication system and method
US7818702B2 (en) * 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
US7754513B2 (en) * 2007-02-28 2010-07-13 International Business Machines Corporation Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures
JP2008226904A (ja) * 2007-03-08 2008-09-25 Elpida Memory Inc 半導体記憶装置及びその製造方法
KR100987794B1 (ko) * 2008-12-22 2010-10-13 한국전자통신연구원 반도체 장치의 제조 방법
US8389377B2 (en) * 2010-04-02 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor element isolation in a backside illuminated image sensor
US8536019B2 (en) 2011-05-17 2013-09-17 GlobalFoundries, Inc. Semiconductor devices having encapsulated isolation regions and related fabrication methods

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566172A (en) * 1984-02-24 1986-01-28 Gte Laboratories Incorporated Method of fabricating a static induction type recessed junction field effect transistor
US4842675A (en) * 1986-07-07 1989-06-27 Texas Instruments Incorporated Integrated circuit isolation process
JPH0279445A (ja) * 1988-09-14 1990-03-20 Oki Electric Ind Co Ltd 素子分離領域の形成方法
JPH0834242B2 (ja) * 1988-12-08 1996-03-29 日本電気株式会社 半導体装置およびその製造方法
JPH03148852A (ja) * 1989-11-06 1991-06-25 Fujitsu Ltd 半導体装置
US5393693A (en) * 1994-06-06 1995-02-28 United Microelectronics Corporation "Bird-beak-less" field isolation method
US5445989A (en) * 1994-08-23 1995-08-29 United Microelectronics Corp. Method of forming device isolation regions
KR0176153B1 (ko) * 1995-05-30 1999-04-15 김광호 반도체 장치의 소자분리막 및 그 형성방법
KR0186083B1 (ko) * 1995-08-12 1999-04-15 문정환 반도체 소자의 소자격리방법
US5783476A (en) * 1997-06-26 1998-07-21 Siemens Aktiengesellschaft Integrated circuit devices including shallow trench isolation

Also Published As

Publication number Publication date
JPH10189713A (ja) 1998-07-21
KR100226488B1 (ko) 1999-10-15
US5994200A (en) 1999-11-30

Similar Documents

Publication Publication Date Title
KR100226488B1 (ko) 반도체 소자 격리구조 및 그 형성방법
US5902127A (en) Methods for forming isolation trenches including doped silicon oxide
US5783476A (en) Integrated circuit devices including shallow trench isolation
US7858492B2 (en) Method of filling a trench and method of forming an isolating layer structure using the same
US6277709B1 (en) Method of forming shallow trench isolation structure
US6069058A (en) Shallow trench isolation for semiconductor devices
JP2006245578A (ja) 半導体装置の製造方法
KR100251280B1 (ko) 샐로우 트랜치 아이솔레이션 방법
JP3058112B2 (ja) 半導体装置およびその製造方法
KR100379336B1 (ko) 반도체 소자의 분리영역 제조방법
US6184105B1 (en) Method for post transistor isolation
KR100571410B1 (ko) 반도체 소자의 트랜치 소자 분리막 형성 방법
US6303496B1 (en) Methods of filling constrained spaces with insulating materials and/or of forming contact holes and/or contacts in an integrated circuit
US6727569B1 (en) Method of making enhanced trench oxide with low temperature nitrogen integration
US6344374B1 (en) Method of fabricating insulators for isolating electronic devices
US20040108524A1 (en) Semiconductor device and method of manufacturing the same
US20030006487A1 (en) Semiconductor device having element isolation structure
KR20000045299A (ko) 반도체 소자의 제조방법
KR19980036132A (ko) 격리막 형성 방법
KR100403317B1 (ko) 반도체소자의 제조방법
KR100209927B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR100425998B1 (ko) 실리콘 섭스트레이트의 소자 분리 방법
KR19990074005A (ko) 웰 영역으로부터의 불순물 확산을 방지하는 트렌치 소자분리방법
JP2012018968A (ja) 半導体装置の製造方法
KR19980038870A (ko) 반도체 디바이스의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140716

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150626

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee