KR19980032687A - 캐리어 테이프, 및 캐리어 테이프 제조 방법 - Google Patents

캐리어 테이프, 및 캐리어 테이프 제조 방법 Download PDF

Info

Publication number
KR19980032687A
KR19980032687A KR1019970051764A KR19970051764A KR19980032687A KR 19980032687 A KR19980032687 A KR 19980032687A KR 1019970051764 A KR1019970051764 A KR 1019970051764A KR 19970051764 A KR19970051764 A KR 19970051764A KR 19980032687 A KR19980032687 A KR 19980032687A
Authority
KR
South Korea
Prior art keywords
film
wiring
tape
hole
metal
Prior art date
Application number
KR1019970051764A
Other languages
English (en)
Inventor
엔도기요히또
Original Assignee
윌리엄비.켐플러
텍사스인스트루먼츠인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄비.켐플러, 텍사스인스트루먼츠인코포레이티드 filed Critical 윌리엄비.켐플러
Publication of KR19980032687A publication Critical patent/KR19980032687A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4839—Assembly of a flat lead with an insulating support, e.g. for TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

작은 피치의 내측 리드를 갖는 캐리어 테이프를 제공한다.
수지막(8)의 에칭에 의해서 제1, 제2 배선(11, 12)과 피치 변환 배선(14)을 형성할 때, 제2 배선(12)과 피치 변환 배선(14)은 제1 배선(11)보다 얇게 된다. 필름 테이프(3) 상에 제1 배선(11)을 형성하고, 상기 필름 테이프에 형성된 홀(15) 내에 제2 배선(12)을 형성하고, 상기 홀(15) 내에 형성된 수지막(9) 상에 피치 변환 배선(14)이 형성된다. 작은 피치의 제2 배선(12)과 큰 피치의 제1 배선(11)이 피치 변환 배선(14)에 의해서 단락이 생기지 않게 접속할 수 있다. 제1 배선(11)을 액정 기판과의 접속용으로, 제2 배선(12)을 반도체 소자와의 접속용으로 이용할수 있다.

Description

캐리어 테이프, 및 캐리어 테이프 제조 방법
본 발명은, 캐리어 테이프에 관한 것으로 특히, 전극간의 간격이 좁은 반도체 소자를 탑재하는데 알맞는 캐리어 테이프에 관한 것이다.
최근에는, 전자 장치의 고밀도화의 요구에 의해 반도체 소자를 필름 테이프내에 수납하고, 액정 패널이나 프린트 기판 상에 실장할 수 있는 캐리어 테이프가 널리 이용되고 있다.
그와 같은 캐리어 테이프의 종래 기술을 설명한다.
도 11a의 도면 부호 103은 필름 테이프로, 표면에 미리 접착제가 도포되고, 접착제층(154)이 형성되어 있다.
그 필름 테이프(103)를 펀칭하여 홀(115)을 형성하고(도 11b), 계속해서, 접착제층(154) 상에 금속박(금속막: 108)을 붙인다(도 11c). 이와 같은 홀에는, 필름 테이프(103)의 절단시나 위치 결정을 위해 이용되는 도시하지 않은 홀도 있지만, 도 11에 도시한 홀(115)은, 반도체 소자 수납용의 것은 디바이스 홀이라고 불리우고 있는 홀이다. 금속박(108)의 내면은, 필름 테이프(103)와의 접착성을 높이기 위한 흠면 처리가 되어 있기 때문에 디바이스 홀 내에는 그 흠면의 요철이 노출되고 있다.
금속박(108)을 접착한 후, 탈지 및 표면 평활화를 위해 에칭 용액에 담그어 화학적으로 연마 처리하면, 금속박(108)의 노출 부분이 에칭된다. 이 때, 금속박(108)의 표면만이 아니라, 홀(115) 내에 노출한 금속박(108)의 내면도 에칭되어 평활하게 된다.
금속박(108)의 원래의 두께를 a, 표면과 내면의 에칭량을 각각 b, c로 하면, 금속박(108) 중, 필름 테이프(103) 상에 위치하는 부분(161)의 두께는 a - b 이지만, 디바이스 홀(115) 상에 위치하는 부분(162)의 두께는 그것보다도 얇아 a - ( b+c ) 로 된다 (도 11d).
다음에, 필름 테이프(103)의 전체 내면에 레지스트 막(166)을 형성하고, 에칭 처리된 금속박(108)의 표면에 레지스트 막(165)을 형성하고, 이것을 도시한 바와 같이 패터닝한다(도 11c). 이 상태에서 에칭 용액에 담그면, 레지스트 막(165)의 개구 부분(168)으로부터 금속박(108)의 에칭이 진행하고, 필름 테이프(103)상과 내면의 레지스트 막(166) 상에 각각 패터닝된 금속막 배선(1101, 1102)이 형성된다 (도 11f).
계속해서, 레지스트 막의 박리 처리를 행하고, 패터닝된 레지스트 막(165)을 제거하면 필름 테이프(103) 상의 금속막 배선(1101)에 의해서 제1 배선(111)이 형성된다. 이 때, 동시에 내면의 레지스트 막(166)이 제거되고, 디바이스 홀(115)이 나타나면, 내면의 레지스트(166) 상에 있던 금속막 배선(1102)은 일단이 필름 테이프(103) 상에 고정되고, 타단이 디바이스 홀(115) 상에 떠올라, 그것이 내측 리드라고 불리우는 제2 배선(112)으로 된다(도 11g).
이와 같은 캐리어 테이프(102)의 제1 배선(111) 상의 일부에 보호막이 형성된 후, 디바이스 홀 내에 반도체 소자가 삽입되고, 반도체 소자 상의 전극과 제2 배선(112)과의 전기적 접속이 행해진다. 그 후, 반도체 소자를 포트(potted) 등을 행하고, 수지에 의해서 피복하여, 전기적 시험을 행한다. 액정 패널로의 실장시에는 필름 테이프(103)를 개개의 반도체 소자마다 분리한 후, 제1 배선의 일부분에 의해서 액정 패널 상의 전극과의 접속이 행해진다.
종래 기술의 캐리어 테이프(102)는 상술한 바와 같은 제조 공정에 의해서 형성되기 때문에 제1 배선(111)과 제2 배선(112)과의 막 두께가 다르다. 금속박(108)의 에칭은, 일반적으로 습식 에칭에 의해서 행해지기 때문에 개구부(168)로부터의 에칭 반응은 캐리어 테이프의 표면과 평행한 방향으로 진행하고, 사이드 에칭량이 크기 때문에, 금속박(108)의 막 두께가 두꺼운 부분에서는 미세 패터닝하는 데에는 한계가 있었다.
이와 같은 캐리어 테이프(102)의 평면도를 도 12에 도시한다. 디바이스 홀(115) 주변에는, 반도체 소자 상의 전극과 접속하는데 이용되는 제2 배선(112)이 작은 피치로 형성되어 있다.
이 도 12의 도면 부호 116은 리드 홀을 도시하고 있고, 필름 테이프(3)를 펀칭하여 디바이스 홀(115)을 형성할 때에 동시에 형성되어 있다. 이 리드 홀(116) 상에도 배선(113)이 형성되어 있지만 큰 피치이고, 인쇄기판 상의 전극과의 접속시에는 표면 혹은 내면으로부터 가열 지그가 밀어 부쳐져서, 납땜 접속이 행해진다.
또한, 도면 부호 121은, 제1 배선(111)과 동시에 필름 테이프(103) 상에 형성된 테스트용의 패드이며, 반도체 소자의 전기적 시험에 이용된다. 도면 부호 122는, 제1 배선(111) 중, 액정 패널 상에 형성된 전극과 도전 수지에 의해서 접속되는 전극 부분이다.
디바이스 홀(115) 내에 수납되는 반도체 소자 상의 전극은 간격이 작게 형성되어 있기 때문에, 제2 배선(112)은 작은 피치로 형성할 필요가 있지만, 그것에 대해 액정 패널 상의 전극 간격은 비교적 크게 배열되어 있기 때문에 제1 배선(111)의 패널과 접속되는 부분(122)은 큰 피치로 형성되어 있다.
이와 같이, 제1 배선(111)에 요구되는 배선 피치와, 제2 배선(112)에 요구되는 배선 피치가 다르기 때문에 제1 배선(111)에 의해서 피치 변환부(109)를 구성하고, 제1 배선(111)의 액정 패널에 접속되는 부분(122)과 제2 배선(112)의 반도체 소자에 접속되는 부분을 각각 접속하고자 하는 경우, 피치 변환부(109) 내의 제1 배선(111)은 액정 패널에 접속되는 부분(122) 측에서는 그 부분의 피치와 동일한 큰 피치로 하고, 제2 배선(112) 측에서는 그 부분의 피치와 동일한 작은 피치로 형성할 필요가 있다.
그러나 반도체 소자의 다핀화가 진행하고, 소자 접속용에 이용되는 제2 배선(112)의 피치는 점점 좁아져서 작하게 피치화하는 경향에 있다. 한편, 제1 배선(111)의 저면은, 필름 테이프(103)와의 접착성을 높이기 위해서 흠면 처리가 되어 있기 때문에, 종래 기술과 같이 제1 배선(111)에 의해서 피치 변환부(109)를 구성시킨 경우에는, 피치 변환부(109) 내를 미세 패턴화하려고 하여 에칭 시간을 짧게 하면, 제1 배선(111)의 금속막이 완전히 에칭되지 않고, 접착층제(154) 상에 남은 금속막 잔사에 의해 제2 배선(112) 측과의 접속 부분에서 단락이 발생되어, 불량품이 발생된다고 하는 문제가 있었다.
본 발명은, 상기 종래 기술의 문제점을 해결하기 위해서 창작된 것으로 다핀화가 진행하는 반도체 소자에 대응할 수 있는 캐리어 테이프를 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 청구항 1에 기재된 발명은 캐리어 테이프로서, 필름 테이프에 홀이 개방된 후, 상기 필름 테이프와 금속막이 도포되고, 상기 금속막의 상기 홀 내에 상기 금속막이 노출한 부분이 에칭에 의해서 얇게 되어, 상기 필름 테이프와 상기 금속막의 내면의 선정된 위치에 수지막이 형성되는 것을 특징으로 한다.
이 청구항 1에 기재된 캐리어 테이프에 대해서는, 청구항 2에 기재된 발명 과 같이, 상기 수지막이 형성된 후 내면을 레지스트 막으로 보호함과 동시에 표면에 패터닝된 레지스트 막을 형성하여 상기 금속막을 에칭하고, 상기 내면의 레지스트 막과 상기 패터닝된 레지스트 막을 제거하고, 상기 필름 테이프 상에 복수의 제1 배선을 형성하고, 상기 홀 상에 상기 각 제1 배선보다 작은 피치로 배열된 복수의 제2 배선을 형성하고, 또한, 상기 수지막 상에 상기 제1 배선과 상기 제2 배선을 접속하는 피치 변환 배선을 형성할 수 있다.
한편, 청구항 3에 기재된 발명 장치는, 캐리어 테이프로서 필름 테이프와 상기 필름 테이프에 형성된 홀을 구비하되, 상기 필름 테이프와 상기 홀 상에 형성된 금속막이 에칭되어 형성된 제1 배선과, 상기 제1 배선보다 얇은 제2 배선이 상기 필름 테이프 상과 상기 홀 상에 형성되고, 상기 제1 배선과 상기 제2 배선은, 상기 제1 배선보다 얇은 피치 변환 배선에 의해서 접속되어 있는 것을 특징으로 한다.
이 청구항 3에 기재의 캐리어 테이프에 대해서는, 청구항 4에 기재된 발명 과 같이, 상기 피치 변환 배선은 수지막 상에 형성시킬 수 있다.
또한, 청구항 2 내지 청구항 4 중 어느 한 항에 기재된 캐리어 테이프에 대해서는 청구항 5에 기재된 발명과 같이, 상기 피치 변환 배선 상에 보호막을 형성할 수 있다.
또한, 이들 청구항 2 내지 청구항 5 중 어느 한 항에 기재된 캐리어 테이프에 대해서는, 청구항 6 기재의 발명과 같이, 상기 제2 배선을 반도체 소자와 접속하는데 사용하고, 상기 제1 배선의 일부를 액정 패널과 접속하는데 사용할 수 있다.
한편, 필름 테이프에 홀을 개방하고, 상기 필름 테이프 상에 금속막을 도포시켜 상기 금속막의 노출 부분을 에칭하여 막 두께를 얇게 한 후, 상기 금속막 내면을 레지스트 막으로 보호함과 동시에 표면에 패터닝된 레지스트 막을 형성하여 상기 금속막의 에칭을 행하고, 상기 패터닝된 레지스트 막과 상기 내면의 레지스트 막을 제거하고, 상기 필름 테이프 상에 위치하는 제1 배선과, 상기 홀 상에 위치하고, 상기 제1 배선보다 작은 피치의 제2 배선을 형성하는 캐리어 테이프 제조 방법으로서, 상기 내면을 보호하는 레지스트 막은 상기 홀 내에 노출하는 금속막 내면의 선정된 위치에 수지막을 형성한 후에 형성하고, 상기 패터닝된 레지스트 막과 상기 내면의 레지스트 막을 제거할 때에 상기 수지막을 남기는 것을 특징으로 한다.
이 경우, 청구항 8에 기재된 발명과 같이, 상기 수지막을 형성한 후에 상기 금속막의 에칭을 행하고, 계속해서 상기 홀 내에 노출하는 금속막 내면의 선정된 위치에 다음의 수지막을 형성하는 공정을 선정된 횟수 수행한 후, 상기 내면의 레지스트 막을 형성할 수 있다.
이와 같은 청구항 7 또는 청구항 8 중 어느 한 항에 기재된 캐리어 테이프 제조 방법에 대해서는 청구항 9에 기재된 발명과 같이, 상기 제1 배선과 상기 제2 배선을 형성할 때에 상기 패터닝된 레지스트 막에 의해서 상기 수지막 상에 복수의 피치 변환 배선을 형성하고, 상기 수지막 상에 형성된 상기 각 피치 변환 배선에 의해서 상기 제1 배선과 상기 제2 배선을 접속시킬 수 있다.
상술된 본 발명의 구성에 의하면 미리 필름 테이프에 접착층을 형성하고, 그 필름 테이프에 금형 등으로 홀을 개방하여, 접착층과 금속박 등의 금속막을 밀착시켜서 금속막을 필름 테이프에 도포시키면, 홀 내에 금속막 내면이 노출하므로, 그 금속막의 노출 부분을 에칭하여 탈지나 내면의 평활화를 행할 수 있다.
이와 같이 금속막의 처리를 행한 후, 필름 테이프의 내면에 레지스트 막을 전면 형성함과 동시에 금속막 표면에 패터닝된 레지스트 막을 형성하고, 계속해서, 금속막의 에칭을 수행하면, 레지스트 막의 패턴이 금속막으로 전사되고, 레지스트 막을 박리 제거하면 금속막이 남은 부분에 의해서 필름 테이프 상에 위치하는 제1 배선과, 홀 상에 위치하는 제2 배선을 형성할 수 있다.
그 때, 내면의 레지스트 막은 홀 내에 노출하는 금속막 내면의 선정된 위치에 수지막을 형성한 후에 형성하고, 에칭에 의해서 제1 배선과 제2 배선을 형성할 때에 패터닝된 레지스트 막에 의해서 수지막 상에 복수의 피치 변환 배선을 형성하고, 패터닝된 레지스트 막과 내면의 레지스트 막을 제거할 때에 수지막이 남도록 하면, 제1, 제2배선의 형성과 동시에 수지막 상에 피치 변환 배선을 형성할 수 있다.
탈지 처리의 에칭시에 금속막의 홀 상에 위치하는 부분에서는, 내면이 에칭되는 부분만 필름 상에 위치하는 부분보다 얇게 되어 있으므로 피치 변환 배선과 제2 배선은 제1 배선보다도 미세 패턴화할 수 있으므로, 피치 변환 배선에 의해서 제1 배선과 제2 배선을 접속시키면 전극 간격이 좁은 반도체 소자에 대응하고, 작은 피치의 제2 배선을 갖는 캐리어 테이프를 구성할 수 있다.
이와 같은 피치 변환 배선 상에 보호막을 형성해 놓으면 반송이나 취급시 손상되지 않으므로 좋다.
또, 이와 같은 캐리어 테이프에서는 제2 배선을 작은 피치로 할 수 있으므로 제1 배선의 일부를 작은 피치로 폭 넓게 형성하고, 제2 배선을 반도체 소자와의 접속용으로, 제1 배선을 액정 패널과의 접속용으로 이용할 수 있다.
금속막 내면에 형성하는 수지막에 대해서는, 1층째의 수지막을 형성한 후, 다시 금속막의 에칭을 수행하고, 계속해서 2층째의 수지막을 형성한 후에 내면 레지스트를 형성하면, 금속막의 두께가 3종류로 되어 패턴 설계가 용이하게 된다. 이와 같은 금속막의 에칭과 수지막의 형성을 선정된 횟수 수행하면, 금속막의 두께를 필요한 종류 만큼 형성할 수 있다.
도 1a 내지 도 1e는 본 발명의 캐리어 테이프 제조 방법의 일례를 도시한 공정도의 전반을 도시하는 도면.
도 2f 내지 도 2i는 그 공정도의 후반을 도시하는 도면.
도 3a 내지 도 3d는 다른 예를 도시한 공정도.
도 4a 내지 도 4e는 3종류의 막 두께의 금속 배선을 형성하는 경우의 본 발명의 공정도의 전반을 도시하는 도면.
도 5f 내지 도 5i는 그 공정도의 후반을 도시하는 도면.
도 6a 내지 6d는 본 발명의 캐리어 테이프 제조 방법의 공정을 설명하기 위한 도면.
도 7a 및 도 7b는 본 발명의 캐리어 테이프의 제조 공정 중의 상태를 도시한 도면.
도 8a 및 도 8b는 본 발명의 캐리어 테이프의 제조 공정 중의 상태를 도시한 사시도.
도 9는 본 발명의 캐리어 테이프의 일례를 도시한 평면도.
도 10은 본 발명의 캐리어 테이프의 다른 예이고, 도 10a는 금속박을 접착한 상태의 평면도이고, 도 10b는 수지막을 형성한 상태의 평면도이고, 도10c는 내면과 외면의 레지스트 막을 제거한 상태의 평면도.
도 11a 내지 도 11g는 종래 기술의 캐리어 테이프의 제조 공정도.
도 12는 종래 기술의 캐리어 테이프의 평면도.
〈도면의 주요 부분에 대한 도면 부호의 설명〉
2, 2', 2 : 캐리어 테이프
3 : 필름 테이프
5 : 패터닝된 레지스트 막
6, 7, 15, 16, 17, 251, 252: 홀
8 : 금속박(금속막)
9 : 수지막
11 : 제1 배선
12 : 제2 배선
14 : 피치 변환 배선
17 : 내면의 레지스트 막
본 발명을 액정 패널 구동용 회로의 반도체 소자를 탑재하는 캐리어 테이프및 그 제조 방법에 적용한 경우의 실시예에 대해 설명한다.
단면도인 도 1a와 사시도의 도 6a의 도면 부호 3은 필름 테이프(폭 35㎜ 내지 70㎜)을 도시하고 있고, 표면에 미리 접착제가 도포되고, 접착제층(54)이 형성되어 있다.
그 필름 테이프(3)를 금형 등으로 펀칭하여 홀(15, 16)을 형성한다(도 1b, 도 6b). 계속해서, 도 6c에 도시한 바와 같이, 롤러(801, 802)에 의해서, 도체로 이루어지는 금속박(금속막: 8)(막 두께 35㎛ 내지 100㎛정도)을 접착층제(54) 상에 가압하면 금속박(8)이 필름 테이프(3)에 접착된다. 이 때, 접착제층(54)의 범위 내에 있는 홀(15)은 금속박(8)으로 채워진다(도 1c, 도 6d).
그 상태의 내면을 도 7a에 도시한다. 금속박(8)의 내면은 접착력 향상을 위해 흠면 처리가 실시되고, 홀(15) 내에는 그 흠면의 요철이 노출되어 있다. 홀(16)은 반송용이고, 금속박(8)은 홀(16)을 채우지 않는 범위에서 접착된다.
금속박(8)을 접착된 후, 탈지와 표면 평활화를 위해 에칭 용액에 담그어 화학적 연마 처리를 수행하면, 금속박(8)의 노출 부분의 표면이 에칭된다. 이 때, 홀(15) 내에 노출되어 있던 금속박(8)의 내면(흠면)은 평활하게 되지만, 홀(15) 상에 위치하는 부분(62)의 두께는 내면이 연마되는 것 만큼 필름 테이프(3) 상에 위치하는 부분(61)의 두께보다도 얇게 된다.
계속해서, 홀(15) 내에 노출하는 금속박(8)의 내면의 선정된 위치에, 수지막(9 :막 두께 30㎛의 폴리이미드막)을 형성하고, 도시하지 않은 레지스트 막을 이용하여 에칭함으로써 소정 패턴으로 패터닝된다(도 1e). 그 상태의 평면도를 도 7b에 도시한다. 수지막(9)은 필름 테이프(3)와 금속박(8)에 밀착 고정되어 있고, 그 수지막(9)이 형성되어 있지 않는 부분에서 디바이스 홀(6)과 리드 홀(7)이나 절단용 가는 홈(70)이나 위치 결정용 등의 지그 홀(71)이 구성되어 있다. 이들 디바이스 홀(6), 리드 홀(7), 절단용 가는 홈(70), 위치 결정용 등의 지그홀(71) 내에서는 금속박(8)의 내면이 노출되어 있다.
그 상태에서, 수지막(9) 및 상기한 각 홀 내의 금속박(8) 상에 내면 레지스트 막(19)을 전면 형성함과 동시에, 금속박(8) 표면에 레지스트 막(64)을 도포한다(도 2 f). 계속해서, 포트리소그래프 공정에 있어서 도 8a의 사시도에 도시한 바와 같이, 표면의 레지스트 막(64) 상에 유리 마스크에 형성된 배선 패턴(69)을 노광 조사하고, 계속해서 레지스트 막(64)을 현상하여 금속박(8) 상에 패터닝된 레지스트 막(5)을 형성한다(도 2g).
그 상태에서 에칭 용액에 담그면, 패터닝된 레지스트 막(5)의 개구부(68)로부터 금속박(8)의 에칭을 진행한다.
절단용 가는 홈(70)이나 위치 결정용 등의 지그 홀(71) 상의 금속박(8) 표면은 레지스트 막(5)으로 보호되어 있지 않고 전부 개구부(68)라고 되어 있기 때문에 그 부분의 금속박(8)은 전부 제거된다. 한편, 디바이스 홀(6), 지그 홀(7), 수지막(9), 또는 필름 테이프(3) 상의 금속박(8) 표면에는 패터닝된 레지스트 막(5)에 의해서 금속막 배선(101내지 103)이 형성된다(도 2h).
계속해서, 패터닝된 레지스트 막(5)과 내면 레지스트 막(19)을 제거하면, 디바이스 홀(6)과 지그 홀(7)이 나타나지만, 필름 테이프(3) 상에는 금속막 배선(101)에 의해서 제1 배선(11)이 형성되고, 또한, 디바이스 홀(6)과 지그 홀(7) 상에는 내면 레지스트 막(19) 상의 금속막 배선(102)에 의해서 제2 배선(12)이 형성된다. 이 레지스트 막(5, 19)을 제거할 때, 수지막(9)은 제거되지 않도록 하고 있으므로 금속 배선(103)은 수지막(9)에 고정된 채이고, 그 금속 배선(103)에 의해서 피치 변환 배선(14)이 형성된다(도 2i). 이 상태의 평면도를 도 9에 도시한다.
제2 배선(12)의 피치는 70㎛로 작은 피치이고, 제1 배선(11)의 피치는 100㎛로 큰 피치이지만, 피치 변환 배선(14)은, 제2 배선(12) 측에서는 그 제2 배선(12)과 동일한 작은 피치로, 액정 패널에 접속되는 부분측에서는 그 제1 배선(11)과 동일한 큰 피치로 되어 있고, 피치 변환 배선(14)에 의해서 제2 배선(12)과 제1 배선(11)이 접속되어 있다.
마지막으로, 다수의 피치 변환 배선(14)이 밀집한 피치 변환부 상에 보호막을 형성하고(도시하지 않음), 반도체 소자를 디바이스 홀(6) 내에 삽입하고, 그 반도체 소자 상의 전극과 제2 배선(12)을 접속시킨다. 각 반도체 소자마다 한개씩 분리하여 액정 패널이나 인쇄기판에 실장 가능한 상태가 된다.
또, 이 캐리어 테이프(2)와 같이, 필름 테이프(3)에 대해 큰 홀(15)을 형성하고 수지막(9)에 의해서 디바이스 홀(6)이나 리드 홀(7)의 이외에 위치 결정용 등의 지그 홀(16)이나 절단용 가는 홈을 형성하는 경우에는 필름 테이프(3)의 펀칭용 금형의 종류가 한개로 충분하므로 금형 비용이 감소하여 개발 기간이 단축되게 된다.
이상 설명한 캐리어 테이프(2)에서는, 디바이스 홀(6)과 리드 홀(7)을 수지막(9)에 의해서 분리·형성하였지만[도 1e 및 도 2f 내지 도 2i의 도면 부호 n으로 도시한 수지막(9)의 부분], 도 3a에 도시한 바와 같이, 필름 테이프(3)를 펀칭할 때, 미리 필름 테이프(3 :도면 부호 m으로 도시한 부분)에 의해서, 디바이스 홀(16)이 되는 홀(251)과 리드 홀(7)이 되는 홀(252)을 분리시켜 놓고, 계속해서, 금속박(8)을 접착하도록 할 수도 있다(도 3b). 이 경우는, 홀(251) 상의 금속박(8)의 내면에 패터닝된 수지막(9)을 형성할 때, 필름 테이프(3)와 금속박(8)에 밀착 고정시켜고(도 3c), 에칭에 의해서 금속박(8)의 패터닝을 수행하고, 디바이스 홀(16) 상에 제2 배선(12)을, 필름 테이프(3) 상에 제1 배선(11)을, 수지막(9) 상에 피치 변환 배선(14)을 형성한다(도 3d).
이와 같이 구성한 캐리어 테이프(2')에서도, 피치 변환 배선(14)에 의해서 작은 제2 배선(12)과 큰 피치의 제1 배선(11)을 단락하지 않고 접속할 수 있다.
한편, 본 발명은 쿼드형(Quad-type)의 캐리어 테이프에도 적용할 수 있다. 이 경우, 도 10a에 도시한 바와 같이, 필름 테이프(3)에 구형의 홀(35)을 개방하고, 필름 테이프(3)와 금속박(8)을 도포한 후, 도 10b의 평면도에 도시한 바와 같이, 패터닝된 수지막(9)을 금속박(8)의 내면에 형성할 때, 홀(35)의 네 구석 부분에서 필름 테이프(3)에 고정시킨다. 그 수지막(9)의 중앙 부분에 디바이스 홀(6)을 형성하고, 또한, 수지막(9)과 필름 테이프(3) 간의 간극에 의해 리드 홀(7)을 형성한다.
계속해서, 상술된 캐리어 테이프(2, 2')와 마찬가지로 금속박(8)의 내면을 레지스트 막으로 보호하고, 표면에 패터닝된 레지스트 막을 형성하여 금속박(8)의 에칭 처리를 수행하면, 도 10c의 평면도에 도시한 바와 같이, 디바이스 홀(6)의 네변으로부터 내측쪽으로 제2 배선(12)을 형성하고, 수지막(9) 상에 피치 변환 배선(14)을 형성하고, 또한, 필름 테이프(3) 상에는 제1 배선(11)을 형성할 수 있다. 이 캐리어 테이프(2)에서도 제2 배선(12)은 작은 피치이고, 피치 변환 배선(14)에 의해서 큰 피치의 제1 배선(11)과 접속되어 있다.
또, 상술된 수지막(9)에는 폴리이미드 수지를 이용하였지만, 그것에 한정되지는 않는다. 예를 들면 유리·에폭시 수지 등의 다른 수지를 이용하여도 좋지만, 포포리소그래피 공정에 의해서 패터닝을 할 수 있는 것이 바람직하다.
상술된 실시예는, 금속박(8)의 에칭을 1회 수행하였지만, 복수회 수행할 수 있다. 도 4, 도 5를 이용하여 그 실시예를 설명하면, 표면에 접착제층(54)이 형성되어 있는 필름 테이프(3)에 대해 금형 등을 이용하여 홀(251, 252)을 펀칭하여 형성하고, 도체가 되는 금속박(8)을 접착제(54) 상에 열 압착시켜 홀(251, 252)을 금속박(8)으로 채우는 상태로 한다(도 4a).
금속박(8) 내면에는, 접착제층(54)과의 밀착력을 향상시키기 위해서 흠면화 처리가 실시되어 있으므로 금속박(8)을 도포시킨 후에 에칭 용액에 담그어, 화학적연마를 처리를 실시하고, 흠면의 평활화와 탈지를 수행하면 내면은 흠면이 처리된 것만큼 얇게 된다(도 4b).
그 상태에서, 금속박(8) 상에 레지스트 막(64)을 전 표면 상에 도포함과 동시에, 홀(252: 리드 홀) 내에 내면 레지스트 막(19)을 도포한다(도 4c). 또, 이 때의 내면 레지스트 막(19)의 도포 방법은 인쇄법이어도 좋지만 포토리소그래피 공정에 의해서 패터닝할 수 있다.
계속해서, 다시 에칭으로써 화학적 연마 처리를 행하면, 홀(251) 내의 금속박(8)의 부분(63)의 막 두께는 필름 테이프(3) 상의 부분(62)의 막 두께보다도 얇게 된다(도 4d).
그 에칭 후, 레지스트 막(64)과 내면 레지스트 막(19)을 제거하고(도 4e), 다시 금속박(8) 표면에 레지스트 막(64)을, 홀(251, 252) 내에 내면 레지스트 막(19)을 도포하고(도 5f), 레지스트 막(64)에 조사 노광과 현상을 수행하여 패터닝된 레지스트 막(5)을 형성하고(도 5g) × 금속박(8)의 패턴 에칭을 수행한다(도 5h).
패터닝된 레지스트 막(5)과 내면 레지스트 막(19)의 제거를 수행하면, 필름 테이프(3) 상에 흠피치의 제1 배선(11)이 형성되고, 디바이스 홀(6) 상에는 작은 피치인 제2 배선(12): 내측 리드)이 형성된다. 리드 홀(7) 상에는 제1 배선(11)과 제2 배선(12)의 중간 막 두께인 금속 배선(13)이 형성된다.
이상은 3종류의 막 두께의 배선을 형성하는 경우이고, 내면 레지스트(19) 막의 도포와 금속박(8)의 에칭, 및 수지막(9)의 형성을 선정된 횟수 수행함으로써 금속박(8)의 두께를 제어하고, 복수 종류의 막 두께의 배선을 형성할 수 있다.
또한, 본 발명에 관해서는, 홀(251: 디바이스 홀)을 형성하여 반도체 소자를 내면측에서도 표면측에서도 실장할 수 있도록 되어 있지만, 표면에서의 실장만 내면 디바이스 홀(251)은 불필요해진다. 따라서, 수지에 의해서 채워지게 두고, 제2 배선부의 금속박(8)을 극히 얇게 하여 작게 피치화할 수 있다. 그 경우에, 접속에 이용되는 금속 배선을 수지 상에 형성하고, 그 수지로 지지할 수 있으므로 디바이스 홀이나 리드 홀에 오버행하고 있는 부분이 없어져 굴곡이나 파단 등의 강도적인 불편함도 해소할 수 있다.
피치가 작은 배선과 큰 배선을 배선간의 단락이 생기지 않게 접속할 수 있다.
금형의 종류를 삭감할 수 있으므로, 제작 기간의 단축화, 비용 저감을 꾀할 수 있다.
피치 변환 배선은 접착층을 통하지 않고 수지막에 고정되어 있으므로, 수지막의 도포 두께를 변경함으로써, 절곡의 난이를 용이하게 변화시킬 수 있다.
금속막을 다수 종류의 두께로 할 수 있으므로, 배선 패턴 설계가 용이하게 된다.

Claims (9)

  1. 캐리어 테이프(carrier tape)에 있어서,
    필름 테이프(film tape)에 홀(hole)이 형성된 후, 금속막(metal film)이 상기 필름 테이프에 도포되되,
    상기 홀로부터 노출된 상기 금속막의 일부는 에칭에 의해 얇게 되며,
    상기 필름 테이프와 상기 금속막의 내면의 선정된 위치에 수지막(resin film)이 형성되는 것을 특징으로 하는 캐리어 테이프.
  2. 제1항에 있어서,
    상기 수지막이 형성된 후, 상기 금속막의 내면은 레지스트 막으로 보호되고, 패터닝된 레지스트 막이 상기 금속막의 외면 상에 형성되어, 상기 금속막이 에칭된 다음, 상기 내면 상의 레지스트 막과 상기 패터닝된 레지스트 막이 제거되며,
    복수의 제1 배선이 상기 필름 테이프 상에 형성되고, 상기 제1 배선보다 작은 피치로 배열된 복수의 제2 배선이 상기 홀에 형성되고, 상기 복수의 제1 배선을 상기 복수의 제2 배선에 접속하는 피치 변환 배선(pitch-converting wiring)이 상기 수지막 상에 형성되는 것을 특징으로 하는 캐리어 테이프.
  3. 캐리어 테이프(carrier tape)에 있어서,
    필름 테이프(film tape)와, 상기 필름 테이프 상에 형성된 홀(hole)
    을 구비하되,
    상기 필름 테이프와 상기 홀 상에 형성된 금속막을 에칭함으로써, 제1 배선과, 상기 제1 배선보다 얇은 제2 배선이 상기 필름 테이프와 상기 홀에 형성되고,
    상기 제1 배선과 상기 제2 배선은 상기 제1 배선보다 얇은 피치 변환 배선(pitch-converting wirings)에 의해 접속되어 있는 것을 특징으로 하는 캐리어 테이프.
  4. 제3항에 있어서,
    상기 피치 변환 배선은 수지막 상에 형성되어 있는 것을 특징으로 하는 캐리어 테이프.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    보호막이 상기 피치 변환 배선의 각각에 형성되어 있는 것을 특징으로 하는 캐리어 테이프.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 배선은 반도체 소자에 접속하는데 이용되고, 상기 제1 배선의 일부는 액정 패널에 접속하는데 이용되는 것을 특징으로 하는 캐리어 테이프.
  7. 캐리어 테이프(carrier tape)의 제조 방법에 있어서,
    필름 테이프(film tape) 상에 홀(hole)을 개방하는 단계,
    상기 필름 테이프 상에 금속막을 도포하는 단계,
    상기 금속막의 노출부가 에칭에 의해 얇게 된 후, 상기 금속막의 내면을 레지스트 막으로 보호하고, 상기 금속막의 외면 상에 패터닝된 레지스트 막을 형성하며, 상기 금속막을 에칭하는 단계,
    상기 패터닝된 레지스트 막과 상기 내면 상의 레지스트 막을 제거하는 단계, 및
    상기 필름 테이프 상에 제1 배선을 형성하고, 상기 홀에 제2 배선을 형성하는 단계
    를 구비하되,
    상기 레지스트 막의 내면을 보호하는 상기 레지스트 막은, 수지막이 상기 홀로부터 노출된 레지스트 막의 내면 상의 선정된 위치에 형성된 후에 형성되고,
    상기 수지막은, 상기 패터닝된 레지스트 막과 상기 금속막의 내면 상의 상기 레지스트 막이 남겨질 때 남겨지는 것을 특징으로 하는 캐리어 테이프의 제조 방법.
  8. 제7항에 있어서,
    상기 수지막이 형성된 후에, 상기 금속막을 에칭하고, 상기 홀로부터 노출된 금속막의 내면 상의 선정된 위치에 다음 수지막을 형성하는 공정이 선정된 횟수 수행된 후, 상기 내면 상에 상기 레지스트 막이 형성되는 것을 특징으로 하는 캐리어 테이프의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 배선과 제2 배선이 형성될 때, 상기 패터닝된 레지스트 막에 따라상기 수지막 상에 복수의 피치 변환 배선이 형성되고,
    상기 제1 배선과 제2 배선은 상기 수지막 상에 형성된 상기 피치 변환 배선에 의해 상호 접속되는 것을 특징으로 하는 캐리어 테이프의 제조 방법.
KR1019970051764A 1996-10-09 1997-10-09 캐리어 테이프, 및 캐리어 테이프 제조 방법 KR19980032687A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-287656 1996-10-09
JP8287656A JPH10116861A (ja) 1996-10-09 1996-10-09 キャリアテープ、及びキャリアテープ製造方法

Publications (1)

Publication Number Publication Date
KR19980032687A true KR19980032687A (ko) 1998-07-25

Family

ID=17720036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970051764A KR19980032687A (ko) 1996-10-09 1997-10-09 캐리어 테이프, 및 캐리어 테이프 제조 방법

Country Status (5)

Country Link
US (1) US6007729A (ko)
EP (1) EP0836228A3 (ko)
JP (1) JPH10116861A (ko)
KR (1) KR19980032687A (ko)
TW (1) TW395036B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304680B1 (ko) * 1997-09-04 2001-11-02 가네꼬 히사시 반도체장치및그제조방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3420057B2 (ja) * 1998-04-28 2003-06-23 株式会社東芝 樹脂封止型半導体装置
JP3536728B2 (ja) * 1998-07-31 2004-06-14 セイコーエプソン株式会社 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置
KR20010043947A (ko) 1999-03-31 2001-05-25 야스카와 히데아키 협 피치용 커넥터, 피치 변환 장치, 마이크로머신, 압전액추에이터, 정전 액추에이터, 잉크 제트 헤드, 잉크 제트프린터, 액정 장치, 전자기기
FR2809230A1 (fr) * 2000-10-10 2001-11-23 Orient Semiconductor Elect Ltd Ruban d'assemblage de substrat pour support de boitier de semiconducteur et son procede de fabrication
DE10340271B4 (de) * 2003-08-29 2019-01-17 Osram Opto Semiconductors Gmbh Dünnschicht-Leuchtdiodenchip und Verfahren zu seiner Herstellung
TWI245384B (en) * 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0541412A (ja) * 1990-11-30 1993-02-19 Fujitsu Ltd テープキヤリアとその製造方法及びそれを用いる電子部品の実装方法
JPH05315403A (ja) * 1992-05-07 1993-11-26 Hitachi Cable Ltd Ｔａｂ用フィルムキャリア及びその製造方法
JPH06252215A (ja) * 1993-02-26 1994-09-09 Mitsui Mining & Smelting Co Ltd フィルムキャリア

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2037666A1 (de) * 1970-07-29 1972-02-03 Siemens Ag Verfahren zum Kontaktieren eines mit mehreren Elektroden versehenen Halbleiterkörpers mit Hilfe eines aus einem Metallblech hergestellten Systems von elektrischen Zuleitungen
JPS6026439A (ja) * 1983-07-22 1985-02-09 Matsushita Electric Ind Co Ltd 厚膜フアインパタ−ンの形成方法
US4711700A (en) * 1985-07-03 1987-12-08 United Technologies Corporation Method for densifying leadframe conductor spacing
GB2178895B (en) * 1985-08-06 1988-11-23 Gen Electric Co Plc Improved preparation of fragile devices
US4786545A (en) * 1986-02-28 1988-11-22 Seiko Epson Corporation Circuit substrate and method for forming bumps on the circuit substrate
EP0489177A4 (en) * 1990-06-26 1993-06-09 Seiko Epson Corporation Semiconductor device and method of manufacturing the same
JPH04271133A (ja) * 1991-02-27 1992-09-28 Toppan Printing Co Ltd フィルムキャリヤ
JPH0697237A (ja) * 1992-09-10 1994-04-08 Hitachi Ltd 半導体装置及びその製造方法
JPH06230405A (ja) * 1993-02-04 1994-08-19 Nec Corp 液晶表示装置
JPH0815716A (ja) * 1994-07-01 1996-01-19 Hitachi Ltd 液晶表示装置
JPH0815717A (ja) * 1994-07-04 1996-01-19 Hitachi Ltd 液晶表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0541412A (ja) * 1990-11-30 1993-02-19 Fujitsu Ltd テープキヤリアとその製造方法及びそれを用いる電子部品の実装方法
JPH05315403A (ja) * 1992-05-07 1993-11-26 Hitachi Cable Ltd Ｔａｂ用フィルムキャリア及びその製造方法
JPH06252215A (ja) * 1993-02-26 1994-09-09 Mitsui Mining & Smelting Co Ltd フィルムキャリア

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304680B1 (ko) * 1997-09-04 2001-11-02 가네꼬 히사시 반도체장치및그제조방법

Also Published As

Publication number Publication date
TW395036B (en) 2000-06-21
JPH10116861A (ja) 1998-05-06
US6007729A (en) 1999-12-28
EP0836228A3 (en) 2000-04-19
EP0836228A2 (en) 1998-04-15

Similar Documents

Publication Publication Date Title
KR100437437B1 (ko) 반도체 패키지의 제조법 및 반도체 패키지
US20010008303A1 (en) Semiconductor apparatus, a method of fabrication of the same, and a reinforcing tape used in fabrication of the same
KR100389314B1 (ko) 도금인입선 없는 인쇄회로기판의 제조방법
JPH04355933A (ja) フリツプチツプの実装構造
JP2002368390A (ja) 印刷回路基板のホール充填装置及びその方法並びに印刷回路基板の製造方法
US4597177A (en) Fabricating contacts for flexible module carriers
KR20010051541A (ko) 범프 부착 배선회로기판의 제조방법 및 범프 형성방법
KR19980032687A (ko) 캐리어 테이프, 및 캐리어 테이프 제조 방법
KR100743231B1 (ko) 인쇄회로기판의 제조방법
JP4973513B2 (ja) 半導体装置用テープキャリア、半導体装置用テープキャリアの製造方法及び半導体装置
KR100335875B1 (ko) 범프 접합용 배선판, 상기 배선판을 이용하여 조립한 반도체 소자 및 범프 접합용 배선판의 제조 방법
JP2738203B2 (ja) 印刷配線板の製造方法
JPH07304Y2 (ja) 半田ペ−スト印刷用マスク
KR100447495B1 (ko) 테이프캐리어형 반도체패키지의 배선패턴 및 이의 제조방법
JPH02121387A (ja) 電子回路装置の製造方法
JP3257246B2 (ja) Ｔａｂ用テープキャリア，及びその製造方法
JP2002344120A (ja) 可撓性回路基板及びその製造法
JPH07240439A (ja) Ｔａｂ用テープキャリア，及びその製造方法
JP3818253B2 (ja) 半導体装置用テープキャリアの製造方法
CN118215236A (zh) 封装基板及其制作方法
KR20050123501A (ko) 배선 필름의 리드 패턴 형성 방법
JPH0474865B2 (ko)
JPH10270502A (ja) フレキシブル回路基板の製造方法
JPH0574862A (ja) フレキシブル基板の構造
JP2005302816A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee