KR19980024278A - 반도체 장치를 제조하는 방법 및 그의 장치 - Google Patents

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가와사끼 마사히로
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Abstract

반도체 장치를 제조하는 방법 및 그의 장치가 개시된다. 절연막/반도체 계면에서의 계면상태 밀도를 저감하기 위하여 각 반도체 기판 (1, 11) 의 표면은 시안화 이온 (CN-) 에 노출된다. 이 목적을 위하여, 반도체 기판 (1, 11) 이 시안 조성물 용액에 담구어지거나, 또는 시안 조성물 가스에 노출되어, 시안화 이온 (CN-) 이 반도체 기판 (1, 11) 의 표면에서 댕글링 결합에 결합된다. 그 결과, 절연막/반도체 계면에서의 계면상태가 저감될 수 있다.

Description

반도체 장치를 제조하는 방법 및 그의 장치
본 발명은 반도체 장치, 특히, 장치의 동작특성을 향상시킬 수 있는 절연게이트 반도체 (MIS) 장치를 제조하는 방법 및 그의 장치에 관한 것으로, 좀더 상세하게는, 절연막과 장치의 반도체 기판 사이의 계면에서의 계면상태를 저감할 수 있는 반도체 장치를 제조하는 방법 및 그의 장치에 관한 것이다.
반도체 장치, 특히, 절연 게이트 반도체 (MIS) 소자에서, 절연막과 장치의 반도체 기판 사이에 존재하는 밴드갭내의 에너지, 소위 계면상태는 MIS 소자의 전기특성에 영향을 미친다. 따라서, 계면상태의 밀도의 저감이 필요하였다.
MIS 소자들중에서, MOS (금속산화물 반도체) 소자가 가장 일반적으로 사용되고 있다. MOS 소자에서, 절연막과 반도체 기판 사이에 존재하는 계면에 존재하는 계면상태는 캐리어 이동도의 저감, 플랫 밴드 (flat band) 전압에서의 불안정성 및 누설전류 밀도의 증가를 유발시킨다. 이러한 문제점들중에서, 해결되어야 할 주요 문제점은 누설전류밀도의 증가이다.
종래, 계면상태의 밀도의 저감은 산화막을 반도체 기판상에 형성한 후, 수소 분위기에서, 또는 질소 또는 아르곤과 같은 불활성가스의 분위기에서 가열시키는 방법 (1967년 발행된 B.E. Deal의 Journal of Electrochemical Society, Vol. 144, 페이지 226, 참조) 을 이용하여 수행되어 왔다. 산화막을 갖는 반도체 기판이 수소분위기하에서 열처리를 받는 경우, 수소원자가 댕글링 결합 (dangling bond) 을 반도체 표면에서 종결시켜, 댕글링 결합의 불활성을 유발함으로써, 계면 상태 밀도가 저감될 수 있는 것으로 여겨진다.
그러나, 종래 방법에서는, 반도체 기판이 수소분위기하에서 열처리가 수행되는 경우에 400 내지 1200℃ 정도로 높은 온도와, 질소 또는 아르곤 분위기하에서 열처리가 수행되는 경우에는 900 내지 1200℃ 정도의 높은 온도에서 열처리되어야 한다. 또한, 수소 분위기하에서 열처리되는 경우에는, 반도체 기판과 수소원자 간의 결합력이 크지 않아, 댕글링 결합이 400℃ 아래의 온도에서 쉽게 종결될 수 있다. 그러나, 열처리를 통하여 반도체 기판에 결합된 수소원자는 반도체 기판이 열처리 동안에 사용된 온도보다 더 높은 온도로 가열되어지는 경우에는 쉽게 해방되어, 그러한 효과가 사라지게 된다. 그러므로, 수소 공정에 뒤이은 열처리 공정에 사용되는 온도를 제한하게 된다.
한편으로, 질소 또는 아르곤과 같은 불활성 가스에서 고온 어닐링 공정이 이용되었다. 그러나, 이러한 고온 어닐링의 목적은 질소 원자 또는 아르곤 원자와 반도체의 댕글링 결합을 종결시키는 것이 아니라, 반도체의 결정을 정렬시키려는 것이다. 그러므로, 열처리는 900℃ 이상에서 수행되어야 한다. 그러나, 900 ℃ 에서 수행되는 열처리는 마이크로 소자에는 부적합하며, 마이크로 소자는 저온 열처리를 받아야 되며, 그렇치 않으면, 확산 깊이가 너무 커지게 된다.
따라서, 본 발명의 목적은 상술한 반도체 장치의 계면상태의 저감시키는 종래 방법의 문제점을 해결함과 동시에, 수소 또는 고온 열처리를 사용하지 않고도 반도체/절연막 계면에서의 계면상태밀도를 저감할 수 있는 방법 및 그의 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은, 소정 도전형의 반도체 기판의 표면을 시안화 이온 (CN-) 에 노출시키는 단계, 및 그 반도체 기판상에 절연막을 형성하는 단계를 포함하는 반도체 장치를 제조하는 방법을 제공한다.
본 발명은 소정 도전형의 반도체 기판의 표면을 시안화 이온 (CN-) 에 노출시키는 단계, 그 반도체 기판상에 절연막을 형성하는 단계, 그 절연막상에 도전막을 형성하는 단계, 및 그 도전막을 처리하여 전극을 형성하는 단계를 포함하는 반도체 장치를 제조하는 또다른 방법을 제공한다.
또한, 본 발명은 소정 도전형의 반도체 기판의 표면을 시안화 이온 (CN-) 에 노출시키는 단계, 그 반도체 기판상에 절연막을 형성하는 단계, 및 그 절연막상에 투명전극을 형성하는 단계를 포함하는 반도체 장치를 제조하는 또다른 방법을 제공한다.
상술한 방법에서, 소정 도전형의 반도체 기판을 시안화 (CN-) 이온에 노출시키는 단계는 반도체 기판을 시안화 (CN-) 이온을 함유하는 시안 조성물 용액에 담그는 단계일 수 있다. 다른 방법으로는, 소정 도전형의 반도체 기판을 시안화 (CN-) 이온에 노출시키는 단계는 반도체 기판을 시안 조성물 가스에 노출시키는 단계를 포함한다.
상술한 방법에서, 시안 조성물은 시안화칼륨 (KCN), 시안화나트륨 (NaCl), 시안화수소 (HCN), 및 시안 [(CN)2] 으로 구성된 군으로부터 선택되는 것이 바람직하다.
상술한 방법에서, 반도체 기판은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨 아세나이드 (gallium arsenide), 및 인듐 포스파이드 (indium phosphide) 로 구성된 군으로부터 선택된 재료로 형성되는 것이 바람직하다.
상술한 방법에서, 절연막은 실리콘 산화물, 실리콘 질화물, 탄탈륨 펜톡사이드 (Ta2O5),BST (BaSrTiO3), 및 STO (SrTiO3) 로 구성된 군으로부터 선택된 재료로 형성되는 것이 바람직하다.
상술한 방법에서, 반도체 기판의 표면이 시안화 이온 (CN-) 에 노출될 때, 반도체 기판에 열을 가하거나, 기판에 자외선을 조사하며, 이둘이 함께 행해질 수 있다.
또한, 본 발명은, 장치로부터 또는 장치로 반도체 웨이퍼가 통과하여 이동되어지는 예비실; 시안화 처리를 수행하는 반응실; 시안화 처리의 후속공정을 처리하는 후처리실; 및 예비실, 반응실 및 후처리실 사이에서 반도체 웨이퍼가 통과하여 이송되는 이송실을 포함하는 반도체 장치를 제조하는 장치를 제공한다. 반응실은 내식성을 갖는 투명재료로 형성되며, 반도체 웨이퍼는 단일 웨이퍼공정용 반응실에서 수평하게 유지된다. 자외선을 조사하기 위한 광원은 반응실의 상부에 위치되며, 적외선조사를 위한 광원은 반응실의 하부에 위치된다. 시안 조성물은 반도체 웨이퍼표면에 대해 평행하게 도입되어 반응실로부터 배출된다. 반응실에는 반응실을 배기하기 위한 장치가 더 제공된다. 후처리실은 반도체 웨이퍼의 반대표면을 지지하면서 반도체 웨이퍼를 회전시키고 상기 웨이퍼에 제공된 노즐로부터 그 반도체 웨이퍼에 초순수 (ultra de-ionized water) 및 질소를 제공하는 메카니즘을 갖는다.
본 발명에 따르면, 절연체/반도체 계면에서의 계면 상태 밀도가, 수소 어닐링 또는 불활성 가스분위기하에서의 고온 어닐링을 이용하지 않고도, 단시간내의 저온에서 저감될 수 있으며, 그 효과가 후속 열처리 공정 동안에도 사라지지 않는다. 따라서, MIS 소자 (특히, MOS 소자), 접합 광다이오드, 및 MOS 터널 다이오드의 동작특성이 향상될 수 있다.
도 1 의 (a) 내지 (e) 는 본 발명의 실시예 1 에 따른 MOS 터널다이오드를 제조하는 공정을 나타낸 단면도.
도 2 는 본 발명의 실시예 1 에 따른 KCN 으로 처리된 MOS 터널 다이오드의 컨덕턴스-전압 (G-V) 특성과 KCN 처리없이 종래방법으로 제조된 MOS 터널 다이오드의 컨덕턴스-전압 (G-V) 특성을 나타낸 그래프.
도 3 은 본 발명의 실시예 1 에 따른 KCN 처리된 MOS 터널 다이오드의 전류-전압 (I-V) 특성을 나타낸 그래프.
도 4 는 KCN 처리없이 종래방법으로 제조된 MOS 터널 다이오드의 전류-전압 (I-V) 특성을 나타낸 그래프.
도 5 의 (a) 내지 (e) 는 본 발명의 실시예 2 에 따른 MOS 캐패시터를 제조하는 공정을 나타낸 단면도.
도 6 은 본 발명의 실시예 2 에 따른 시안 조성물로 시안화 처리를 수행하기 위한 장치의 레이아웃을 나타낸 도면.
도 7 은 도 6 에 도시된 반응실의 구조를 나타낸 도면.
도 8 은 도 6 에 도시된 후처리실의 구조를 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명
1, 11 : 반도체 기판 2 : 고유 산화막
3 : 시안화칼륨 4 : 실리콘 산화물 초박막
5 : ITO 막 100 : 반응실
101 : 사파이어실 102 : 반도체 웨이퍼
103 : 적외선 아크 램프 104 : 가스 유입 포트
105 : 배출 포트 106 : 진공펌프
107 : 자외선 램프 108 : HCl
109 : 오존 110 : 무수물 HF
112 : 항온 배쓰 113 : 버블러 (bubbler)
114 : 불활성 가스 115 내지 117 및 112 내지 123 : 밸브
118 내지 120, 124 및 125 : 질량유량 제어기
200 : 예비실 300 : 후처리실
400 : 이송실
이하, 본 발명의 바람직한 실시예를 도면을 참조하여 더욱 자세하게 설명한다.
도 1 의 (a) 내지 (e) 는 본 발명의 실시예 1 에 따른 MOS 터널 다이오드를 제조하는 공정을 나타낸 것이다. 이하, 시안 조성물을 이용하여 반도체 기판과 절연막 사이의 계면에서 계면상태밀도를 저감하는 방법을 설명한다.
본 발명에 사용된 반도체의 예로는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨 아세나이드 및 인듐 포스파이드를 포함한다. 절연막에 대해 사용된 재료의 예로는 실리콘 산화물, 실리콘 질화물, 탄탈륨 펜톡사이드 (Ta2O5), BST (BaSrTiO3) 및 STO (SrTiO3) 를 포함한다. 시안 조성물의 예로는 시안화칼륨 (KCN), 시안화나트륨 (NaCl), 시안화수소 (HCN) 및 시안 [(CN)2] 을 포함한다.
먼저, 도 1 의 (a) 에 나타낸 바와 같이, CZ 법에 따라 성장된 잉곳 (ingot)으로부터 절개된 반도체 웨이퍼가 단결정 실리콘 기판 (1) (여기서 실리콘 기판 으로 간단히 지칭함) 으로 사용되었다. 이때, 고유 산화막 (2) 은 실리콘 기판 (1) 상에 형성된다.
뒤이어, 도 1 의 (b) 에 나타낸 바와 같이, 실리콘 기판 (1) 의 표면이 공지된 RCA 세척방법 (1970년 발행된 더불유, 커언, 디. 에이. 플루타인의 RCA review, Vol. 31, 페이지 187 참조) 을 이용하여 세척되었으며, 고유 산화막 (2) 을 제거하기 위하여 희석된 불화수소산 (0.5 vol.% 수용액) 에 5분동안 담구었다. 양질의 산화물 초박막을 실리콘 기판 (1) 상에 형성하기 위하여, 실리콘 기판 (1) 은 깨끗한 표면을 가지고 있어야 한다. 그러므로, 반도체 기판 (1) 으로부터 고유 산화막 (2) 과 불순물을 완전히 제거하는 것이 중요하다.
다음으로, 도 1 의 (c) 에 나타낸 바와 같이, 실리콘 기판 (1) 이 초순수로 5분간 세척된 후, 0.1mol의 시안화칼륨 수용액 (3) 에 0.1 초간 담구어졌다. 그후, 실리콘은 끓는 물 (비등수) 로 10분간 세척되었다.
뒤이어, 도 1 의 (d) 에 나타낸 바와 같이, 실리콘 산화물 초박막 (4) 을 형성하기 위하여 실리콘 기판 (1) 이 공기중에서 450 ℃ 에서 가열되었다.
뒤이어, 도 1 의 (e) 에 나타낸 바와 같이, InCl3및 SnCl4를 10:1 의 몰비로 함유하는 용액이 전기로에서 450℃ 로 가열된 실리콘 기판 (실리콘 웨이퍼) (1) 상으로 분무되었다. 그 결과, 인듐-주석-산화물 (ITO) 막 (5) 이 실리콘 산화물 초박막 (4) 상에 투명전극으로서 증착되었다. X-레이 광전자 스펙트럼 관찰결과, 실리콘 산화물의 두께는 대략 2 mm 로 나타내었다. 전기적인 측정을 위하여, 리드 배선이 MOS 터널 다이오드의 전면상의 ITO 투명전극 (5) 에 접속되었으며, 실리콘 기판 (1) 의 반대면에 접속되었다.
도 2 에서 곡선 (a) 는 본 발명의 실시예 1 에 따라 KCN 으로 처리한 MOS 터널 다이오드의 컨덕턴스-전압 (G-V) 특성을 나타낸 것이며, 도 2 에서 곡선 (b) 는 KCN 처리없이, 종래방법으로 제조된 MOS 터널 다이오드의 컨덕턴스-전압 (G-V) 특성을 나타낸 것이다.
도 2 로부터 알수 있는 바와 같이, KCN 으로 처리된 경우, 컨덕턴스가 매우 감소되었다. 이는 계면상태밀도가 저감되었음을 의미한다.
도 3 은 본 발명의 실시예 1 에 따라 KCN 으로 처리한 MOS 터널 다이오드의 전류-전압 (I-V) 특성을 나타내는 반면, 도 4 에서 곡선 (b) 는 KCN 처리없이, 종래방법으로 제조된 MOS 터널 다이오드의 전류-전압 (I-V) 특성을 나타낸 것이다. 이 두개의 그래프에서, 온도는 변수로 사용된다.
도 3 및 4 로부터 알수 있는 바와 같이, KCN 으로 처리가 수행되는 경우, 250mV 보다 크지 않은 낮은 바이어스 전압 영역에서의 누설전류의 전류밀도가 상당히 감소되었다. 또한, 이 시험의 결과는, 계면상태 밀도가 시안화 처리로 인해 감소된 것으로 나타났다.
시안화나트륨, 시안화수소 등이 시안화칼륨 대신에 사용하는 경우에 동일한 효과가 얻어졌다. 시안화 처리에 기인한 산화물/반도체 계면에서의 계면상태 밀도의 저감의 화학적인 메카니즘은 발견되지 않았다. 그러나, 상술한 현상은 강한 결합력을 갖는 시안화 이온 (CN-) 이 반도체 기판에 존재하는 댕글링 결합에 결합되어, 그 댕글링 결합을 전기적으로 불활성시키기 때문에 발생하는 것으로 여겨진다.
실시예 1 에서, 본 발명의 개념을 단결정 실리콘 기판을 참조하여 설명한다. 그러나, 상술한 제조방법은 갈륨 아세나이드, 인듐 포스파이드, 비정질 실리콘, 다결정 실리콘 등으로 제조된 다른 반도체 기판에도 적용될 수 있다. 또한, 상술한 방법이 SiGe, SiGeC 등의 이종접합 기판에 적용될 때에도, 유사한 효과가 얻어질 수 있다.
또한, 절연막은 실리콘 질화물, 탄탈륨 펜톡사이드, BST, STO, PZT, PLZT, PLT 및 Yl 과 같은 다른 유형의 절연막으로 대치될 수도 있다.
도 5 의 (a) 내지 (e) 는 본 발명의 실시예 2 에 다른 MOS 캐패시터를 제조하는 공정을 나타낸 것이다.
먼저, 도 5 의 (a) 에 나타낸 바와 같이, CZ 법에 따라 성장된 잉곳으로부터 절개되며, (100) 방향과 10 내지 15 Ωcm 의 저항을 갖는 p형 반도체 웨이퍼가 실리콘 기판 (11) 로서 사용되었다. 350nm 의 공지된 LOCOS 분리 산화막 (12) 이 분리영역으로 형성되었다. 다음으로, 금속 오염물, 입자 오염물, 유기 오염물을 제거하기 위하여, MOS 소자가 제조되는 활성영역이 RCA 세척방법에 따라 세척되었다.
뒤이어, 표면을 더 세척하기 위하여, 즉, 표면으로부터 중금속이 제거되도록, 실리콘 기판 (11) 의 표면을 실온에서 10초간 HCl 로 기상세척 (gas phase cleaning) 을 시켰다. 뒤이어, 유기 오염물을 제거하여, 실리콘 기판 (11) 의 표면상에 산화물 박막 (고유 산화물막) (13) 을 형성하기 위하여 30초간 실리콘 기판 (11) 을 20 wt.% 의 오존을 함유하는 산소가스로 기상세척을 시켰다.
뒤이어, 도 5 의 (b) 에 나타낸 바와 같이, 실리콘 기판 (11) 상의 고유 산화물막 (13) 을 불화수소산 무수물 (AHF) 에 10초간 노출시켰다.
이들 전처리는 건조 분위기에서 수행되었으며, 실리콘 기판 (11) 은 탈이온수로 세척되었다. 그러나, 상기 처리후에, 실리콘 기판 (11) 은 탈이온수로 세척될 수 있다.
뒤이어, 도 5 의 (c) 에 나타낸 바와 같이, 실리콘 기판 (11) 이 200℃에서 시안화수소에 10초간 노출되었다. 이 시안화 처리는 고유 산화물막 및 중금속 등의 제거가 수행되었던 챔버에서 수행되었다. 본 실시예에서, 시안화수소는 시안화처리를 위하여 사용되었다. 그러나, 실온에서 액체인 다른 시안 조성물이 사용될 수도 있다. 이때, 항온 배쓰 (bath) 에 저장되어 소정온도로 유지된 액체 시안조성물이 사용된다. 그 액체 시안 조성물이 포말을 형성하도록 질소 또는 아르곤과 같은 불활성 가스가 액체 시안 조성물에 공급되어, 액체 시안 조성물이 불활성가스에 의해 챔버로 도입된다. 또한, 온도를 상승시키는 대신에, 자외선이 시안화 처리동안에 실리콘 기판상에 조사될 수 있다. 다른 방법으로는, 가열의 응용 및 자외선 조사가 동시에 수행될 수도 있다.
뒤이어, 도 5 의 (d) 에 나타낸 바와 같이, 8nm 두께의 실리콘 산화물막 (14) 을 형성하기 위하여, 실리콘 기판 (11) 이 미도시된 고속 열처리장치를 이용하여 건조 산소 분위기, 1050℃에서, 70초간 가열되었다. 본 실시예에서, 탈이온수로 세척하는 것은 산화공정전에 수행되지 않았다. 그러나, 탈이온수로 원하는데로 수행될 수 있다.
이어서, 도 5 의 (e) 에 나타낸 바와 같이, 200nm 두께를 갖는 인으로 도핑된 실리콘 막이, 인의 농도가 5×1020cm-3이 되도록, 실리콘 기판 (11) 상에 전극층으로서 540℃의 증착온도에서 증착되었다. 이어서, MOS 캐패시터를 완성하기 위하여 게이트 전극 (15) 이 사진식각법을 이용하여 형성되었다.
실시예 2 에서, 가스는 시안화처리를 위하여 사용되었다. 그러나, 실리콘 기판이 시안 조성물 용액에 담구는 실시예 1 에 나타낸 방법을 이용하여 동일한 효과를 얻을 수 있다.
즉, 반도체 기판, 절연막, 시안 조성물에 대하여, 실시예 1 에서 사용된 것과 같은 것들이 사용될 수 있다.
실시예 2 에서, MOS 캐패시터가 제조되었다. 그러나, 본 실시예가 MOS 트랜지스터와 같은 다른 MOS 소자에 적용되는 경우에도 동일한 효과가 얻어질 수 있다. MOS 소자에 더하여, 본 발명의 실시예는 CCD (촬상장치) 와 같은 사진 식각 부품으로 사용되는 광다이어드를 제조하는 공정에 적용될 수도 있다. 이때, 광다이오드의 표면에서의 계면상태 밀도는 매우 저감될 수 있다. 특히, 본 실시예가 CCD 공정에 적용되는 경우, 계면상태 밀도에 기인하는 백색 도트와 같은 이미지에 관련된 결함이 매우 저감될 수 있다.
반도체와의 시안이온 (CN-) 의 결합력이 매우 강하므로, 수소가 사용되는 경우와는 달리, 계면상태를 저감하는 효과가 후속 열처리에 의해 열화되지 않는다. 더욱이, 시안화처리가 고온 열처리를 필요로 하지 않아, 본 발명의 방법은 반도체 장치의 실제 공정에 용이하게 적용될 수 있다.
도 6 은 본 발명의 실시예 2 에 따라 시안 조성물 가스로 시안화 처리를 수행하는 장치의 레이아웃을 나타낸 것이며, 도 7 은 도 6 의 반응실의 구조를 나타낸 것이고, 도 8 은 도 6 의 후처리실의 구조를 나타낸 것이다.
도 6 에서, 번호 100 은 반응실을 지칭하며, 번호 200 은 예비실을 지칭하고, 번호 300 은 후처리실을 지칭하며, 번호 400 은 이송실을 지칭한다.
도 7 에서, 번호 101 은 사파이어실, 번호 102 는 반도체 웨이퍼, 번호 103 은 적외선 아크 램프, 번호 104 는 가스 유입 포트, 번호 105 는 배출 포트, 번호 106 은 진공펌프, 번호 107 은 자외선 램프, 번호 108 은 HCl, 번호 109 는 오존, 번호 110 은 무수물 HF, 번호 112 는 항온 배쓰, 번호 113 은 버블러 (bubbler), 번호 114 는 불활성 가스, 번호 115 내지 117 및 112 내지 123 은 밸브, 번호 118 내지 120, 124 및 125 는 질량유량 제어기를 지칭한다.
도 7 에 나타낸 바와 같이, 반응실 (100) 은 사파이어 실 (101) 로 구성된다. 단일 반도체 웨이퍼 (102) 가 그 사파이어실 (101) 에 수평하게 위치된다. 그 사파이어실 (101) 의 상부에는 150 내지 450 nm 의 파장범위를 갖는 적외선을 방사하는 복수개의 적외선 아크 램프 (103) 가 배치된다. 적외선 아크 램프 (103) 는 반도체 웨이퍼 (102) 상으로 적외선 조사를 할 수 있도록 한다.
가스 유입 포트 (104) 로부터 가스가 반도체 웨이퍼 (102) 에 평행하게 얇은 조각의 흐름으로 도입되어, 배출 포트 (105) 로부터 방출된다. 자연적인 배출 및 가스 대체 효율성을 고려하여, 진공펌프 (106) 는 배출 라인에 배치된다. 그러므로, 사파이어실 (101) 은 진공펌프 (106) 를 이용하여 배출될 수 있다. 본 실시예의 장치에 있어서, 단파장 적외선의 조사를 가능케하기 위하여 가스가 그에 평행한 반도체 웨이퍼 (102) 의 표면을 따라서 흐르도록 한다. 그러나, 가스 유입 포트 (104) 는 샤워 머리형으로 형성될 수 있으며, 그 가스 유입 포트 (104) 가 단파장 대역에서 적외선에 대해 투명한 재료로 형성될 수 있으면, 반도체 웨이퍼의 상부에 배치될 수 있다.
사파이어실 (101) 의 하부에는 복수개의 자외선 램프 (107) 가 배치된다. 반도체 웨이퍼 (102) 는 그 반대표면으로부터 자외선 램프 (107) 로부터 조사된 자외선에 의해 가열된다. 본 실시예의 장치에서, 열처리는 대략 400℃ 까지의 온도에서 수행될 수 있다. 반도체의 세척, 중금속의 제거 및 고유 산화물막의 제거를 위하여, HCl (108로 지시됨), 오존 (109로 지시됨), 및 무수물 HF (110으로 지시됨) 이 제공된다.
시안화 수소 (HCN) 라인 (111) 이 시안화처리를 위하여 사용된다. 만약 그러한 시안 조성물이 사용되면, 일정온도 배쓰 (112) 가 실온에서 액체가 되는 시안 조성물을 저장하기 위하여 사용되며, 아르곤 가스와 같은 불활성 가스 (114) 의 유입으로 버블러 (113) 내에서 시안화칼륨 (KCN) 등이 거품을 일으킨다. 그 결과, 시안화칼륨 (KCN) 등이 불활성 가스 (114) 의 흐름에 의해 사파이어실 (101) 로 유입된다.
또한, 본 발명의 장치에는 이를 통하여 반도체 웨이퍼 (102) 가 실 (101) 로 이송되는 사파이어실 (200) 뿐만아니라, 초순수와 오존수로 세척하는 것이 수행되는 후처리실이 제공된다.
도 8 에 나타낸 바와 같이, 반도체 웨이퍼 (102) 가 그 테두리 에지에서 척 (131) 에 의해 배출된다. 탈이온수 또는 오존수가 반도체 웨이퍼 (102) 상부에 배치된 노즐 (132) 로부터 방출됨과 동시에, 반도체가 세척을 위하여 천천히 회전된다. 세척후, 질소가 노즐 (133) 로부터 반도체 웨이퍼 (102) 의 표면으로 제트분사되며, 반도체 웨이퍼 (102) 의 회전속도는 고속으로 증가된다. 그 결과, 반도체 웨이퍼 (102) 가 건조되어 진다.
반도체 웨이퍼 (102) 는 예비실 (102), 후처리실 (300), 및 사파이어실 (101) 의 사이에서 이송실 (400) 을 통하여 자유롭게 이송될 수 있다. 따라서, 열처리 장치와 막형성 장치가 이송실 (400) 에 접속되면, 지금까지의 공정 및 게이트 전극 형성 공정을 포함하는 공정이 연속적으로 수행될 수 있다.
본 발명은 상술한 실시예에 한정되지 않는다. 본 발명의 무수한 변경과 변화가 본 발명의 정신의 관점에서 가능하며, 그러한 변경과 변화는 본 발명의 범주로부터 제외되지 않는다.
상술한 바와 같이, 본 발명에서, 절연막/반도체 계면에 존재하는 계면상태 밀도가 수소 어닐링 또는 불활성 가스분위기에서의 고온 어닐링을 이용하지 않고도 저감시킬 수 있다. 더욱이, 후속 열처리 동안에도 그 효과가 사라지지 않는다. 따라서, MIS 소자, 특히 MOS 소자, pn 접합 광다이오드, MOS 터널 다이오드의 동작특성이 향상될 수 있다.

Claims (11)

  1. 소정 도전형의 반도체 기판의 표면을 시안화 이온 (CN-) 에 노출시키는 단계, 및
    상기 반도체 기판상에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 절연막상에 도전막을 형성하는 단계, 및
    그 도전막을 처리하여 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  3. 제 1 항에 있어서, 상기 절연막상에 투명전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  4. 제 1, 2 및 3 항중 어느한 항에 있어서, 상기 소정 도전형의 반도체 기판을 시안화 (CN-) 이온에 노출시키는 단계는 반도체 기판을 시안화 (CN-) 이온을 함유하는 시안 조성물 용액에 담그는 단계임을 특징으로 하는 반도체 장치를 제조하는 방법.
  5. 제 1, 2 및 3 항중 어느한 항에 있어서, 상기 소정 도전형의 반도체 기판을 시안화 (CN-) 이온에 노출시키는 단계는 반도체 기판을 시안 조성물 가스에 노출시키는 단계임을 특징으로 하는 반도체 장치를 제조하는 방법.
  6. 제 4 항에 있어서, 상기 시안 조성물은 시안화칼륨 (KCN), 시안화나트륨 (NaCl), 시안화수소 (HCN), 및 시안 [(CN)2] 으로 구성된 군으로부터 선택된 시안 조성물임을 특징으로 하는 반도체 장치를 제조하는 방법.
  7. 제 5 항에 있어서, 상기 시안 조성물은 시안화칼륨 (KCN), 시안화나트륨 (NaCl), 시안화수소 (HCN), 및 시안 [(CN)2] 으로 구성된 군으로부터 선택된 시안 조성물임을 특징으로 하는 반도체 장치를 제조하는 방법.
  8. 제 1, 2 및 3 항중 어느한 항에 있어서, 상기 반도체 기판은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨 아세나이드 (gallium arsenide), 및 인듐 포스파이드 (indium phosphide) 로 구성된 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  9. 제 1, 2 및 3 항중 어느한 항에 있어서, 상기 절연막은 실리콘 산화물, 실리콘 질화물, 탄탈륨 펜톡사이드 (Ta2O5), BST (BaSrTiO3), 및 STO (SrTiO3) 로 구성된 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  10. 제 1, 2 및 3 항중 어느한 항에 있어서, 상기 반도체 기판의 표면이 시안화 이온 (CN-) 에 노출될 때, 반도체 기판에 열을 가하거나 자외선을 조사하고, 또는 이둘을 함께 행하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  11. 반도체 웨이퍼가 장치로부터 또는 장치로 이동되어지도록 통과하는 예비실; 시안화 처리를 수행하는 반응실; 시안화 처리의 후속공정을 행하는 후처리실; 및 반도체 웨이퍼가 상기 예비실, 상기 반응실 및 상기 후처리실 사이에 이송되도록 통과하는 이송실을 포함하는 반도체 장치를 제조하는 장치에 있어서,
    상기 반응실은 내식성을 갖는 투명재료로 형성되며, 상기 반도체 웨이퍼는 단일 웨이퍼 공정동안에 상기 반응실에 수평으로 지지되며, 자외선 조사를 위한 광원이 상기 반응실의 상부에 배치되는 한편, 적외선조사를 위한 광원이 상기 반응실의 하부에 배치되고, 시안 조성물이 반도체 웨이퍼의 표면에 평행하게 상기 반응실로 유입되고, 상기 반응실로부터 방출되며, 상기 반응실에는 상기 반응실을 배기시키기 위한 장치가 더 제공되며, 상기 후처리실은 반도체 웨이퍼의 반대표면을 지지하면서 반도체 웨이퍼를 회전시키고 상기 웨이퍼에 제공된 노즐로부터 상기 반도체 웨이퍼에 초순수 및 질소를 제공하는 메카니즘을 갖는 것을 특징으로 하는 반도체 장치를 제조하는 장치.
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