KR19980019645A - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로 특히, 메모리셀부와 주변회로부간의 단차를 개선하고 커패시턴스를 증가시키는데 적당한 반도체 메모리 소자의 제조방법에 관한 것이다.
이와 같은 본 발명의 반도체 메모리 소자의 제조방법은 메모리셀부 및 주변회로부로 정의된 반도체 기판상에 제1절연막, 제2절연막 및 제3절연막을 차례로 형성하는 단계; 상기 메모리셀부의 제3절연막, 제2절연막, 제1절연막을 선택적으로 패터닝하여 복수개의 노드 콘택홀을 형성하는 단계; 상기 노드 콘택홀을 포함한 제3절연막 전면에 제1도전층을 형성하는 단계; 상기 제1도전층중 주변회로부 상층의 제1도전층만을 선택적으로 제거하는 단계; 상기 제1도전층을 포함한 제3절연막 전면에 제4절연막 및 포토레지스트를 차례로 형성하는 단계; 상기 포토레지스트를 선택적으로 패터닝하여 스토리지 노드 형성영역 상층의 포토레지스트만 남기는 단계; 상기 포토레지스트를 마스크로 이용한 식각공정으로 제4절연막, 제1도전층 및 제3절연막을 선택적으로 제거하여 복수개의 트랜치를 형성하는 단계; 상기 트랜치내의 제4절연막 측면에 필라(Pillar) 형상의 제2도전층을 형성하여 제1도전층 및 제2도전층으로 이루어진 스토리지 노드를 형성하는 단계; 상기 메모리셀부에 형성된 제4절연막과 제3절연막을 선택적으로 제거하는 단계; 그리고 상기 스토리지 노드 전면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로 특히 디램셀 커패시터의 단차개선 및 정전용량(Capacitance) 증대에 적당한 반도체 메모리 소자의 제조방법에 관한 것이다.
디램(DRAM)은 대용량 메모리에 적합한 셀구조이며 대형 컴퓨터의 주기억 메모리 뿐만 아니라 퍼스날 컴퓨터 등의 메모리로서 대량으로 사용되는 반도체 메모리 소자이다.
디램셀은 한개의 커패시터와 한개의 모스트랜지스터로 이루어져 에스램(SRAM)에 비해 1비트당 코스트는 낮은 반면 고집적화에 유리하여 메모리 소자로 많이 쓰이고 있다.
현재는 디램의 커패시터가 형성되는 메모리셀부는 캐리어의 이동도가 높은 엔모스를 사용하고 소비전력이 아주 적은 장점이 있는 씨모스를 주변회로부에서 차등하여 사용하고 있다.
이하에서, 첨부된 도면을 참조하여 종래 반도체 메모리 소자의 커패시터 제조방법을 상세히 설명하기로 한다.
도 1a 내지 도 1f는 종래 반도체 메모리 소자의 커패시터 제조공정 단면도이다.
먼저 도 1a에 나타낸 바와 같이 주변회로부(A) 및 메모리셀부(B)로 정의된 반도체 기판(1)상에 게이트 전극(도시하지 않음)을 포함하는 ILD층(Inter Layer Dielectric)(2)을 형성한후 상기 ILD층(2)을 선택적으로 패터닝(포토리소그래피 공정+식각공정)하여 노드 콘택홀(3)을 형성한다.
도 1b에 나타낸 바와 같이 상기 노드 콘택홀(3)을 포함한 ILD층(2) 전면에 스토리지 노드용 제1폴리실리콘층(4)을 형성한다.
도 1c에 나타낸 바와 같이 상기 제1폴리실리콘층(4) 전면에 산화막(5) 및 포토레지스트(PR1)를 증착한 다음, 노광 및 현상공정으로 스토리지 노드 형성영역을 정의(Define)하여 스토리지 노드 형성영역에만 남도록 포토레지스트(PR1)를 패터닝 한다.
도 1d에 나타낸 바와 같이 상기 패터닝된 포토레지스트(PR1)를 마스크로 이용한 식각공정으로 산화막(5) 및 제1폴리실리콘층(4)을 선택적으로 식각한다.
도 1e에 나타낸 바와 같이 상기 포토레지스트(PR1)를 제거한 다음 상기 산화막(5)을 포함한 전면에 제2폴리실리콘층을 증착한후 에치백하여 필라(Pillar) 구조의 제2폴리실리콘층(6)을 형성한다. 이때, 제1폴리실리콘층(4) 및 제2폴리실리콘층(6)으로 이루어진 스토리지 노드(7)가 완성된다.
도 1f에 나타낸 바와 같이 상기 산화막(5)을 제거한후 스토리지 노드(7) 표면에 유전체막(8)을 형성하고 유전체막 전면에 플레이트 전극(9)을 형성하여 종래 반도체 메모리 소자의 디램 커패시터를 완성하였다.
종래의 반도체 메모리 소자의 디램 커패시터에 있어서는 소자의 집적화를 위해 커패시터의 스토리지 노드를 필라(Pillar)를 세운 형상의 크라운(Crown) 구조로 하여 커패시턴스는 증가하였으나 필라형상의 스토리지 노드로 인해 메모리셀부와 주변회로부간의 단차가 심하게 발생되었다.
그러므로 후속공정 진행시 특히, 포토리소그래피 공정 및 식각공정에 있어서 메모리 셀부와 주변회로부간의 단차로 인해 균일성이 확보되지 않아 소자의 신뢰도를 저하시켰다. 또한, 단차를 줄이기 위해 스토리지 노드중 필라구조로 형성된 폴리실리콘층의 높이를 줄일 경우 이 또한 안정적인 커패시턴스의 확보가 어려운 문제가 발생하였다.
본 발명은 상기와 같은 종래 반도체 메모리 소자의 문제점을 해결하기 위한 것으로 주변회로부와 메모리셀부의 단차문제를 해결함과 동시에 커패시턴스도 향상시켜 고집적화에 유리한 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 반도체 메모리 소자의 커패시터 제조공정 단면도
도 2a 내지 도 2g는 본 발명 반도체 메모리 소자의 커패시터 제조공정 단면도
*도면의 주요부분에 대한 부호의 설명*
10:반도체 기판11:ILD층
12:질화막13:제1절연막
14:노드 콘택홀15:제1폴리실리콘층
16:제2산화막17:트랜치
18:제2폴리실리콘층19:스토리지 노드
20:유전체막21:플레이트 전극
본 발명의 반도체 메모리 소자의 제조방법은 메모리셀부 및 주변회로부로 정의된 반도체 기판상에 제1절연막, 제2절연막 및 제3절연막을 차례로 형성하는 단계; 상기 메모리셀부의 제3절연막, 제2절연막, 제1절연막을 선택적으로 패터닝하여 복수개의 노드 콘택홀을 형성하는 단계; 상기 노드 콘택홀을 포함한 제3절연막 전면에 제1도전층을 형성하는 단계; 상기 제1도전층중 주변회로부 상층의 제1도전층만을 선택적으로 제거하는 단계; 상기 제1도전층을 포함한 제3절연막 전면에 제4절연막 및 포토레지스트를 차례로 형성하는 단계; 상기 포토레지스트를 선택적으로 패터닝하여 스토리지 노드 형성영역 상층의 포토레지스트만 남기는 단계; 상기 포토레지스트를 마스크로 이용한 식각공정으로 제4절연막, 제1도전층 및 제3절연막을 선택적으로 제거하여 복수개의 트랜치를 형성하는 단계; 상기 트랜치내의 제4절연막 측면에 필라(Pillar) 형상의 제2도전층을 형성하여 제1도전층 및 제2도전층으로 이루어진 스토리지 노드를 형성하는 단계; 상기 메모리셀부에 형성된 제4절연막과 제3절연막만을 선택적으로 제거하는 단계; 그리고 상기 스토리지 노드 전면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함한다.
이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모링 소자의 커패시터 제조방법을 설명하기로 한다.
도 2a 내지 도 2g는 본 발명 반도체 메모리 소자의 커패시터 제조공정 단면도이다.
먼저 도 2a에 나타낸 바와 같이 주변회로부(A) 및 메모리셀부(B)로 정의된 반도체 기판(10)상에 게이트 전극(도시하지 않음)을 포함하는 ILD층(11), 질화막(12) 및 제1산화막(13)을 차례로 형성한후 상기 제1산화막(13), 질화막(13) 및 ILD층(11)을 선택적으로 패터닝(포토리소그래피 공정+식각공정)하여 노드 콘택홀(14)을 형성한다. 이때, ILD층(11)은 산화물로 형성한다. 그리고 질화막(12)은 에치스토퍼(Etch Stopper)로 사용하며 250~350Å의 두께로 형성하고 제1산화막은 1300~1700Å의 두께로 형성한다.
도 2b에 나타낸 바와 같이 상기 노드 콘택홀(14)을 포함한 제1산화막(13) 전면에 스토리지 노드(Storage Node)용 제1폴리실리콘층(15)을 형성한다.
도 2c에 나타낸 바와 같이 상기 제1폴리실리콘층(15)상에 제1포토레지스트(PR10)를 형성한후 노광 및 현상공정으로 상기 포토레지스트(PR10)를 패터닝하여 메모리셀부(B) 상층에만 선택적으로 남긴다. 그 다음 상기 제1포토레지스트(PR10)를 마스크로 이용한 식각공정으로 주변회로부(A)의 제1폴리실리콘층(15)을 선택적으로 제거한다.
도 2d에 나타낸 바와 같이 상기 제1포토레지스트(PR10)를 제거한후 상기 제1폴리실리콘층(15)을 포함한 제1산화막(13)상에 제2산화막(16) 및 제2포토레지스트(PR11)를 차례로 형성한후 노광 및 현상공정으로 스토리지 노드 형성영역을 정의하여 제2포토레지스트(PR11)를 패터닝 한다. 이때, 주변회로부(A)에도 제2포토레지스트(PR11)를 남긴다.
도 2e에 나타낸 바와 같이 상기 패터닝된 제2포토레지스트(PR11)를 마스크로 이용한 식각공정으로 제2산화막(16), 제1폴리실리콘층(15) 및 제1산화막(13)을 선택적으로 식각하여 복수개의 트랜치(17)를 형성한다. 이때, 질화막(12)을 에치스토퍼로 이용하므로 질화막(12) 이하로는 식각되지 않는다. 또한 제2포토레지스트(PR11)가 주변회로부(A)에도 형성되어 있으므로 주변회로부(A)의 제2산화막(16)도 식각되지 않고 남아 있게 된다.
도 2f에 나타낸 바와 같이 상기 제2포토레지스트(PR11)를 제거한 다음 제2산화막(16) 및 선택적으로 노출된 질화막(12)상에 제2폴리실리콘층을 증착한후 에치백(Etch Back)하여 제2산화막(16) 측면에 필라(Pillar) 구조의 제2폴리실리콘층(18)을 형성한다. 이때, 제1폴리실리콘층(15) 및 제2폴리실리콘층(18)은 스토리지 노드(19)이다.
도 2g에 나타낸 바와 같이 상기 메모리셀부(B)의 제2산화막(16) 및 제1산화막(13)만을 습식식각법을 사용하여 선택적으로 제거한다. 그 다음 스토리지 노드(19) 표면에 유전체막(20)을 형성한후 플레이트 폴리실리콘층을 상기 유전체막(20) 전면에 형성하고 패터닝하여 플레이트 전극(21)을 형성하여 본 발명의 반도체 메모리 소자의 커패시터를 완성한다.
본 발명의 반도체 메모리 소자의 제조방법에 있어서는 주변회로부에 필라 형태의 스토리지 노드와 동일한 높이의 산화물을 형성한후 제거하지 않으므로 커패시터 형성후 주변회로부와 메모리셀부간의 단차가 거의 없으므로 전체적으로 균일한 높이를 유지하여 포토리소그래피 공정 및 식각공정에서의 신뢰도를 향상시킨 반도체 메모리 소자를 제공할 수 있다.
Claims (5)
- 메모리셀부 및 주변회로부로 정의된 반도체 기판상에 제1절연막, 제2절연막 및 제3절연막을 차례로 형성하는 단계;상기 메모리셀부의 제3절연막, 제2절연막, 제1절연막을 선택적으로 패터닝하여 복수개의 노드 콘택홀을 형성하는 단계;상기 노드 콘택홀을 포함한 제3절연막 전면에 제1도전층을 형성하는 단계;상기 제1도전층중 주변회로부 상층의 제1도전층만을 선택적으로 제거하는 단계;상기 제1도전층을 포함한 제3절연막 전면에 제4절연막 및 포토레지스트를 차례로 형성하는 단계;상기 포토레지스트를 선택적으로 패터닝하여 스토리지 노드 형성영역 상층의 포토레지스트만 남기는 단계;상기 포토레지스트를 마스크로 이용한 식각공정으로 제4절연막, 제1도전층 및 제3절연막을 선택적으로 제거하여 복수개의 트랜치를 형성하는 단계;상기 트랜치내의 제4절연막 측면에 필라(Pillar) 형상의 제2도전층을 형성하여 제1도전층 및 제2도전층으로 이루어진 스토리지 노드를 형성하는 단계;상기 메모리셀부에 형성된 제4절연막과 제3절연막을 선택적으로 제거하는 단계; 그리고상기 스토리지 노드 전면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제2절연막은 제1절연막, 제3절연막 및 제4절연막과 식각 선택비가 다른 물질을 사용하여 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제1절연막, 제3절연막 및 제4절연막은 산화물로 형성하고 제2절연막은 질화물로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서,상기 메모리셀부에 형성된 제4절연막 및 제3절연막만을 선택적으로 제거하는 단계는 습식식각법을 사용하여 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제2절연막은 250~350Å의 두께로 형성하고 제3절연막은 1300~1700Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100721189B1 (ko) * | 2001-06-26 | 2007-05-23 | 주식회사 하이닉스반도체 | 디램 셀 트랜지스터 제조 방법 |
-
1996
- 1996-09-02 KR KR1019960037846A patent/KR100359763B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100721189B1 (ko) * | 2001-06-26 | 2007-05-23 | 주식회사 하이닉스반도체 | 디램 셀 트랜지스터 제조 방법 |
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| KR100359763B1 (ko) | 2004-05-17 |
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