KR102544241B1 - 디스플레이 장치 - Google Patents

디스플레이 장치 Download PDF

Info

Publication number
KR102544241B1
KR102544241B1 KR1020220001639A KR20220001639A KR102544241B1 KR 102544241 B1 KR102544241 B1 KR 102544241B1 KR 1020220001639 A KR1020220001639 A KR 1020220001639A KR 20220001639 A KR20220001639 A KR 20220001639A KR 102544241 B1 KR102544241 B1 KR 102544241B1
Authority
KR
South Korea
Prior art keywords
layer
thin film
film transistor
regions
inorganic barrier
Prior art date
Application number
KR1020220001639A
Other languages
English (en)
Other versions
KR20220006135A (ko
Inventor
이대원
권혜송
박경태
정동훈
조규식
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220001639A priority Critical patent/KR102544241B1/ko
Publication of KR20220006135A publication Critical patent/KR20220006135A/ko
Priority to KR1020230073733A priority patent/KR102660427B1/ko
Application granted granted Critical
Publication of KR102544241B1 publication Critical patent/KR102544241B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133305—Flexible substrates, e.g. plastics, organic film
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/301—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements flexible foldable or roll-able electronic displays, e.g. thin LCD, OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Abstract

본 발명의 일 실시예는, 플렉서블 기판과, 무기절연물을 포함하고 상기 플렉서블 기판 상에 배치되는 버퍼층과, 상기 버퍼층 상에 배치되는 복수의 화소회로들, 및 상기 복수의 화소회로들 각각에 전기적으로 연결된 복수의 디스플레이소자들을 포함하고, 상기 플렉서블 기판은 적어도 하나의 폴리머층, 적어도 하나의 무기배리어층, 및 도전성을 갖는 차폐층을 포함하고, 상기 차폐층은 평면 상에서 상기 복수의 화소회로들과 각각 대응하며 제1방향 및 상기 제1방향에 교차하는 제2방향을 따라 상호 이격되는 복수의 제1영역들, 및 상기 복수의 제1영역들을 상기 제1방향 및 상기 제2방향 중 적어도 어느 한 방향을 따라 연결하는 복수의 제2영역들을 포함하는, 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display device}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 디스플레이 장치가 다양하게 활용됨에 따라 디스플레이 장치의 형태를 설계하는데 다양한 방법이 연구되고 있다.
본 발명의 실시예들은 디스플레이 장치에 관한 것으로, 플렉서블한 기판을 구비한 디스플레이 장치를 제공한다.
본 발명의 일 실시예는, 플렉서블한 기판; 상기 플렉서블한 기판 상에 배치되며, 무기 절연물을 포함하는 버퍼층; 상기 버퍼층 상에 배치되며, 제1박막트랜지스터 제2박막트랜지스터, 및 스토리지 커패시터를 구비하는 화소회로와, 상기 화소회로에 연결된 디스플레이소자를 각각 포함하는 복수의 화소들을 포함하는 표시영역; 및 상기 표시영역을 둘러싸는 비표시영역;을 포함하되, 상기 플렉서블한 기판은, 적어도 하나의 플라스틱층; 적어도 하나의 무기 배리어층; 및 소정의 면적을 갖는 부분 및 상기 부분에 인접한 개구를 포함하는 차폐층;을 포함하는, 디스플레이 장치를 개시한다.
본 실시예에 있어서, 상기 차폐층의 상기 부분은 상기 제1박막트랜지스터와 중첩하며, 상기 차폐층의 상기 개구는 상기 제2박막트랜지스터와 중첩할 수 있다.
본 실시예에 있어서, 상기 차폐층의 상기 부분은 상기 비표시영역에 대응하고, 상기 차폐층의 상기 개구는 상기 표시영역에 대응할 수 있다.
본 실시예에 있어서, 상기 적어도 하나의 플라스틱층 및 상기 적어도 하나의 무기 배리어층은, 상기 차폐층의 개구를 통하여 직접 접촉할 수 있다.
본 실시예에 있어서, 상기 플렉서블한 기판은, 제1플라스틱층; 상기 제1플라스틱층 상에 배치되는 제2플라스틱층; 상기 제1플라스틱층 및 상기 제2플라스틱층 사이의 무기 배리어층; 및 상기 차폐층;을 포함할 수 있다.
본 실시예에 있어서, 상기 제1플라스틱층은 상기 무기 배리어층을 향하는 상면, 및 상기 상면의 반대편인 하면을 포함하고, 상기 차폐층은 상기 제1플라스틱층의 상기 상면 및 상기 하면 중 적어도 어느 하나의 면 상에 배치될 수 있다.
본 실시예에 있어서, 상기 차폐층은, 상기 제1플라스틱층과 상기 무기 배리어층 사이에 개재되고, 상기 차폐층의 상기 개구를 통해 상기 무기 배리어층과 상기 제1플라스틱층은 직접 접촉할 수 있다.
본 실시예에 있어서, 상기 제2플라스틱층은 상기 무기 배리어층을 향하는 하면, 및 상기 하면의 반대편인 상면을 포함하고, 상기 차폐층은 상기 제2플라스틱층의 상기 상면 및 상기 하면 중 적어도 어느 하나의 면 상에 배치될 수 있다.
본 실시예에 있어서, 상기 차폐층은, 상기 제2플라스틱층과 상기 무기 배리어층 사이에 개재되고, 상기 차폐층의 상기 개구를 통해 상기 무기 배리어층과 상기 제2플라스틱층은 직접 접촉할 수 있다.
본 실시예에 있어서, 상기 차폐층은, P형 또는 N형 불순물이 도핑된 비정질 실리콘 또는 수소화된 비정질 실리콘을 포함할 수 있다.
본 실시예에 있어서, 상기 차폐층은, 투명한 도전성 물질을 포함할 수 있다.
본 발명의 다른 실시예는, 플렉서블한 기판; 상기 플렉서블한 기판 상에 배치되며, 무기 절연물을 포함하는 버퍼층; 및 상기 버퍼층 상에 배치되며, 제1박막트랜지스터 제2박막트랜지스터, 및 스토리지 커패시터를 구비하는 화소회로와, 상기 화소회로에 연결된 디스플레이소자를 각각 포함하는 복수의 화소들;을 포함하되, 상기 플렉서블한 기판은, 적어도 하나의 플라스틱층; 적어도 하나의 무기 배리어층; 및 상기 제1박막트랜지스터와 대응하며 소정의 면적을 갖는 부분, 및 상기 부분에 인접한 개구를 포함하는 차폐층;을 포함하는, 디스플레이 장치를 개시한다.
본 실시예에 있어서, 상기 차폐층의 개구는 상기 제2박막트랜지스터와 대응할 수 있다.
본 실시예에 있어서, 상기 스토리지 커패시터는 상기 제1박막트랜지스터 및 상기 차폐층의 부분과 중첩할 수 있다.
본 실시예에 있어서, 상기 적어도 하나의 플라스틱층 및 상기 무기 배리어층은, 상기 차폐층의 개구를 통하여 직접 접촉할 수 있다.
본 실시예에 있어서, 상기 차폐층은, 반도체 물질 또는 투명한 도전성 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 차폐층의 부분은, 상기 복수의 화소들 각각의 제1박막트랜지스터들을 커버하는 제1부분들; 및 상기 제1부분들을 서로 연결하는 제2부분들;을 포함할 수 있다.
본 실시예에 있어서, 상기 제2부분들은 제1방향을 따라 연장되어 상기 제1부분들을 서로 연결하며, 상기 차폐층의 상기 개구는 상기 제1방향을 따라 연장된 스트라이프 형상일 수 있다.
본 실시예에 있어서, 상기 제2부분들은 제1방향 및 상기 제1방향과 교차하는 제2방향을 따라 연장되어 상기 제1부분들을 서로 연결하며, 상기 차폐층은 상기 개구가 상기 제1부분들 및 상기 제2부분들로 둘러싸인 그물 형상일 수 있다.
본 실시예에 있어서, 상기 차폐층은, 상기 복수의 화소들을 적어도 부분적으로 둘러싸도록 상기 기판의 외곽영역에 대응하는 추가 차폐 부분을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 디스플레이 장치는 정전기에 의한 디스플레이 장치의 손상을 효과적으로 방지하여 고품질의 이미지를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 박막트랜지스터들, 스토리지 커패시터의 위치를 개략적으로 나타낸 평면도이다.
도 4는 도 3의 VIa- VIa선 및 VIb- VIb에 따른 단면도이다.
도 5는 본 발명의 실시예에 따른 디스플레이 장치의 제조 공정 중의 단면도이다.
도 6은 본 발명의 실시예에 따른 디스플레이 장치에서 차폐층을 발췌하여 나타낸 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 디스플레이 장치에서 디스플레이영역을 발췌하여 나타낸 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 디스플레이 장치에서 디스플레이영역을 발췌하여 나타낸 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 10은 도 9의 디스플레이 장치를 포함하는 원장 기판을 개략적으로 타낸 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
디스플레이 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않으며, 다양한 방식의 디스플레이 장치가 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 디스플레이 장치(10)는 기판(100)을 구비한다. 기판(100)은 디스플레이영역(DA)과 이 디스플레이영역(DA) 외측의 주변영역(PA)을 갖는다.
디스플레이영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 화소(PX)는 신호선 및 전원선과 전기적으로 연결된 박막트랜지스터(Thin Film Transistor: TFT) 및 스토리지 커패시터(storage Capacitor) 등을 포함하는 화소회로, 그리고 전술한 화소회로 연결된 디스플레이소자, 예컨대 유기발광소자(Organic light emitting device: OLED)를 포함할 수 있다. 화소(PX)는 유기발광소자를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(PX)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다. 디스플레이영역(DA)은 도시되지는 않았으나 봉지층으로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다. 화소(PX)에 구비된 디스플레이소자가 유기발광소자인 경우, 박막트랜지스터는 적어도 구동 박막트랜지스터 및 스위칭 박막트랜지스터를 포함할 수 있으며, 화소(PX)의 설계에 따라 전술한 2개의 박막트랜지스터 외에 추가 박막트랜지스터를 더 포함할 수 있다.
기판(100)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들 및 스캔드라이버 및 데이터드라이버 등이 위치할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 신호선들(121, 122, 123, 171), 신호선들에 연결되어 있는 복수개의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 초기화전압선(124), 구동전압선(172) 및 유기발광소자(OLED)를 포함할 수 있다.
도 2에서는 각 화소(PX)마다 신호선들(121, 122, 123, 171), 초기화전압선(124), 및 구동전압선(172)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(121, 122, 123, 171) 중 적어도 어느 하나, 또는/및 초기화전압선(124)은 이웃하는 화소들에서 공유될 수 있다.
박막트랜지스터는 제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제3박막트랜지스터(T3), 제4박막트랜지스터(T4), 제5박막트랜지스터(T5), 제6박막트랜지스터(T6) 및 제7박막트랜지스터(T7)를 포함할 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(121), 제4박막트랜지스터(T4)와 제7박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(122), 제5박막트랜지스터(T5) 및 제6박막트랜지스터(T6)에 제어신호(En)를 전달하는 발광제어선(123), 스캔선(121)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(171)을 포함한다. 구동전압선(172)은 제1박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(124)은 제1박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
제1박막트랜지스터(T1)는 구동 박막트랜지스터(driving TFT)로서, 제1박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1)에 연결되어 있고, 제1박막트랜지스터(T1)의 구동 소스전극(S1)은 제5박막트랜지스터(T5)를 경유하여 구동전압선(172)에 연결되어 있으며, 제1박막트랜지스터(T1)의 구동 드레인전극(D1)은 제6박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 제1박막트랜지스터(T1)는 제2박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
제2박막트랜지스터(T2)는 스위칭 박막트랜지스터(swiching TFT)로서, 제2박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(121)에 연결되어 있고, 제2박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(171)에 연결되어 있으며, 제2박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 제1박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 제5박막트랜지스터(T5)를 경유하여 구동전압선(172)에 연결되어 있다. 제2박막트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(171)으로 전달된 데이터신호(Dm)를 제1박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
제3박막트랜지스터(T3)는 보상 박막트랜지스터로서, 제3박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(121)에 연결되어 있고, 제3박막트랜지스터(T3)의 보상 소스전극(S3)은 제1박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 제6박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 제3박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 제4박막트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 제1박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제3박막트랜지스터(T3)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 제1박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 제1박막트랜지스터(T1)를 다이오드 연결시킨다.
제4박막트랜지스터(T4)는 제1초기화 박막트랜지스터로서, 제4박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔선(122)에 연결되어 있고, 제4박막트랜지스터(T4)의 제1초기화 소스전극(S4)은 제7박막트랜지스터(T7)의 제2초기화 드레인전극(D7)과 초기화전압선(124)에 연결되어 있으며, 제4박막트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 제3박막트랜지스터(T3)의 보상 드레인전극(D3) 및 제1박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제4박막트랜지스터(T4)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 제1박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 제1박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
제5박막트랜지스터(T5)는 동작제어 박막트랜지스터로서, 제5박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(123)에 연결되어 있으며, 제5박막트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압선(172)과 연결되어 있고, 제5박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 제1박막트랜지스터(T1)의 구동 소스전극(S1) 및 제2박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
제6박막트랜지스터(T6)는 발광제어 박막트랜지스터로서, 제6박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(123)에 연결되어 있고, 제6박막트랜지스터(T6)의 발광제어 소스전극(S6)은 제1박막트랜지스터(T1)의 구동 드레인전극(D1) 및 제3박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 제6박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제7박막트랜지스터(T7)의 제2초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
제5박막트랜지스터(T5) 및 제6박막트랜지스터(T6)는 발광제어선(123)을 통해 전달받은 제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제7박막트랜지스터(T7)는 제2초기화 박막트랜지스터로서, 제7박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이전 스캔선(122)에 연결되어 있고, 제7박막트랜지스터(T7)의 제2초기화 소스전극(S7)은 제6박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제7박막트랜지스터(T7)의 제2초기화 드레인전극(D7)은 제4박막트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압선(124)에 연결되어 있다. 제7박막트랜지스터(T7)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(122)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제4박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(124)으로부터 공급되는 초기화전압(Vint)에 의해 제1박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 스캔선(121)을 통해 스캔신호(Sn)가 공급되면, 스캔신호(Sn)에 대응하여 제2박막트랜지스터(T2) 및 제3박막트랜지스터(T3)가 턴-온된다. 이 때, 제1박막트랜지스터(T1)는 턴-온된 제3박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(171)으로부터 공급된 데이터신호(Dm)에서 제1박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 제1박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(123)으로부터 공급되는 제어신호(En)에 의해 제5박막트랜지스터(T5) 및 제6박막트랜지스터(T6)가 턴-온된다. 제1박막트랜지스터(T1)의 게이트전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 제6박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광소자(OLED)에 공급된다.
도 2에서는 제4박막트랜지스터(T4)와 제7박막트랜지스터(T7)가 이전 스캔선(122)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제4박막트랜지스터(T4)는 이전 스캔선(122)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제7박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 상기 신호선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(Cst2)은 구동전압선(172)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 제1박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2에서는 제3박막트랜지스터(T3)와 제4박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제3박막트랜지스터(T3)와 제4박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다. 또한, 제3박막트랜지스터(T3)와 제4박막트랜지스터(T4) 외의 다른 박막트랜지스터들(T1, T2, T5, T6, T7) 중 적어도 어느 하나가 듀얼 게이트전극을 가질 수도 있는 것과 같이 다양한 변형이 가능하다.
도 2에서는 하나의 화소(PX)가 7개의 트랜지스터들을 포함하는 경우를 도시하고 있으나, 본 발명은 이에 제한되지 않는다. 다른 실시예에서, 하나의 화소(PX)는 제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다면, 다른 박막트랜지스터들의 개수 및 회로적 연결은 다양하게 변경될 수 있다. 이하에서는 설명의 편의를 위하여 화소(PX)가 7개의 박막트랜지스터를 갖는 경우로 설명한다.
도 3은 본 발명의 일 실시예에 따른 화소의 박막트랜지스터들, 스토리지 커패시터의 위치를 개략적으로 나타낸 배치도이고, 도 4는 도 3의 VIa- VIa선 및 VIb- VIb에 따른 단면도이다.
도 3을 참조하면, 화소(PX)는 스캔신호(Sn), 이전 스캔신호(Sn-1), 제어신호(En) 및 초기화전압(Vint)을 각각 인가하며 행 방향(x 방향, 또는 제1방향)을 따라 연장된 스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)을 포함한다. 그리고, 화소(PX)는 스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)과 교차하도록 열 방향(y 방향, 또는 제2방향)을 따라 연장되며, 데이터신호(Dm) 및 구동전압(ELVDD)을 각각 인가하는 데이터선(171)과 구동전압선(172)을 포함할 수 있다.
화소(PX)는 앞서 도 2를 참조하여 설명한 바와 같이 제1 내지 제7박막트랜지스터(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(Cst), 이들과 전기적으로 연결된 유기발광소자(OLED, 도 4 참조)를 포함할 수 있다.
제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제3박막트랜지스터(T3), 제4박막트랜지스터(T4), 제5박막트랜지스터(T5), 제6박막트랜지스터(T6) 및 제7박막트랜지스터(T7)는, 반도체층을 따라 형성되어 있으며, 반도체층은 다양한 형상으로 굴곡질 수 있다. 반도체층은 도 4에 도시된 바와 같이 기판(100)의 버퍼층(BL) 상에 배치된다.
반도체층은, 제1박막트랜지스터(T1)의 구동 반도체층(130a), 제2박막트랜지스터(T2)의 스위칭 반도체층(130b), 제3박막트랜지스터(T3)의 보상 반도체층(130c), 제4박막트랜지스터(T4)의 제1초기화 반도체층(130d), 제5박막트랜지스터(T5)의 동작제어 반도체층(130e), 제6박막트랜지스터(T6)의 발광제어 반도체층(130f), 및 제7박막트랜지스터(T7)의 제2초기화 반도체층(130g)을 포함할 수 있으며, 이들은 서로 연결될 수 있다.
반도체층은 폴리실리콘을 포함할 수 있다. 또는, 반도체층은 비정질실리콘, 다결정 실리콘, 산화물 반도체 또는 유기반도체 물질을 포함할 수 있다. 반도체층은 채널영역, 및 채널영역의 양 옆의 소스영역과 드레인영역을 포함할 수 있다. 채널영역은 반도체층들 중 스캔선(121), 이전 스캔선(122), 발광제어선(123) 또는 구동 게이트전극(125a)과 중첩되는 영역이다. 소스영역 및 드레인영역은, 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 구동 게이트전극(125a)을 셀프 얼라인 마스크로 사용하여 불순물이 도핑된 영역일 수 있다. 여기서, 불순물은 박막트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역과 드레인영역은 박막트랜지스터의 소스전극과 드레인전극에 대응한다. 이하에서는 소스전극이나 드레인전극 대신 소스영역이나 드레인영역이라는 용어를 사용한다.
제1박막트랜지스터(T1)는 구동 반도체층(130a), 및 구동 게이트전극(125a)을 포함한다. 구동 반도체층(130a)은 불순물이 도핑된 구동 소스영역(176a)과 구동 드레인영역(177a), 및 이들 사이에 개재된 채널영역(131a, 도 4)을 포함한다. 구동 채널영역(131a)은 구동 반도체층(130a) 중 구동 게이트전극(125a)과 중첩되는 부분이며, 구동 채널영역(131a)은 굴곡진 형상을 가져, 채널길이를 길게 형성할 수 있다. 도 3에서는 구동 채널영역(131a)이 "오메가" 형으로 굴곡진 형상을 도시하나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 구동 채널영역(131a)은 "S"자 형상 등 다양한 형태로 굴곡진 형상을 가질 수 있다.
구동 게이트전극(125a)은 제1박막트랜지스터(T1)의 게이트전극으로서의 기능 및, 후술할 스토리지 커패시터(Cst)의 제1스토리지 축전판으로의 기능을 수행할 수 있다. 구동 반도체층(130a)과 구동 게이트전극(125a) 사이에는 제1게이트절연층(GI1)이 개재된다. 제1게이트절연층(GI1)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiON) 등의 무기 절연물을 포함할 수 있다. 구동 소스영역(176a)은 후술하는 스위칭 드레인영역(177b) 및 동작제어 드레인영역(177e)에 연결되고, 구동 드레인영역(177a)은 후술하는 보상 소스영역(176c) 및 발광제어 소스영역(176f)에 연결될 수 있다.
제2박막트랜지스터(T2)는 스위칭 반도체층(130b) 및 스위칭 게이트전극(125b)을 포함한다. 스위칭 반도체층(130b)은 불순물이 도핑된 스위칭 소스영역(176b)과 스위칭 드레인영역(177b), 및 이들 사이의 스위칭 채널영역(131b, 도 4)을 포함한다. 스위칭 채널영역(131b)은 스위칭 반도체층(130b) 중 스위칭 게이트전극(125b)과 중첩되는 부분이며, 스위칭 게이트전극(125b)은 스캔선(121)의 일부에 해당한다.
스위칭 소스영역(176b)과 스위칭 드레인영역(177b) 중 어느 하나는 데이터선(171)에 연결되고 다른 하나는 스위칭 드레인영역(177b)은 제1박막트랜지스터(T1) 및 제5박막트랜지스터(T5)에 연결될 수 있다. 예컨대, 스위칭 소스영역(176b)은 제1게이트절연층(GI1), 제2게이트절연층(GI2) 및 층간절연층(ILD)에 형성된 콘택홀(164)을 통해 데이터선(171)과 전기적으로 연결될 수 있다. 제2게이트절연층(GI2) 및 층간절연층(ILD)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiON) 등의 무기 절연물을 포함할 수 있다. 스위칭 드레인영역(177b)은 제1박막트랜지스터(T1) 및 제5박막트랜지스터(T5)에 연결될 수 있다.
제3박막트랜지스터(T3)는 보상 반도체층(130c) 및 보상 게이트전극(125c1, 125c2)을 포함한다. 보상반도체층(130c)은 불순물이 도핑된 보상 소스영역(176c)과 보상 드레인영역(177c), 및 이들 사이의 보상 채널영역을 포함한다. 보상 채널영역은 보상 반도체층(130c) 중 보상 게이트전극(125c1, 125c2)과 중첩되는 부분이며, 보상 게이트전극(125c1, 125c2)은 스캔선(121)의 일부에 해당한다. 보상 게이트전극(125c1, 125c2)은 제1게이트전극(125c1)과 제2게이트전극(125c2)을 포함하는 듀얼 게이트전극으로서, 누설 전류(leakage current)의 발생을 방지하거나 줄이는 역할을 할 수 있다. 보상 드레인영역(177c)은 노드연결선(174)을 통해 제1스토리지 축전판(125a)에 연결될 수 있다.
노드연결선(174)은 데이터선(171)과 동일 물질을 포함하며, 동일 층 상에 배치될 수 있다. 노드연결선(174)의 제1단부는 제1 및 제2게이트절연층(GI1, GI2) 및 층간절연층(ILD)에 형성된 콘택홀(166)을 통해 보상 드레인영역(177c) 및 초기화 드레인영역(177d)에 연결되며, 노드연결선(174)의 제2단부는 제2게이트절연층(GI2) 및 층간절연층(ILD)에 형성된 콘택홀(167)을 통해 제1스토리지 축전판(125a)에 연결된다. 노드연결선(174)의 제2단부는 제2스토리지 축전판(127)에 형성된 스토리지 개구부(127a)를 통해 제1스토리지 축전판(125a)에 연결될 수 있다.
제4박막트랜지스터(T4)는 제1초기화 반도체층(130d) 및 제1초기화 게이트전극(125d)을 포함한다. 제1초기화 반도체층(130d)은 불순물이 도핑된 제1초기화 소스영역(176d)과 제1초기화 드레인영역(177d), 및 이들 사이의 제1초기화 채널영역을 포함한다. 제1초기화 채널영역은 제1초기화 반도체층(130d) 중 제1초기화 게이트전극(125d)과 중첩되는 부분이며, 제1초기화 게이트전극(125d)은 이전 스캔선(122)의 일부에 해당한다.
제1초기화 소스영역(176d) 및 제1초기화 드레인영역(177d) 중 어느 하나는 초기화전압선(124)에 연결되고, 다른 하나는 제1박막트랜지스터(T1)에 연결될 수 있다. 예컨대, 제1초기화 소스영역(176d)은 초기화연결선(173)을 통해 초기화전압선(124)과 연결되어 있다. 초기화전압선(124)은 후술할 제2스토리지 축전판(127)과 동일한 물질을 포함하며, 동일 층 상에 위치할 수 있다. 초기화연결선(173)의 일단은 제2게이트절연층(GI2) 및 층간절연층(ILD)에 형성된 콘택홀(161)을 통해 초기화전압선(124)과 연결되고, 초기화연결선(173)의 타단은 제1게이트절연층(GI1), 제2게이트절연층(GI2) 및 층간절연층(ILD)에 형성된 콘택홀(162)을 통해 초기화 소스영역(176d)과 연결될 수 있다.
제5박막트랜지스터(T5)는 동작제어 반도체층(130e) 및 동작제어 게이트전극(125e)을 포함한다. 동작제어 반도체층(130e)은 불순물이 도핑된 동작제어 소스영역(176e)과 동작제어 드레인영역(177e), 및 이들 사이의 동작제어 채널영역을 포함한다. 동작제어 채널영역은 동작제어 반도체층(130e) 중 동작제어 게이트전극(125e)과 중첩되는 부분이며, 동작제어 게이트전극(125e)은 발광제어선(123)의 일부에 해당한다.
동작제어 소스영역(176e) 및 동작제어 드레인영역(177e) 중 어느 하나는 구동전압선(172)에 연결되고, 다른 하나는 제1박막트랜지스터(T1)에 연결될 수 있다. 예컨대, 동작제어 소스영역(176e)은 제1 및 제2게이트절연층(GI1, GI2), 및 층간절연층(ILD)에 형성된 콘택홀(165)을 통해 구동전압선(172)에 전기적으로 연결될 수 있다. 이때, 필요에 따라 구동전압선(172)의 일부, 예컨대 콘택홀(165) 근방의 부분을 제5박막트랜지스터(T5)의 소스영역, 즉 소스전극으로 이해할 수도 있다.
제6박막트랜지스터(T6)는 발광제어 반도체층(130f) 및 발광제어 게이트전극(125f)을 포함한다. 발광제어 반도체층(130f)은 불순물이 도핑된 발광제어 소스영역(176f)과 발광제어 드레인영역(177f), 및 이들 사이의 발광제어 채널영역을 포함한다. 발광제어 채널영역은 발광제어 반도체층(130f) 중 발광제어 게이트전극(125f)과 중첩되는 부분이며, 발광제어 게이트전극(125f)은 발광제어선(123)의 일부에 해당한다.
발광제어 소스영역(176f) 및 발광제어 드레인영역(177f) 중 어느 하나는 제1박막트랜지스터(T1)에 연결되고, 다른 하나는 제7박막트랜지스터(T7) 및 화소전극(310)에 연결될 수 있다. 예컨대, 발광제어 드레인영역(177f)은 제1 및 제2게이트절연층(GI1, GI2), 및 층간절연층(ILD)에 형성된 콘택홀(163)을 통해 층간절연층(ILD) 상의 도전층(175)에 연결될 수 있다. 이 때, 도전층(175)은 제6박막트랜지스터(T6)의 드레인영역, 즉 드레인전극으로 이해할 수도 있다. 도전층(175)은 데이터선(171)과 동일 층 상에 형성되고, 동일한 물질을 포함할 수 있다. 즉, 도전층(175)은 층간절연층(ILD) 상에 위치할 수 있다. 도전층(175)은 콘택홀(183)을 통해 유기발광소자(300)의 화소전극(310)에 전기적으로 연결된다.
제7박막트랜지스터(T7)는 제2초기화 반도체층(130g) 및 제2초기화 게이트전극(125g)을 포함한다. 제2초기화 반도체층(130g)은 불순물이 도핑된 제2초기화 소스영역(176g)과 제2초기화 드레인영역(177g), 및 이들 사이의 제2초기화 채널영역을 포함한다. 제2초기화 채널영역은 제2초기화 반도체층(130g) 중 제2초기화 게이트전극(125g)과 중첩되는 부분이며, 제2초기화 게이트전극(125g)은 이전 스캔선(122)의 일부에 해당한다.
제2초기화 소스영역(176g) 및 제2초기화 소스영역(177g) 중 어느 하나는 제6박막트랜지스터(T6) 및 화소전극(310)에 연결되고, 다른 하나는 초기화전압선(124)에 연결된다. 예컨대, 제2초기화 소스영역(176g)은 제6박막트랜지스터(T6)의 발광제어 드레인영역(177f) 및 유기발광소자(300)의 화소전극(310)에 연결되어 있으며, 제2초기화 드레인영역(177g)은 제4박막트랜지스터(T4)의 제1초기화 소스영역(176d) 및 초기화전압선(124)에 연결되어 있다. 제7박막트랜지스터(T7)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호에 따라 턴-온되어 유기발광소자(300)의 화소전극(310)을 초기화시킬 수 있다.
스토리지 커패시터(Cst)는 제1스토리지 축전판(125a) 및 제2스토리지 축전판(127)을 포함한다. 제2스토리지 축전판(127)은 제2게이트절연층(GI2)을 사이에 두고 제1스토리지 축전판(125a)과 중첩할 수 있다. 스토리지 커패시터(Cst)와 제1박막트랜지스터(T1)를 중첩하도록 설계하여, 고해상도에 따라 화소(PX) 크기가 줄어드는 경우에도 제1스토리지 축전판(125a) 및 제2스토리지 축전판(127)의 면적을 충분히 확보할 수 있어, 고품질의 이미지를 제공할 수 있다. 제2스토리지 축전판(127)은 콘택홀(168)을 통해 구동전압선(172)과 전기적으로 연결될 수 있다.
화소전극(310)은 평탄화절연층(PL) 상에 배치된다. 평탄화절연층(PL)은 데이터선(171), 구동전압선(172), 초기화연결선(173), 노드연결선(174) 및 도전층(175)을 커버할 수 있다. 평탄화절연층(PL)은 유기물을 포함할 수 있다. 유기물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다.
화소전극(310) 상에는 화소정의막(PDL)이 배치될 수 있다. 화소정의막(PDL)은 각 화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(PDL)은 화소전극(310)의 가장자리와 대향전극(330) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(PDL)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
중간층(320)은 발광층(322), 및 발광층(322)의 위와 아래에 각각 배치되는 제1및 제2기능층(321, 323)을 포함할 수 있다. 제1기능층(321)은 홀 주입층(HIL: Hole Injection Layer), 및/또는 홀 수송층(HTL: Hole Transport Layer)을 포함할 수 있고, 제2기능층(323)은 전자 수송층(ETL: Electron Transport Layer), 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 중간층(320)이 저분자 물질을 포함할 경우, 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는, 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(320)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 중간층(320) 상에 배치된다. 대향전극(330)은 복수개의 유기발광소자(300)들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다.
도시되지는 않았으나, 대향전극(330) 상에는 박막봉지층이 더 배치될 수 있다. 박막봉지층은 적어도 하나의 무기 봉지층 및 적어도 하나의 무기 봉지층을 포함할 수 있으며, 박막봉지층 상에는 터치전극을 포함하는 전극층, 외광반사를 저감하기 위한 편광판 또는 컬러필터와 블랙매트릭스 광학 기능층 등이 배치될 수 있다.
제1 내지 제7박막트랜지스터(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(Cst)를 포함하는 화소회로 및 이와 전기적으로 연결된 디스플레이소자는 가요성을 갖는 기판(100) 상에 배치된다.
기판(100)은 플렉서블한 기판으로서, 적어도 하나의 플라스틱층, 적어도 하나의 무기 배리어층, 및 차폐층(140)을 포함한다. 도 4는 기판(100)이 제1플라스틱층(110)과 제2플라스틱층(120), 제1플라스틱층(110)과 제2플라스틱층(120) 사이에 개재되는 제1무기 배리어층(131), 제2플라스틱층(120)을 사이에 두고 제1무기 배리어층(131)과 반대편에 위치하는 제2무기 배리어층(132), 및 차폐층(140)을 구비하는 것을 도시하고 있다.
제1 및 제2플라스틱층(110, 120)은 폴리이미드(polyimide, PI), 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyether imide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP), 환형 올레핀 고분자(Cyclic olefin polymer), 환형 올레핀 공중합체(Cyclic olefin copolymer)등일 수 있다.
제1 및 제2플라스틱층(110, 120)은 소정의 두께를 가지며, 플렉서블한 특성을 갖는다. 제1 및 제2플라스틱층(110, 120)은 약 3㎛ 내지 50㎛의 두께를 가질 수 있다. 일 실시예로서, 제1 및 제2플라스틱층(110, 120)은 약 3㎛ 내지 20㎛의 두께를 가질 수 있으며, 또 다른 실시예로서 제1 및 제2플라스틱층(110, 120)은 약 5㎛ 내지 10㎛의 두께를 가질 수 있다. 제1 및 제2플라스틱층(110, 120)의 두께는 서로 동일하거나, 서로 다르게 선택될 수 있다.
제1 및 제2무기 배리어층(131, 132)은 기판(100)을 통해 수분과 같은 외부 이물질이 침투하는 것을 방지할 수 있다. 제1 및 제2무기 배리어층(131, 132)은 질화규소(SiNx) 및/또는 산화규소(SiOx)와 같은 무기물을 포함하는 단일층 또는 다층일 수 있다. 일 실시예로, 제1 및 제2무기 배리어층(131, 132) 약 5000Å 내지 6000Å의 두께를 갖는 산화규소(SiOx)일 수 있다.
차폐층(140)은 적어도 어느 하나의 무기 배리어층 및/또는 적어도 어느 하나의 무기 배리어층 상에 배치될 수 있다. 도 4는 차폐층(140)이 제1 내지 제4차폐층(141, 142, 143, 144)을 포함하는 것을 도시하고 있으나, 본 발명은 이에 한정하지 않는다. 다른 실시예로서, 차폐층(140)은 제1 내지 제4차폐층(141, 142, 143, 144)에서 선택된 적어도 어느 하나의 층을 포함할 수 있다. 예컨대, 차폐층(140)은 제1 내지 제4차폐층(141, 142, 143, 144) 중 어느 하나의 층만을 포함하거나, 제1 내지 제4차폐층(141, 142, 143, 144) 중에서 선택된 두 개의 층 또는 세개의 층을 포함할 수 있다. 차폐층(140)이 제1 내지 제4차폐층(141, 142, 143, 144) 중 일부만을 포함하는 경우, 정전기가 화소회로의 박막트랜지스터 중 반도체층에 영향을 미치는 것을 최소화하도록 z방향(기판의 두께 방향)을 따라 반도체층으로부터 멀리 이격되도록 배치된 층을 포함할 수 있다. 예컨대, 기판(100)은 제1 내지 제3차폐층(141, 142, 143) 중 적어도 어느 하나를 포함하거나, 제1 내지 제2차폐층(141, 142) 중 적어도 어느 하나를 포함할 수 있다. 이하에서는, 설명의 편의를 위하여 차폐층(140)이 제1 내지 제4차폐층(141, 142, 143, 144)을 모두 포함하는 경우로 설명한다.
제1차폐층(141)은 제1플라스틱층(110)의 하면 상에 배치되고, 제2차폐층(142)은 제1무기 배리어층(131)과 마주하는 제1플라스틱층(110)의 상면에 배치되며, 제3차폐층(143)은 제1무기 배리어층(131)과 마주하는 제2플라스틱층(120)의 하면에 배치되고, 제4차폐층(144)은 제2플라스틱층(120)의 상면에 배치될 수 있다.
차폐층(140)은 디스플레이 장치(10)의 일부만을 커버할 수 있다. 예컨대, 소정의 면적을 갖는 제1 내지 제4차폐층(141, 142, 143, 144)은 제1박막트랜지스터(T1)와 대응하도록 배치될 수 있다. 차폐층(140)은 디스플레이 장치(10)의 제조 공정 중 또는 완성된 상태에서 발생하는 정전기로부터 화소회로를 보호함으로써, 디스플레이 장치(10)에서 제공되는 화상의 품질 저하를 방지할 수 있다.
도 5는 본 발명의 실시예에 따른 디스플레이 장치의 제조 공정 중의 단면도이고, 도 6은 본 발명의 실시예에 따른 디스플레이 장치에서 차폐층을 발췌하여 나타낸 평면도이다. 도 5에서 점선은 정전기(ESD)의 이동을 나타내고, 도 6은 4×3의 화소(PX)들이 배치된 디스플레이영역의 일부를 나타낸다.
차폐층(140)은 도 5에 도시된 바와 같이 기판(100)에 포함된 적어도 하나의 플라스틱층 및/또는 적어도 하나의 무기 배리어층 상에 배치된 제1 내지 제4차폐층(141, 142, 143, 144) 중 적어도 어느 하나를 포함할 수 있다. 그리고, 도 6에 도시된 바와 같이 차폐층(140)은 디스플레이 장치(10)의 일부와 대응하도록 배치될 수 있으며, 소정의 면적을 갖는 제1 및 제2부분(140A, 140B), 및 전술한 제1 및 제2부분(140A, 140B)에 인접한 개구(140OP)를 포함할 수 있다. 제1부분(140A)들 각각은 화소(PX)의 제1박막트랜지스터(T1)와 대응하도록 배치될 수 있으며, 이웃한 제1부분(140A)들은 제2부분(140B)에 의해 서로 연결될 수 있다. 예컨대, 제1부분(140A)들은 제2-1부분(140B1)에 의해 y방향을 따라 서로 연결될 수 있고, 제2-2부분(140B2)에 의해 y방향과 교차하는 x방향을 따라 서로 연결되어, 차폐층(140)은 그물 (또는 격자) 형상을 가질 수 있으며, 개구(140OP)들은 제1 및 제2부분(140A, 140B)으로 둘러싸인 채 서로 이격될 수 있다.
디스플레이 장치(10)의 제조 공정 중 기판(100)은 도 5에 도시된 바와 같이 글라스와 같은 캐리어 기판(CS) 상에 배치된 채로 이동하게 되며, 캐리어 기판(CS)의 이동에 따라 기판(100) 상에는 앞서 도 3을 참조하여 설명한 박막트랜지스터들 및 스토리지 커패시터를 포함하는 화소회로 및 디스플레이소자가 형성될 수 있다. 캐리어 기판(CS)은 전술한 디스플레이 소자가 형성된 이후에 제거될 수 있다. 제조 공정 중에서 캐리어 기판(CS)은 롤러(미도시) 등에 의해 이송될 수 있으며, 이 때 롤러와 캐리어 기판(CS)의 마찰에 의해 정전기(ESD)가 발생할 수 있다.
정전기(ESD)는 기판(100)을 통해 유입되어 디스플레이 장치(10)에서 구현되는 이미지의 품질을 저하시킬 수 있다. 예컨대, 정전기(ESD)가 반도체층(예컨대, 구동 반도체층)에 유입되는 경우, 채널영역에 홀 트랩이 증가되어 얼룩이 시인되는 등의 문제가 야기될 수 있으나, 본 발명의 실시예에 따르면 기판(100)에 차폐층(140)이 구비되므로, 정전기(ESD)에 의해 화소회로(예컨대, 제1박막트랜지스터, T1)가 손상되는 것을 방지할 수 있으므로, 전술한 문제를 방지하거나 최소화할 수 있다.
제1 내지 제4차폐층(141, 142, 143, 144)은 P형 또는 N형 불순물이 도핑된 비정질 실리콘 또는 수소화된 비정질 실리콘을 포함할 수 있다. 전술한 물질을 포함하는 제1 내지 제4차폐층(141, 142, 143, 144)은 전술한 정전기 차폐의 효과뿐만 아니라 계면사이의 점착력을 향상시킬 수 있다. 예컨대, 제2 내지 제4차폐층(142, 143, 144)은 제1 및 제2플라스틱층(110, 120)과 제1 및 제2무기 배리어층(131, 132) 사이의 점착력을 향상시킬 수 있다. 다른 실시예로, 제1 내지 제4차폐층(141, 142, 143, 144)은 ITO, IZO, ZnO, In2O3, IGO 또는 AZO 등과 같은 투명한 도전성 물질을 포함할 수 있다.
제1 내지 제4차폐층(141, 142, 143, 144) 각각은 차폐층(140)의 개구(140OP)와 대응하는 개구(141h, 142h, 143h, 144h)를 구비할 수 있다. 제1플라스틱층(110)과 제1무기 배리어층(131)은 제2차폐층(142)의 개구(142h)를 통해 직접 접촉할 수 있고, 제1무기 배리어층(131)과 제2플라스틱층(120)은 제3차폐층(143)의 개구(143h)를 통해 직접 접촉할 수 있다. 제2플라스틱층(120)과 제2무기 배리어층(132)은 제4차폐층(144)의 개구(144h)를 통해 직접 접촉할 수 있다.
도 5에는 제2 무기 배리어층(132)이 기판(100)의 최상층에 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 제2무기 배리어층(132)은 생략될 수 있으며, 이 경우 제2플라스틱층(120)은 제4차폐층(144)의 개구(144h)를 통해 버퍼층(BL)과 직접 접촉할 수 있다.
차폐층(140)이 화소회로의 일부와 대응하도록 소정의 면적을 갖는 제1 및 제2부분(140A, 140B) 및 제1 및 제2부분(140A, 140B)와 인접한 개구(OP)를 포함하는 경우, 차폐층이 기판(100)의 면적과 실질적으로 동일한 면적을 가지는 경우에 비하여, 정전기(ESD)가 차폐층(140)의 패턴을 따라 용이하게 전파 및 방전될 수 있는 것과 같이 정전기(ESD)의 방전 경로를 용이하게 제어할 수 있다.
도 5는 정전기(ESD)가 디스플레이 장치(10)의 제조 공정 중 발생하는 것을 중심으로 설명하였으나, 정전기(ESD)는 디스플레이 장치(10)가 완성된 이후에 디스플레이 장치(10)를 포함하는 전자 기기의 조립 과정 등에서 발생될 수 있으며, 이 경우 차폐층(140)이 정전기(ESD)에 의한 디스플레이 장치(10)의 손상을 방지할 수 있음은 물론이다.
도 6은 제1부분(140A)들이 제2-1부분(140B1)에 의해 x방향을 따라 서로 연결되고, 제2-2부분(140B2)에 의해 x방향과 교차하는 y방향을 따라 연결되어 차폐층(140)이 격자구조를 이루며, 개구(OP)들이 서로 이격된 구조를 도시하고 있으나, 본 발명은 이에 한정되지 않는다.
도 7 및 도 8은 본 발명의 다른 실시예들에 따른 디스플레이 장치에서 디스플레이영역을 발췌하여 나타낸 평면도이다.
도 7 및 도 8에서의 차폐층(140', 140")의 평면 구조는 앞서 설명한 차폐층(140)과 차이가 있으나, 차폐층(140', 140")의 적층 구조는 제1 내지 제4차폐층(141, 142, 143, 144) 중 적어도 어느 하나를 포함하는 점에서 앞서 설명한 차폐층(140)과 동일하므로, 이하에서는 차이를 중심으로 설명한다.
도 7을 참조하면, 차폐층(140')은 제1부분(140A)들을 포함하되, 제1부분(140A)들은 y방향을 따라 연장된 제2부분, 예컨대 제2-1부분(140B1)에 의해 연결된 대략 스트라이프 형상일 수 있다. 그에 따라, 개구(140OP)도 y방향을 따라 연장된 스트라이프 형상일 수 있다.
도 8을 참조하면, 차폐층(140")은 제1부분(140A)들을 포함하되, 제1부분(140A)들은 x방향을 따라 연장된 제2부분, 예컨대 제2-2부분(140B2)에 의해 연결된 대략 스트라이프 형상일 수 있다. 그에 따라, 개구(140OP)도 x방향을 따라 연장된 스트라이프 형상일 수 있다.
도 9는 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이고, 도 10은 도 9의 디스플레이 장치를 포함하는 원장 기판을 개략적으로 타낸 평면도이다.
도 9를 참조하면, 디스플레이 장치(20)는 화소(PX)들을 구비한 디스플레이영역(DA) 및 그 주변의 주변영역(PA)를 포함하며, 화소(PX)가 박막트랜지스터와 스토리지 커패시터를 구비한 화소회로, 및 화소회로와 연결된 디스플레이 소자를 포함하는 점 등은 앞서 설명한 디스플레이 장치(10)와 같으므로, 이하에서는 차이를 중심으로 설명한다.
디스플레이 장치(20)의 기판(100)은 차폐층(1140)을 포함하되, 차폐층(1140)은 디스플레이영역(DA)이 아닌 주변영역(PA)에 대응할 수 있다. 예컨대, 도 9에 도시된 바와 같이, 차폐층(1140)은 디스플레이영역(DA)을 둘러싸도록 주변영역(PA)의 가장자리를 따라 연장된 고리 형상일 수 있으며, 디스플레이영역(DA)과 대응하는 영역은 개구(1140OP)에 해당한다.
차폐층(1140)은 앞서 도 4 및 도 5를 참조하여 설명한 바와 같이, 제1 내지 제4차폐층(141, 142, 143, 144) 중 적어도 어느 하나를 포함할 수 있으며, 차폐층(1140)의 물질도 앞서 설명한 반도체 물질 및/또는 투명한 도전성 물질을 포함할 수 있다.
도 10을 참조하면, 도 9의 디스플레이 장치(20)는 원장 기판(1) 상태에서 복수 개 형성된 후, 레이저 커터 또는 블레이드 등을 이용하여 커팅라인(SC)을 따라 커팅되면서 완성될 수 있다.
원장 기판(1) 상태에서 복수의 디스플레이 장치(20)가 형성되는 공정 동안에 발생하는 정전기는 앞서 설명한 바와 같이 기판(100)에 포함된 차폐층(1140)을 통해 차폐층(1140)의 패턴을 따라 전파 및 방전될 수 있다.
도 9의 디스플레이 장치(20)에서 차폐층(1140)이 주변영역(PA)을 따라 디스플레이영역(DA)을 둘러싸도록 배치된 구조를 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 도 10에서의 원장 기판(1)에서 커팅라인(SC)을 어디에 배치하느냐에 따라 디스플레이 장치(20)의 차폐층(1140)은 디스플레이영역(DA)을 부분적으로 둘러싸도록 배치될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 평면도이다.
도 11을 참조하면, 디스플레이 장치(30)는 화소(PX)들을 구비한 디스플레이영역(DA) 및 그 주변의 주변영역(PA)를 포함하며, 화소(PX)가 박막트랜지스터와 스토리지 커패시터를 구비한 화소회로, 및 화소회로와 연결된 디스플레이소자를 포함하는 점 등은 앞서 설명한 디스플레이 장치(10)와 같으므로, 이하에서는 차이를 중심으로 설명한다.
도 11을 참조하면, 기판(100)은 차폐층(3140)을 포함하되, 차폐층(3140)은 주변영역(PA)에 배치된 부분(1140) 및 디스플레이영역(DA)에 배치된 부분(2140)을 포함하며, 이들은 서로 연결될 수 있다.
차폐층(3140) 중 주변영역(PA)에 대응하는 부분(1140)은, 디스플레이영역(DA)을 적어도 부분적으로 둘러쌀 수 있다.
차폐층(3140) 중 디스플레이영역(DA)에 대응하는 부분(2140)은, 각 화소(PX)의 화소회로의 일부에 대응하는 제1부분(2140A)들 및 제1부분(2140A)들을 연결하는 제2부분(2140B)을 포함하며, 제2부분(2140B)은 y 방향 및 x 방향으로 연장된 제2-1부분(2140B1) 및 제2-2부분(2140B2)을 포함하는 점은 앞서 도 6을 참조하여 설명한 바와 같다.
주변영역(PA)에 대응하는 부분(1140)과 디스플레이영역(DA)에 대응하는 부분(2140)은 서로 연결될 수 있으며, 따라서 정전기가 차폐층(3140)의 패턴을 따라 용이하게 전파 및 방전될 수 있다.
차폐층(3140)이 기판(100)에 포함된 제1 내지 제4차폐층(141, 142, 143, 144, 도 5 참조) 중 적어도 어느 하나를 포함하며, 반도체 물질 및/또는 투명한 도전성 물질을 포함하는 점 등은 앞서 도 5를 참조하여 설명한 바와 같다.
도 12 및 도 13은 본 발명의 다른 실시예들에 따른 디스플레이 장치의 일부를 나타낸 평면도들이다.
도 12 및 도 13의 디스플레이 장치(30)는 기판(100)에 포함된 차폐층(3140', 3140")의 평면 구조, 즉 차폐층(3140', 3140")의 패턴이 앞서 도 11을 참조하여 설명한 차폐층(3140)과 차이가 있으며, 이하에서는 차이점을 위주로 설명한다.
도 12을 참조하면, 차폐층(3140') 중 디스플레이영역(DA)에 대응하는 부분(2140')은, 각 화소(PX)의 화소회로의 일부에 대응하는 제1부분(2140A)들, 및 제1부분(2140A)들을 연결하며 y 방향으로 연장된 제2-1부분(2140B1)을 포함한다. 따라서, 디스플레이영역(DA)에 대응하는 부분(2140')은 실질적으로 스트라이프 형상을 가질 수 있음은 앞서 도 7을 참조하여 설명한 바와 같다.
정전기가 차폐층(3140')의 패턴을 따라 용이하게 전파 및 방전될 수 있도록, 디스플레이영역(DA)에 대응하는 부분(2140')은 주변영역(PA)에 대응하는 부분(1140)과 서로 연결될 수 있다. 또한, 차폐층(3140')이 기판(100)에 포함된 제1 내지 제4차폐층(141, 142, 143, 144, 도 5 참조) 중 적어도 어느 하나를 포함하며, 반도체 물질 및/또는 투명한 도전성 물질을 포함할 수 있음은 앞서 설명한 바와 같다.
도 13을 참조하면, 차폐층(3140") 중 디스플레이영역(DA)에 대응하는 부분(2140")은, 각 화소(PX)의 화소회로의 일부에 대응하는 제1부분(2140A)들 및 제1부분(2140A)들을 연결하며 x방향으로 연장된 제2-2부분(2140B2)을 포함한다. 따라서, 디스플레이영역(DA)에 대응하는 부분(2140")은 스트라이프 형상을 가질 수 있음은 앞서 도 8을 참조하여 설명한 바와 같다.
정전기가 차폐층(3140")의 패턴을 따라 용이하게 전파 및 방전될 수 있도록, 디스플레이영역(DA)에 대응하는 부분(2140")은 주변영역(PA)에 대응하는 부분(1140)과 서로 연결될 수 있다. 또한, 차폐층(3140")이 기판(100)에 포함된 제1 내지 제4차폐층(141, 142, 143, 144, 도 5 참조) 중 적어도 어느 하나를 포함하며, 반도체 물질 및/또는 투명한 도전성 물질을 포함할 수 있음은 앞서 설명한 바와 같다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20, 30: 디스플레이 장치
100: 기판
110: 제1플라스틱층
120: 제2플라스틱층
131: 제1무기 배리어층
132: 제2무기 배리어층
140, 140', 140", 1140, 3140, 3140', 3140": 차폐층
141: 제1차폐층
142: 제2차폐층
143: 제3차폐층
144: 제4차폐층

Claims (15)

  1. 플렉서블 기판;
    무기절연물을 포함하고 상기 플렉서블 기판 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되는 복수의 화소회로들; 및
    상기 복수의 화소회로들 각각에 전기적으로 연결된 복수의 디스플레이소자들;을 포함하고,
    상기 플렉서블 기판은,
    적어도 하나의 폴리머층, 적어도 하나의 무기배리어층, 및 도전성을 갖는 차폐층을 포함하고,
    상기 차폐층은,
    평면 상에서 상기 복수의 화소회로들과 각각 대응하며 제1방향 및 상기 제1방향에 교차하는 제2방향을 따라 상호 이격되는 복수의 제1영역들, 및 상기 복수의 제1영역들을 상기 제1방향 및 상기 제2방향 중 적어도 어느 한 방향을 따라 연결하는 복수의 제2영역들을 포함하고,
    상기 적어도 하나의 폴리머층 상에 상기 적어도 하나의 무기배리어층이 위치하고, 상기 적어도 하나의 무기배리어층 상에 상기 차폐층이 위치하며, 상기 차폐층 상에 상기 버퍼층이 위치하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 복수의 화소회로들 각각은, 구동 박막트랜지스터, 스위칭 박막트랜지스터, 및 스토리지 커패시터를 포함하고,
    상기 복수의 제1영역들은 상기 복수의 화소회로들의 상기 구동 박막트랜지스터들에 각각 중첩하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 복수의 제1영역들은 상기 복수의 화소회로들의 상기 스토리지 커패시터에 각각 중첩하는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 차폐층은 상기 복수의 제2영역들 및 상기 복수의 제1영역들로 둘러싸인 개구를 포함하는, 디스플레이 장치.
  5. 제1폴리머층, 상기 제1폴리머층 상의 제2폴리머층, 상기 제1폴리머층과 상기 제2폴리머층 사이의 무기배리어층, 및 차폐층을 포함하는 플렉서블 기판;
    무기절연물을 포함하고 상기 플렉서블 기판 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되는 복수의 화소회로들; 및
    상기 복수의 화소회로들 각각에 전기적으로 연결된 복수의 디스플레이소자들;을 포함하고,
    상기 차폐층은,
    평면 상에서 상기 복수의 화소회로들과 각각 대응하며 제1방향 및 상기 제1방향에 교차하는 제2방향을 따라 상호 이격되는 복수의 제1영역들, 및 상기 복수의 제1영역들을 상기 제1방향 및 상기 제2방향 중 적어도 어느 한 방향을 따라 연결하는 복수의 제2영역들을 포함하고,
    상기 차폐층은, 상기 무기배리어층이 상기 차폐층과 상기 버퍼층 사이에 위치하도록 상기 무기배리어층 보다 상기 버퍼층으로부터 멀리 배치되거나 상기 차폐층이 상기 무기배리어층과 상기 버퍼층 사이에 위치하도록 상기 무기배리어층 보다 상기 버퍼층에 가까이 배치되는, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제1폴리머층은 상기 무기배리어층과 마주보는 상면 및 상기 상면의 반대편인 하면을 포함하고,
    상기 차폐층은, 상기 무기배리어층이 상기 차폐층과 상기 버퍼층 사이에 위치하도록 상기 무기배리어층 보다 상기 버퍼층으로부터 멀리 배치되되, 상기 제1폴리머층의 상기 상면 및 상기 하면 중 적어도 어느 하나 상에 배치된, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 차폐층은 상기 제1폴리머층 및 상기 무기배리어층 사이에 배치되고,
    상기 차폐층은 상기 복수의 제2영역들 및 상기 복수의 제1영역들로 둘러싸인 개구를 포함하며,
    상기 무기배리어층 및 상기 제1폴리머층은 상기 차폐층의 상기 개구를 통해 서로 직접 접촉하는, 디스플레이 장치.
  8. 제5항에 있어서,
    상기 제2폴리머층은 상기 무기배리어층과 마주보는 하면 및 상기 하면의 반대편의 상면을 포함하고,
    상기 차폐층은, 상기 차폐층이 상기 무기배리어층과 상기 버퍼층 사이에 위치하도록 상기 무기배리어층 보다 상기 버퍼층에 가까이 배치되되, 상기 제2폴리머층의 상기 상면 및 상기 하면 중 적어도 어느 하나 상에 배치되는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 차폐층은 상기 제2폴리머층과 상기 무기배리어층 사이에 배치되고,
    상기 차폐층은 상기 복수의 제2영역들 및 상기 복수의 제1영역들로 둘러싸인 개구를 포함하며,
    상기 무기배리어층 및 상기 제2폴리머층은 상기 차폐층의 상기 개구를 통해 서로 직접 접촉하는, 디스플레이 장치.
  10. 제1항 또는 제5항에 있어서,
    상기 차폐층은,
    P형 또는 N형 불순물이 도핑된 비정질 실리콘 또는 수소화된 비정질 실리콘을 포함하는, 디스플레이 장치.
  11. 제1항 또는 제5항에 있어서,
    상기 차폐층은 투명한 도전성 물질을 포함하는, 디스플레이 장치.
  12. 제1항 또는 제5항에 있어서,
    상기 차폐층은,
    상기 플렉서블 기판의 가장자리 상에 있으며 상기 복수의 제2영역들에 연결되는 추가 차폐부를 더 포함하는, 디스플레이 장치.
  13. 제5항에 있어서,
    상기 복수의 화소회로들 각각은, 구동 박막트랜지스터, 스위칭 박막트랜지스터, 및 스토리지 커패시터를 포함하고,
    상기 복수의 제1영역들은 상기 복수의 화소회로들의 상기 구동 박막트랜지스터들에 각각 중첩하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 복수의 제1영역들은 상기 복수의 화소회로들의 상기 스토리지 커패시터에 각각 중첩하는, 디스플레이 장치.
  15. 제5항에 있어서,
    상기 차폐층은 상기 복수의 제2영역들 및 상기 복수의 제1영역들로 둘러싸인 개구를 포함하는, 디스플레이 장치.
KR1020220001639A 2017-09-08 2022-01-05 디스플레이 장치 KR102544241B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220001639A KR102544241B1 (ko) 2017-09-08 2022-01-05 디스플레이 장치
KR1020230073733A KR102660427B1 (ko) 2017-09-08 2023-06-08 디스플레이 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170115131A KR102349279B1 (ko) 2017-09-08 2017-09-08 디스플레이 장치
KR1020220001639A KR102544241B1 (ko) 2017-09-08 2022-01-05 디스플레이 장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170115131A Division KR102349279B1 (ko) 2017-09-08 2017-09-08 디스플레이 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020230073733A Division KR102660427B1 (ko) 2017-09-08 2023-06-08 디스플레이 장치

Publications (2)

Publication Number Publication Date
KR20220006135A KR20220006135A (ko) 2022-01-14
KR102544241B1 true KR102544241B1 (ko) 2023-06-19

Family

ID=65632037

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020170115131A KR102349279B1 (ko) 2017-09-08 2017-09-08 디스플레이 장치
KR1020220001639A KR102544241B1 (ko) 2017-09-08 2022-01-05 디스플레이 장치
KR1020230073733A KR102660427B1 (ko) 2017-09-08 2023-06-08 디스플레이 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020170115131A KR102349279B1 (ko) 2017-09-08 2017-09-08 디스플레이 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020230073733A KR102660427B1 (ko) 2017-09-08 2023-06-08 디스플레이 장치

Country Status (2)

Country Link
US (2) US10600824B2 (ko)
KR (3) KR102349279B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102504565B1 (ko) * 2018-03-08 2023-03-02 삼성디스플레이 주식회사 표시 장치
CN110416253B (zh) * 2018-04-26 2022-05-03 上海和辉光电股份有限公司 一种柔性显示面板及柔性显示装置
US11088078B2 (en) * 2019-05-22 2021-08-10 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
KR20210025160A (ko) * 2019-08-26 2021-03-09 삼성디스플레이 주식회사 디스플레이 패널 및 이를 포함하는 디스플레이 장치
WO2021102791A1 (zh) * 2019-11-28 2021-06-03 京东方科技集团股份有限公司 显示基板和显示装置
KR20210070462A (ko) * 2019-12-04 2021-06-15 삼성디스플레이 주식회사 표시장치
CN113053952A (zh) * 2019-12-26 2021-06-29 天马日本株式会社 显示装置及其制造方法
KR20210086347A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 표시 패널 및 이를 이용한 표시 장치
WO2021168728A1 (zh) * 2020-02-27 2021-09-02 京东方科技集团股份有限公司 显示面板及其制造方法和显示装置
CN111199709A (zh) * 2020-03-02 2020-05-26 京东方科技集团股份有限公司 一种像素驱动电路及其控制方法、显示面板
KR20210142045A (ko) * 2020-05-15 2021-11-24 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
US20220336562A1 (en) * 2020-08-31 2022-10-20 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate, method for manufacturing the same, and display device
CN112259560A (zh) * 2020-10-21 2021-01-22 京东方科技集团股份有限公司 显示基板和显示装置
KR20220077200A (ko) * 2020-11-30 2022-06-09 삼성디스플레이 주식회사 표시 장치
KR20220088606A (ko) * 2020-12-18 2022-06-28 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3253808B2 (ja) * 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
US6433841B1 (en) * 1997-12-19 2002-08-13 Seiko Epson Corporation Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same
US6548912B1 (en) 1999-10-25 2003-04-15 Battelle Memorial Institute Semicoductor passivation using barrier coatings
US7098069B2 (en) * 2002-01-24 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, method of preparing the same and device for fabricating the same
KR100968496B1 (ko) * 2002-04-15 2010-07-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 제조방법
US7868957B2 (en) * 2003-12-02 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device and liquid crystal display device and method for manufacturing the same
JP2011003522A (ja) * 2008-10-16 2011-01-06 Semiconductor Energy Lab Co Ltd フレキシブル発光装置、電子機器及びフレキシブル発光装置の作製方法
KR20100052174A (ko) 2008-11-10 2010-05-19 삼성전자주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법
KR102062841B1 (ko) * 2012-09-19 2020-01-07 삼성디스플레이 주식회사 캐패시터 및 이를 포함하는 유기 발광 표시 장치
KR102062842B1 (ko) * 2013-06-03 2020-01-07 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
JP6400961B2 (ja) * 2013-07-12 2018-10-03 株式会社半導体エネルギー研究所 表示装置
KR20150043890A (ko) * 2013-10-15 2015-04-23 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102180037B1 (ko) 2013-11-06 2020-11-18 삼성디스플레이 주식회사 가요성 표시 장치 및 그 제조 방법
KR102124025B1 (ko) * 2013-12-23 2020-06-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법
KR102283589B1 (ko) * 2014-01-06 2021-07-30 삼성디스플레이 주식회사 표시장치 및 그 제조방법
WO2015132698A1 (en) * 2014-03-06 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP6364891B2 (ja) * 2014-04-01 2018-08-01 セイコーエプソン株式会社 電気光学装置、電子機器および半導体装置
EP2963687B1 (en) * 2014-07-03 2020-03-18 LG Display Co., Ltd. Organic electroluminescent device
US9543370B2 (en) * 2014-09-24 2017-01-10 Apple Inc. Silicon and semiconducting oxide thin-film transistor displays
US9472605B2 (en) * 2014-11-17 2016-10-18 Apple Inc. Organic light-emitting diode display with enhanced aperture ratio
US9397124B2 (en) * 2014-12-03 2016-07-19 Apple Inc. Organic light-emitting diode display with double gate transistors
KR102367251B1 (ko) * 2015-02-02 2022-02-25 삼성디스플레이 주식회사 표시 장치
KR20170029799A (ko) 2015-09-08 2017-03-16 삼성전자주식회사 반도체 장치
KR102410478B1 (ko) * 2015-09-14 2022-06-17 삼성디스플레이 주식회사 표시 장치
KR102513332B1 (ko) 2015-09-25 2023-03-23 삼성디스플레이 주식회사 가요성 표시 패널
KR102517446B1 (ko) * 2015-12-02 2023-04-04 엘지디스플레이 주식회사 표시장치 및 그 제조방법
KR102400022B1 (ko) 2015-12-30 2022-05-19 엘지디스플레이 주식회사 측부 구부림 구조를 갖는 플렉서블 유기발광 다이오드 표시장치
KR102431750B1 (ko) * 2016-03-04 2022-08-12 삼성디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
TWI740908B (zh) * 2016-03-11 2021-10-01 南韓商三星顯示器有限公司 顯示設備
US10283574B2 (en) * 2016-03-25 2019-05-07 Samsung Display Co., Ltd. Display apparatus with bending area capable of minimizing manufacturing defects
KR102550696B1 (ko) * 2016-04-08 2023-07-04 삼성디스플레이 주식회사 디스플레이 장치
KR102572720B1 (ko) * 2016-05-03 2023-08-31 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
JP2017208253A (ja) * 2016-05-19 2017-11-24 株式会社ジャパンディスプレイ 表示装置
KR102589214B1 (ko) * 2016-06-03 2023-10-13 삼성디스플레이 주식회사 표시 장치
US10103201B2 (en) * 2016-07-05 2018-10-16 E Ink Holdings Inc. Flexible display device
KR102651930B1 (ko) * 2016-07-29 2024-03-27 엘지디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
KR102577001B1 (ko) * 2016-08-11 2023-09-12 삼성디스플레이 주식회사 플렉서블 기판, 플렉서블 기판의 제조방법, 및 플렉서블 기판을 포함하는 디스플레이 장치
KR102608416B1 (ko) * 2016-09-06 2023-12-01 삼성디스플레이 주식회사 디스플레이 장치
KR20180034780A (ko) * 2016-09-27 2018-04-05 삼성디스플레이 주식회사 디스플레이 장치 및 디스플레이 장치의 제조 방법
KR102631257B1 (ko) * 2016-11-18 2024-01-31 삼성디스플레이 주식회사 디스플레이 장치
TWI630590B (zh) * 2017-07-05 2018-07-21 Industrial Technology Research Institute 畫素結構以及顯示面板

Also Published As

Publication number Publication date
KR102349279B1 (ko) 2022-01-11
KR20220006135A (ko) 2022-01-14
US11183521B2 (en) 2021-11-23
KR20190028594A (ko) 2019-03-19
US10600824B2 (en) 2020-03-24
US20190081090A1 (en) 2019-03-14
KR102660427B1 (ko) 2024-04-26
KR20230088654A (ko) 2023-06-20
US20200219907A1 (en) 2020-07-09

Similar Documents

Publication Publication Date Title
KR102544241B1 (ko) 디스플레이 장치
KR102649144B1 (ko) 디스플레이 장치
KR102631257B1 (ko) 디스플레이 장치
EP3664145B1 (en) Display panel
KR102562901B1 (ko) 디스플레이 장치
KR102464900B1 (ko) 디스플레이 장치
KR20200028567A (ko) 표시 장치
KR20200066505A (ko) 표시 패널
KR20200081628A (ko) 디스플레이 장치
KR20200133095A (ko) 유기발광표시장치
EP3817062A2 (en) Organic light-emitting display apparatus
KR20210078650A (ko) 디스플레이 패널 및 이를 포함하는 디스플레이 장치
EP3832722A1 (en) Display device
KR20200081626A (ko) 디스플레이 장치
KR20240063065A (ko) 디스플레이 장치
KR20210078648A (ko) 표시 장치
KR20210018646A (ko) 디스플레이 장치 및 그 제조방법
KR20220134839A (ko) 표시 장치
KR20230006692A (ko) 표시 장치
KR20220158913A (ko) 디스플레이 장치
KR20220106261A (ko) 표시 장치 및 그 제조 방법
CN115955864A (zh) 显示设备
KR20200126463A (ko) 디스플레이 패널 및 이를 포함한 디스플레이 장치
KR20210031583A (ko) 디스플레이 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant